JP2013519238A - 半導体ダイパッケージ構造体 - Google Patents

半導体ダイパッケージ構造体 Download PDF

Info

Publication number
JP2013519238A
JP2013519238A JP2012552159A JP2012552159A JP2013519238A JP 2013519238 A JP2013519238 A JP 2013519238A JP 2012552159 A JP2012552159 A JP 2012552159A JP 2012552159 A JP2012552159 A JP 2012552159A JP 2013519238 A JP2013519238 A JP 2013519238A
Authority
JP
Japan
Prior art keywords
package
semiconductor die
flip chip
spacer
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012552159A
Other languages
English (en)
Inventor
ピユシュ・グプタ
シャンタヌ・カルチュリ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2013519238A publication Critical patent/JP2013519238A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

パッケージ基板上のフリップチップ半導体ダイと、前記パッケージ基板上のスペーサと、前記スペーサおよび前記フリップチップ半導体ダイによって支持されているワイヤボンド半導体ダイと、を備えるシステムインパッケージ。

Description

本開示は、パッケージ半導体ダイに関する。より具体的には、本開示は、第１のダイが第２のダイおよびスペーサの上に配置された、改良された半導体ダイパッケージに関する。
従来的に、チップパッケージは複数の半導体ダイを備える。チップパッケージによっては、小さなフォームファクタの高周波（ＲＦ）ダイおよびより大きなデジタルダイを備えるものもある。ある従来技術のチップパッケージを図１に示す。チップパッケージ１００は、ＲＦダイ１０１およびデジタルダイ１０２を備える。図１では、より大きなデジタルダイ１０２がフリップチップボール・グリッド・アレイ（ＢＧＡ）として構成され、ＲＦダイ１０１がワイヤボンド構造を使用している。チップパッケージ１００は、キャピラリーアンダーフィル１０３を使用しているが、これは製造コストを増加させ、キャピラリーアンダーフィル１０３がより大きなデジタルダイ１０２の長さおよび幅よりいくらか外側に延びるため、パッケージ全体を大型化させる。さらに、ＲＦダイ１０１が積層されたワイヤボンドの使用は、ワイヤのインダクタンスが非常に高く、ＲＦダイ１０１において非線形性をもたらすため、ＲＦ性能を低下させる傾向にある。本明細書に示されていない別の手法では、ダイ１０１および１０２の両方がワイヤボンド構造で実装される。このような手法もまた、ＲＦ性能の低下の問題を有する。
本明細書に示されていないさらに別の手法では、ダイ１０１および１０２の両方が横に並べてパッケージ内に配置される。しかし、横に並べる手法は、図１に示す実施形態よりもさらにパッケージサイズが増大するという代償を伴う。
本発明のさまざまな実施形態は、パッケージ基板上のフリップチップ半導体ダイと、パッケージ基板のスペーサと、スペーサおよびフリップチップ半導体ダイによって支持されているワイヤボンド半導体ダイと、を備えるシステムインパッケージを含む。
別の実施形態によると、チップパッケージは、パッケージ基板上のフリップチップ半導体ダイと、パッケージ基板上の熱を散逸するための手段と、熱散逸手段およびフリップチップ半導体ダイによって支持されているワイヤボンド半導体ダイと、を備える。
本発明の別の実施形態によると、システムインパッケージを組立てる方法は、パッケージ基板上にフリップチップ半導体ダイを配置するステップと、パッケージ基板上にフリップチップスペーサを配置するステップと、スペーサおよびフリップチップ半導体ダイ上にワイヤボンド半導体ダイを配置するステップとを含む。
本発明の別の実施形態によると、システムインパッケージは、パッケージ基板上のフリップチップ半導体ダイと、パッケージ基板上に配置された、機械的支持を提供するための手段と、機械的支持手段およびフリップチップ半導体ダイの上に配置されたワイヤボンド半導体ダイを備える。
上述の説明は、以降の発明の詳細な説明がより深く理解されるために、本発明の特徴および技術的利点を広く概説したものである。特許請求の範囲の主題となるさらなる特徴および利点について、以下で説明する。当然ながら、開示された概念および特定の実施形態は、本開示の同一の目的を果たすためにその他の構成を設計または修正するためのベースとして容易に利用され得ることが当業者に理解される。また、そのような等価な構成は、特許請求の範囲において規定された技術から逸脱しないことも当業者に認識される。その機構および操作方法の両方について本発明の特徴と考えられる新規の特徴、ならびにさらなる目的および利点は、添付の図面とあわせて考慮すると、以下の発明の詳細な説明からより深く理解されるであろう。しかし、図面の各々は例示および説明の目的のみで与えられたものであり、本発明を限定することを意図されたものではないことを理解すべきである。
従来技術のチップパッケージの図である。 本発明の実施形態が有利に採用され得る例示的ワイヤレス通信システムを示すブロック図である。 本発明の１実施形態による例示的チップパッケージの上面図および側面図である。 本発明の１実施形態による例示的チップパッケージの図である。 本発明の１実施形態による、チップパッケージを作製するための例示的方法の図である。
本発明をより深く理解するために、添付の図面とあわせて以下の発明の詳細な説明を参照する。
図２は、本発明が有利に採用され得る例示的ワイヤレス通信システム２００を示す。例示の目的のために、図１は、３つの遠隔装置２２０、２３０、および２４０、ならびに２つの基地局２５０および２６０を示す。ワイヤレス通信システムが、より多くの遠隔装置および基地局を備え得ることを認識すべきである。遠隔装置２２０、２３０、および２４０は、それぞれ改良された半導体ダイパッケージ２２５Ａ、２２５Ｂ、および２２５Ｃを備え、これらは、以降においてさらに議論される実施形態である。図２は、基地局２５０および２６０から遠隔装置２２０、２３０、および２４０への送信リンク信号２８０、ならびに遠隔装置２２０、２３０、および２４０から基地局２５０および２６０への逆方向リンク信号２９０を示す。
図２では、遠隔装置２２０は携帯電話として示され、遠隔装置２３０はノートパソコンとして示され、遠隔装置２４０はワイヤレスローカルループシステムにおけるコンピュータとして示されている。例えば、遠隔装置は、携帯電話、携帯型パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、携帯情報端末などの携帯型データユニット、ＧＰＳ対応機器、ナビゲーション機器、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤおよびエンターテイメントユニットなどのメディアプレーヤ、検針器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を保存または回復する任意のその他装置、あるいはそれらの組み合わせとすることができる。図２は、本明細書に開示された教示による遠隔装置を示すが、本発明は、これらの例示的に図示されたユニットに限定されない。本発明は、半導体ダイパッケージを備えるいかなる装置にも適切に採用され得る。
図３Ａおよび３Ｂは、本発明の１実施形態による例示的チップパッケージ３００のそれぞれ上面図および側面図である。図３Ａは、チップパッケージ３００を上からの視点で示す。図３Ｂは、チップパッケージ３００を側面からの視点で示す。
チップパッケージ３００は、フリップチップＢＧＡとして実装されたＲＦダイ３０１と、ワイヤボンド３０４を有するデジタルダイ３０２と、パッケージ基板３０５上に配置されたスペーサ３０３と、を備える。チップパッケージ３００では、デジタルダイ３０２が、スペーサ３０３およびＲＦチップ３０１の上に配置され、かつこれらによって支持される。ＲＦダイ３０１はフリップチップＢＧＡとして実装されるため、図１に示す実施形態のようなＲＦ性能の低下の問題がない。
さらに、実施形態によっては、モールドのみのアンダーフィル（Ｍｏｌｄ−Ｏｎｌｙ Ｕｎｄｅｒｆｉｌｌ）（ＭＵＦ）３０６はチップ３０１および３０２の両方を包み、適切に支持するため、チップパッケージ３００は、キャピラリーアンダーフィルより好ましいモールドのみのアンダーフィル３０６を使用することができる。典型的に、モールドのみのアンダーフィル方法は、小さなダイおよび高ピッチのダイでの使用に限られている。図３では、モールドのみのアンダーフィル方法での使用に容易に適合するように、最小のダイ（３０１）はピッチの大きなフリップチップダイである。対照的に、図１では、より大きなデジタルダイ１０２がピッチの小さなフリップチップダイであり、モールドのみのアンダーフィル方法がキャピラリーアンダーフィル１０３ほど望ましくない。当技術分野で周知のように、アンダーフィルは、熱膨張および機械的衝撃に影響から保護するために、ダイをパッケージ上の接点に接着する。モールドのみのアンダーフィル３０６は、単一のダイだけでなくパッケージ全体を包み込むアンダーフィルである。図３Ａおよび３Ｂに示す実施形態は、ＲＦダイ３０１のアンダーフィルとしてモールドのみのアンダーフィル３０６を利用することにより、キャピラリーアンダーフィルを適用するために図１の従来技術で採用されるステップを省略することができる。しかし、キャピラリーアンダーフィルの使用を除外しない実施形態もあることに注意すべきである。
ＲＦダイ３０１は、そこからの信号がパッケージ３００の端部まで容易に送られるように、パッケージ３００の中心から多少ずらして配置される。しかし、パッケージ３００からスペーサ３０３が取り除かれると、デジタルダイ３０２の突出部の量が過剰になり得る。したがって、１態様では、スペーサ３０３は、ＲＦダイ３０１を中心からずらして配置することを可能にすると同時に、デジタルダイ３０２を機械的に支持する。さらに、図３Ａおよび３Ｂの実施形態では、モールドのみのアンダーフィル３０６は、シリカ粒子などの粒子を有するエポキシからなる。この実施形態では、スペーサ３０３は、モールドのみのアンダーフィル３０６のエポキシ化合物より効果的に熱を伝導するシリコンからなる。したがって、スペーサ３０３は、その材料に基づいて、デジタルダイ３０２から基板３０５へと移動されるべき熱のための経路を提供する。従って熱の散逸がもたらされる。別の実施形態では、スペーサ３０３は、スペーサ３０３の熱伝導能力をさらに高めるために、スペーサ３０３の貫通ビア内に銅などの熱伝導材料を含む。
図４は、本発明の１実施形態による例示的チップパッケージ４００の図である。多くの実施形態では、１つまたは複数のスペーサ上に受動素子を実装するために、薄膜堆積法を使用することができる。受動素子は、例えばインダクタ、キャパシタ、およびレジスタを含む。チップパッケージ４００は、受動素子がその上に組み込まれ（図示せず）、フリップチップＢＧＡとして実装されたスペーサ４０３を備える。受動素子は、スペーサ４０３のフリップチップ接点を利用してチップパッケージ４００内のその他の部材と電気通信し、かつ図３Ａおよび３Ｂに関して先に説明したように、スペーサ４０３は、機械的支持および熱伝導をもたらす。スペーサ４０３などのスペーサ上への受動素子の実装は、実施形態によっては、外部に配置された受動素子をスペーサの専有面積内に移動することによって、空間を節約することができる。
上記の実施形態は、１つのワイヤボンドダイと、１つのスペーサと、１つのより小さなフリップチップダイとを含むが、実施形態はそのように限定されるものではない。例えば、チップパッケージは、各々の部材を２つまたはそれより多く備えてもよい。したがって、実施形態によっては、各々がスペーサおよびフリップチップの上に配置されワイヤボンドダイを備える２つまたはそれより多くの構造体を含み得る。さらに、他の実施形態は、各々が１つまたは複数のスペーサおよび１つまたは複数のフリップチップダイの上に配置されたワイヤボンドダイを備える構造体を含み得る。さらに、特定の材料について言及したが、現在周知の、または後に開発された基板、ダイ、スペーサ、およびアンダーフィル用のその他の適当な材料を本発明の様々な実施形態に組み込むことができる。
図５は、本発明の１実施形態による、チップパッケージを作製するための例示的方法５００の図である。方法５００は、製造設備における例えば１つまたは複数の機械およびコンピュータ制御された方法によって実施することができる。
ブロック５０１では、フリップチップ半導体ダイがパッケージ基板上に配置される。実施形態によっては、フリップチップ半導体ダイが、ＲＦダイを含む。ブロック５０１は、半導体ダイ上のソルダバンプをパッケージ基板上の接点に位置合わせするステップと、位置合わせ後にソルダ材料を流すステップとを含むがこれに限定されない半導体ダイを配置するための任意の多様な適切な技法を含み得る。
ブロック５０２では、スペーサがパッケージ基板上に配置される。スペーサがその上に組み込まれた受動素子を有する実施形態では、スペーサは、ブロック５０１においてパッケージ基板上にダイを配置するために使用された技法に類似のやり方でパッケージ基板上に配置され得る。スペーサがダミースペーサである実施形態では、スペーサは、例えばエポキシダイ付着材料を使用することによって、パッケージ基板上に配置され得る。
ブロック５０３では、例えばエポキシダイ付着材料を使用することによって、ワイヤボンド半導体ダイがスペーサおよびフリップチップ半導体ダイ上に配置される。デジタルダイの種類の例は、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、汎用プロセッサ、および類似のものを含み得るが、これらに限定されるものではない。いくつかの実施形態におけるブロック５０３はまた、パッケージ基板とワイヤボンド半導体ダイの接点の間のワイヤボンド連結を作製するステップを含む。
ブロック５０４では、図３Ａ、３Ｂおよび４に示されるように、モールドアンダーフィルがフリップチップ半導体ダイ、スペーサおよびワイヤボンドダイを取り囲むように、モールドのみのアンダーフィルがパッケージに適用される。パッケージ自体が完成すると、携帯電話、ナビゲーション装置、メディアプレーヤ、携帯情報端末（ＰＤＡ）、コンピュータ、または類似のものなどの１つまたは複数の装置に容易に搭載される。
工程５００は、一連の個別の工程として示されているが、実施形態は、図５に示す工程に必ずしも限定されるものではない。実施形態によっては、工程５００における１つまたは複数のブロックを追加、省略、再構成、または変更することができる。例えば、ブロック５０１および５０２は、順序を逆にしてよく、または同時に実施してもよい。さらに、実施形態によっては、キャピラリーアンダーフィルがフリップチップ半導体ダイに適用され得るが、一方で、その他の実施形態では、モールドのみのアンダーフィルを支持してキャピラリーアンダーフィルが省略され得る。さらに、さまざまな実施形態は、例えば薄膜処理によってスペーサ上に受動素子を集積するステップを含み得る。
さまざまな実施形態は、従来技術のチップパッケージに対する利点を有する。例えば、いくつかの実施形態は、ワイヤボンド構造としてではなくフリップチップＢＧＡとしてＲＦチップを実装することによって、全体としてパッケージの寸法を増大させることなく、ＲＦ性能を高める。実際に、いくつかの実施形態は、垂直積層を利用し、かつキャピラリーアンダーフィルを省略することによって、図１に示すものよりも小さなパッケージを利用する。さらに、いくつかの実施形態は、ワイヤボンドダイの熱散逸のために、スペーサを使用することによって、スペーサ内のシリコン（またはその他の）材料の熱伝導特性を活用する。
本発明およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義される開示の技術から逸脱することなく、多様な変更、置換、および代替を行うことができることを理解すべきである。さらに、本願の範囲は、本明細書に記載されたプロセス、機械、生産物、組成物、手段、方法、およびステップの特定の実施形態に限定されることを意図するものではない。当業者が本開示から当然容易に理解できるように、本開示に従って、本明細書に記載された対応する実施形態と実質的に同一の機能を果たすかまたは実質的に同一の結果をもたらす、既存のまたは後に開発される、プロセス、機械、生産物、組成物、手段、方法、またはステップを利用することができる。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、生産物、組成物、手段、方法、またはステップをその範囲に含むことが意図される。
１００ チップパッケージ
１０１ ＲＦダイ
１０２ デジタルダイ
１０３ キャピラリーアンダーフィル
２２５ 半導体ダイパッケージ
２２０、２３０、２４０ 遠隔装置
２５０、２６０ 基地局
２８０ 送信リンク信号
２９０ 逆方向リンク信号
３００、４００ チップパッケージ
３０１ ＲＦダイ
３０２ デジタルダイ
３０３、４０３ スペーサ
３０４ ワイヤボンド
３０５ パッケージ基板
３０６ モールドのみのアンダーフィル

Claims (20)

  1. パッケージ基板上のフリップチップ半導体ダイと、
    前記パッケージ基板上のスペーサと、
    前記スペーサおよび前記フリップチップ半導体ダイによって支持されているワイヤボンド半導体ダイと、を備えるシステムインパッケージ。
  2. 前記フリップチップ半導体ダイと、前記スペーサと、前記ワイヤボンド半導体ダイとを取り囲むモールドアンダーフィルをさらに備える、請求項１に記載のシステムインパッケージ。
  3. 前記モールドアンダーフィルが、エポキシ材料を含む、請求項２に記載のシステムインパッケージ。
  4. 前記フリップチップ半導体ダイの少なくとも一部を取り囲むキャピラリーアンダーフィルをさらに備える、請求項１に記載のシステムインパッケージ。
  5. 前記スペーサが、集積された受動素子を備える、請求項１に記載のシステムインパッケージ。
  6. 携帯機器と、
    パーソナルコンピュータと、
    からなる群から選択されるものに配置される、請求項１に記載のシステムインパッケージ。
  7. 前記フリップチップ半導体ダイが、高周波（ＲＦ）ダイを含む、請求項１に記載のシステムインパッケージ。
  8. 前記ワイヤボンド半導体ダイが、デジタルダイを含む、請求項１に記載のシステムインパッケージ。
  9. 前記スペーサおよびワイヤボンド半導体ダイが熱的に結合している、請求項１に記載のシステムインパッケージ。
  10. 前記スペーサが、前記パッケージ基板上に配置されるモールドアンダーフィルより大きな熱伝導度を有する材料を含む、請求項９に記載のシステムインパッケージ。
  11. パッケージ基板上にフリップチップ半導体ダイを配置するステップと、
    前記パッケージ基板上にスペーサを配置するステップと、
    前記スペーサおよび前記フリップチップ半導体ダイ上にワイヤボンド半導体ダイを配置するステップと、を含むシステムインパッケージを組立てる方法。
  12. モールドアンダーフィルが前記フリップチップ半導体ダイと、前記スペーサと、前記ワイヤボンド半導体ダイとを取り囲むように、モールドアンダーフィルを前記パッケージに適用するステップをさらに含む、請求項１１に記載の方法。
  13. 少なくとも１つの受動素子を前記スペーサ上に集積するステップをさらに含む、請求項１１に記載の方法。
  14. メディアプレーヤと、
    ナビゲーション機器と、
    通信機器と、
    携帯情報端末（ＰＤＡ）と、
    コンピュータと、からなる群から選択される装置内に前記システムインパッケージを搭載するステップをさらに含む、請求項１１に記載の方法。
  15. パッケージ基板上のフリップチップ半導体ダイと、
    前記パッケージ基板上の熱を散逸するための手段と、
    前記熱散逸手段および前記フリップチップ半導体ダイによって支持されているワイヤボンド半導体ダイと、を備えるシステムインパッケージ。
  16. 前記フリップチップ半導体ダイと、前記熱散逸手段と、前記ワイヤボンド半導体ダイとを取り囲むモールドアンダーフィルをさらに備える、請求項１５に記載のシステムインパッケージ。
  17. 前記フリップチップ半導体ダイを取り囲むキャピラリーアンダーフィルを備えない、請求項１５に記載のシステムインパッケージ。
  18. パッケージ基板上のフリップチップ半導体ダイと、
    前記パッケージ基板上に配置された、機械的支持を提供するための手段と、
    前記機械的支持手段および前記フリップチップ半導体ダイの上に配置されたワイヤボンド半導体ダイとを備えるシステムインパッケージ。
  19. 前記機械的支持手段が、集積された受動素子とボール・グリッド・アレイとを含む、請求項１８に記載のシステムインパッケージ。
  20. 前記フリップチップ半導体ダイが、高周波（ＲＦ）ダイを含む、請求項１８に記載のシステムインパッケージ。
JP2012552159A 2010-02-10 2011-02-09 半導体ダイパッケージ構造体 Pending JP2013519238A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/703,403 2010-02-10
US12/703,403 US20110193243A1 (en) 2010-02-10 2010-02-10 Unique Package Structure
PCT/US2011/024226 WO2011100351A1 (en) 2010-02-10 2011-02-09 Semiconductor die package structure

Publications (1)

Publication Number Publication Date
JP2013519238A true JP2013519238A (ja) 2013-05-23

Family

ID=43917093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012552159A Pending JP2013519238A (ja) 2010-02-10 2011-02-09 半導体ダイパッケージ構造体

Country Status (8)

Country Link
US (1) US20110193243A1 (ja)
EP (1) EP2534686A1 (ja)
JP (1) JP2013519238A (ja)
KR (1) KR20120125370A (ja)
CN (1) CN102763217A (ja)
BR (1) BR112012020055A2 (ja)
TW (1) TW201140769A (ja)
WO (1) WO2011100351A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130286595A1 (en) * 2012-04-27 2013-10-31 Qualcomm Incorporated Thermal management floorplan for a multi-tier stacked ic package
US9418974B2 (en) 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US9978732B2 (en) * 2014-09-30 2018-05-22 Skyworks Solutions, Inc. Network with integrated passive device and conductive trace in packaging substrate and related modules and devices
CN107369678A (zh) * 2016-05-13 2017-11-21 北京中电网信息技术有限公司 一种系统级封装方法及其封装单元
US10037970B2 (en) 2016-09-08 2018-07-31 Nxp Usa, Inc. Multiple interconnections between die
US20190287881A1 (en) * 2018-03-19 2019-09-19 Stmicroelectronics S.R.L. Semiconductor package with die stacked on surface mounted devices
KR102540050B1 (ko) 2018-07-05 2023-06-05 삼성전자주식회사 반도체 패키지
US11081468B2 (en) * 2019-08-28 2021-08-03 Micron Technology, Inc. Stacked die package including a first die coupled to a substrate through direct chip attachment and a second die coupled to the substrate through wire bonding and related methods, devices and apparatuses

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
JP2005303056A (ja) * 2004-04-13 2005-10-27 Toshiba Corp 半導体集積回路装置
JP2005322887A (ja) * 2004-05-10 2005-11-17 Taiwan Semiconductor Manufacturing Co Ltd 半導体パッケージおよびその作製方法
JP2006157071A (ja) * 2006-03-20 2006-06-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7479407B2 (en) * 2002-11-22 2009-01-20 Freescale Semiconductor, Inc. Digital and RF system and method therefor
JP3819851B2 (ja) * 2003-01-29 2006-09-13 松下電器産業株式会社 半導体装置およびその製造方法
US7262077B2 (en) * 2003-09-30 2007-08-28 Intel Corporation Capillary underfill and mold encapsulation method and apparatus
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
JP2005197491A (ja) * 2004-01-08 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置
JP4408832B2 (ja) * 2005-05-20 2010-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100665217B1 (ko) * 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지
KR100764682B1 (ko) * 2006-02-14 2007-10-08 인티그런트 테크놀로지즈(주) 집적회로 칩 및 패키지.
US7592702B2 (en) * 2006-07-31 2009-09-22 Intel Corporation Via heat sink material
TWI319618B (en) * 2006-12-18 2010-01-11 Advanced Semiconductor Eng Three dimensional package and method of making the same
US7851906B2 (en) * 2007-03-26 2010-12-14 Endicott Interconnect Technologies, Inc. Flexible circuit electronic package with standoffs
US7691747B2 (en) * 2007-11-29 2010-04-06 STATS ChipPAC, Ltd Semiconductor device and method for forming passive circuit elements with through silicon vias to backside interconnect structures
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8405197B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with stacked configuration and method of manufacture thereof
US9093391B2 (en) * 2009-09-17 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with fan-in package and method of manufacture thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
JP2005303056A (ja) * 2004-04-13 2005-10-27 Toshiba Corp 半導体集積回路装置
JP2005322887A (ja) * 2004-05-10 2005-11-17 Taiwan Semiconductor Manufacturing Co Ltd 半導体パッケージおよびその作製方法
JP2006157071A (ja) * 2006-03-20 2006-06-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP2534686A1 (en) 2012-12-19
CN102763217A (zh) 2012-10-31
US20110193243A1 (en) 2011-08-11
TW201140769A (en) 2011-11-16
BR112012020055A2 (pt) 2016-05-10
WO2011100351A1 (en) 2011-08-18
KR20120125370A (ko) 2012-11-14

Similar Documents

Publication Publication Date Title
US10510733B2 (en) Integrated device comprising embedded package on package (PoP) device
JP2013519238A (ja) 半導体ダイパッケージ構造体
US10431522B2 (en) Thermal interface material layer and package-on-package device including the same
US9123824B2 (en) Method of forming an integrated circuit package
US7989950B2 (en) Integrated circuit packaging system having a cavity
KR101805114B1 (ko) 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법
JP6564565B2 (ja) 半導体パッケージ及びその製造方法
WO2016007120A1 (en) Package-on-package stacked microelectronic structures
US20140151880A1 (en) Package-on-package structures
JP2011119731A (ja) パッケージと基板または別のパッケージとの間の領域の一部分にアンダーフィル材料を含むパッケージ
US20130329374A1 (en) Pre-molded Cavity 3D Packaging Module with Layout
WO2014158388A1 (en) Package-on-package structures
US20150221528A9 (en) Process for improving package warpage and connection reliability through use of a backside mold configuration (bsmc)
CN103050454A (zh) 堆迭封装构造
US20240222219A1 (en) Package architectures with heterogeneous integration of various device thicknesses
US20220399322A1 (en) Semiconductor package
US20220093480A1 (en) Mold-in-mold structure to improve solder joint reliability
TW202245173A (zh) 具有垂直熱路徑的高功率晶粒散熱器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131022

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131212

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141107

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141117

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20141205