KR100737217B1 - 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법 - Google Patents

서브스트레이트리스 플립 칩 패키지와 이의 제조 방법 Download PDF

Info

Publication number
KR100737217B1
KR100737217B1 KR1020060058211A KR20060058211A KR100737217B1 KR 100737217 B1 KR100737217 B1 KR 100737217B1 KR 1020060058211 A KR1020060058211 A KR 1020060058211A KR 20060058211 A KR20060058211 A KR 20060058211A KR 100737217 B1 KR100737217 B1 KR 100737217B1
Authority
KR
South Korea
Prior art keywords
semiconductor die
solder
terminal portion
flip chip
chip package
Prior art date
Application number
KR1020060058211A
Other languages
English (en)
Inventor
류기태
유현오
정진욱
김기범
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR1020060058211A priority Critical patent/KR100737217B1/ko
Application granted granted Critical
Publication of KR100737217B1 publication Critical patent/KR100737217B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로 특히, 신호전달 경로 상의 신호전달 저해요인을 제거하고, 칩 사이즈의 축소 및 패키징 비용의 저감이 가능하도록 서브스트레이트를 제거한 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법에 관한 것이다.
본 발명에 따른 서브스트레이트리스 플립 칩 패키지는 다수의 본드 패드가 형성된 반도체 다이; 상기 반도체 다이를 봉지하는 봉지재 및; 상기 본드 패드로부터 신장되어 상기 봉지재의 외부로 인출되는 와이어단자를 구비한다.
본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 서브스트레이트 및 언더필의 구성으로 인해 복잡해 지는 신호전달경로를 서브스트레이트 및 언더필의 배제를 통해 단순화시킴으로써 향상된 동작 속도와 회로 동작의 안정성을 확보하는 것이 가능하다.
패키지, 플립 칩, 칩 사이즈 패키지, 서브스트레이트, 와이어 전극

Description

서브스트레이트리스 플립 칩 패키지와 이의 제조 방법{Substrateless Flip Chip Package And Fabricating Method Thereof}
도 1은 본 발명의 제 1 실시예에 따른 서브스트레이트리스 플립 칩 패키지의 단면 구조를 도시한 사시도.
도 2a는 팬인타입 와이어전극의 예를 도시한 예시도.
도 2b는 팬아웃 타입 와이어전극의 예를 도시한 예시도.
도 3은 본 발명의 플립 칩 패키지에 재분배층이 구비되는 경우의 예를 도시한 사시도.
도 4는 본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 봉지재 외부에 형성된 솔더 마스크와 솔더를 예시적으로 도시한 사시도.
도 5a 내지 도 5d는 솔더 및 솔더를 형성하기 위한 스크린 마스크의 예를 도시한 예시도.
도 6은 본 발명의 제 2 실시예에 따른 방열층을 더 구비하는 서브스트레이트리스 플립 칩 패키지의 단면 구조를 도시한 사시도.
도 7은 본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 제조 공정을 설명하기 위한 공정 순서도.
도 8은 제 5 단계 및 제 6 단계를 설명하기 위한 예시도.
도 9는 본 발명의 제 2 단계를 좀더 상세화한 흐름도.
도 10은 도 7의 제 4 단계를 좀더 상세하게 도시한 흐름도.
<도면의 주요 부분에 대한 부호의 설명>.
1, 11, 21, 29, 57, 65 : 반도체 다이
3, 27, 33, 55 : 봉지재 5, 15, 25, 59 : 와이어 전극
7, 13, 23, 30a : 본드패드 9, 61 : 솔더
11a, 21a : 제 1 평면 11b, 21b : 제 2 평면
15a, 25a, 59a : 제 1 단자부 15b, 25b, 59b : 제 2 단자부
15c, 25c, 39, 59c : 제 3 단자부 30b : 재분배패턴
35 : 솔더마스크 37 : 마스크홀
41 : 솔더 43a, 43b : 패키지
45a : 원형솔더 47a, 47b : 스크린마스크
49a, 49b : 마스크패턴 45b : 각형솔더
51 : 방열층 53 : 접착층
67b : 모재 67a : 접착층
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로 특히, 신호전달 경로 상의 신호전달 저해요인을 제거하고, 칩 사이즈의 축소 및 패키징 비용의 저감이 가능하도록 서브스트레이트를 제거한 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법에 관한 것이다.
집적회로 기술은 동일한 성능으로 얼마나 작은 칩을 만들 수 있는지 혹은 같은 크기에 얼마나 많은 소자를 효율적으로 실장할 수 있는지를 중심으로 진행되고 있다. 특히, 웨이퍼 상에 회로를 구현하는 기술뿐만 아니라 패키징시에 성능 향상과 사이즈의 축소가 큰 이슈가 되고 있다. 이러한 목표에 대한 성과로 웨이퍼 레벨 패키지(Wafer Level Package), 칩 사이즈 패키지(Chip Size Package) 등이 개발되어 다양한 산업분야에서 이용되고 있다. 칩 사이즈 패키지 기술은 리드를 사용하지 않는 기술 즉, 플립 칩 기술의 등장으로 급속한 성장을 이루게 되었다.
이러한 플립 칩 기술이 가미된 칩 사이즈 패키지 방식의 집적회로는 크게 웨이퍼 상에 회로를 형성하여 가공한 반도체 다이(Semiconductor Die)와 서브스트레이트(Substrate)로 구성된다. 반도체 다이는 이미 언급한 바와 같이 반도체 공정에 의해 형성된 집적회로가 웨이퍼 상에 구현된 것이고, 서브스트레이트는 집적회로를 인쇄회로기판(Printed Circuit Board) 상에 게재하기 위한 매개체로 이용된다.
이에 대해 좀 더 상세하게 설명하면, 반도체 다이에 범핑공정을 통해 범프를 형성하고 이를 서브스트레이트 상에 부착한다. 그리고, 반도체 다이와 서브스트레이트 사이에는 레진(Resign)을 충전한 언더필(Under Fill) 층을 형성하여, 범프층에 이물, 수분 등의 침투를 방지한다. 그리고, 서브스트레이트에는 반도체 다이와 서브스트레이트를 연결하는 범프의 연장선 격인 배선패턴이 형성되고, 배선패턴과 인쇄회로기판을 연결하도록 하는 솔더볼 또는 솔더페이스트를 형성한다. 이로 인해, 리플로우 과정을 거쳐 손쉽게 칩을 인쇄회로기판 상에 실장할 수 있게 된다. 또한, 경우에 따라서는 반도체 다이 배면에 재분배층(Re-distributed Layer)이 추가되기도 한다. 즉, 반도체 다이의 일면에 재분배층을 두고 재분배층과 서브스트레이트를 범프를 이용해 연결하게 된다. 그리고, 서브스트레이트의 양면 중 반도체 다이가 접합되는 면에는 단자용 배선패턴을, 다른 면에는 칩 사이즈 패키지를 회로기판에 부착하기 위한 실장용 배선패턴이 형성된다. 실장용 배선패턴과 단자용 배선패턴은 비아홀에 의해 연결되며, 실장용 배선패턴 상에 솔더층을 형성하게 되는 것이다. 그리고, 반도체 다이와 서브스트레이트에 봉지재가 추가되면 실재 사용되는 칩 사이즈 패키지가 완성된다.
이러한, 종래의 칩 사이즈 패키지는 웨이퍼 상에 구현된 칩의 성능을 완벽하게 재현하기 곤란하게 하는 요인, 칩의 방열을 도모하기 곤란하게 하는 요인과 함께, 공정의 감소가 어려운 요인 및 더욱 소형화를 어렵게 하는 요인이 존재한다. 즉, 반도체 다이에서 발생된 신호가 인쇄회로기판까지 전달되기까지 또는 인쇄회로기판으로부터의 신호가 반도체 다이로 전달되기까지의 신호전달 경로가 길며, 신호전달 경로 상에 불필요한 인덕턴스, 커패시턴스, 저항과 같은 신호전달 저해요인이 존재한다. 다시 설명하면, 반도체 다이에서 발생된 신호가 재분배층, 범프층, 단자용 배선패턴, 비아홀, 실장용 배선패턴 및 솔더층을 거쳐 인쇄회로기판으로 전달되는 구조이다. 이 때문에 의도하지 않은 신호 간섭 및 소실이 발생하여 패키징 전후의 성능차이가 발생하는 요인이 되고 있다. 또한, 종래의 칩 사이즈 패키지에 방열을 위한 수단을 부가하는 경우 칩의 크기가 증대되어 소형화에 어려운 문제점이 있어, 방열을 위한 수단을 구비하기 어려운 문제점도 존재한다.
아울러, 반도체 다이에 재분배층 및 범프층을 형성하고, 서브스트레이트에 실장용 단자패턴 및 단자용 배선패턴의 형성 그리고, 솔더층을 형성함으로 인해 공정이 증가하고, 공정의 증가로 인해 패키징 비용이 증가하는 문제점도 존재한다.
따라서, 본 발명의 목적은 신호전달 경로 상의 신호전달 저해요인을 제거하고, 칩 사이즈의 축소 및 패키징 비용의 저감이 가능하도록 서브스트레이트를 제거한 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 칩의 발열을 효과적으로 방열할 수 있도록 방열수단을 구비하는 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 반도체 다이에 형성된 집적회로와 인쇄회로기판의 배선패턴 간의 연결을 위한 가장 효과적인 방법을 제공할 수 있도록 한 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법을 제공하는 것이다.
마지막으로, 본 발명의 다른 목적은 집접회로와 인쇄회로기판의 배선패턴을 연결하는 와이어 전극의 구체적인 형성방법을 제시하여 효율적인 배선배치를 가지도록 하는 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법을 제공하는 것이 다.
상기 목적을 달성하기 위하여 본 발명에 따른 서브스트레이트리스 플립 칩 패키지는 다수의 본드 패드가 형성된 반도체 다이; 상기 반도체 다이를 봉지하는 봉지재 및; 상기 본드 패드로부터 신장되어 상기 봉지재의 외부로 인출되는 와이어단자를 구비한다.
상기 반도체 다이의 일면에 부착되는 방열층을 더 구비할 수 있다.
상기 반도체 다이와 상기 방열층의 접착을 위한 접착층을 더 구비할 수 있다.
상기 본드 패드는 상기 반도체 다이의 제 1 평면에 형성되고, 상기 방열층은 상기 제 1 평면과 대면하는 제 2 평면에 형성될 수 있다.
상기 봉지재의 외면에 상기 반도체 다이와 인쇄회로기판의 인쇄회로패턴을 연결하기 위한 솔더가 더 구비될 수 있다.
상기 와이어 단자는 "S" 형태로 절곡될 수 있다.
상기 와이어 단자는 상기 본드 패드에 접속된 제 1 단자부, 상기 제 1 단자부로부터 소정 각도 절곡되어 소정 길이 연장된 제 2 단자부, 상기 제 2 단자부로부터 소정 각도 절곡되며, 상기 봉지재의 외부로 노출되는 제 3 단자부로 구성될 수 있다.
상기 솔더 범프는 상기 제 3 단자부를 감싸도록 형성될 수 있다.
상기 솔더 범프는 솔더 볼 또는 솔더 페이스트일 수 있다.
상기 와이어 단자 중 제 2 단자부는 적어도 두 종류의 길이를 가지도록 형성될 수 있다.
상기 제 2 단자부는 상기 봉지재의 안쪽 방향을 향해 절곡된 팬인 타입(Fan-in Type)일 수 있다.
상기 제 2 단자부는 상기 봉지재의 바깥 방향을 향해 절곡된 팬아웃 타입(Fan-out Type)일 수 있다.
본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 제조방법은 웨이퍼 상에 집적회로를 형성하고 패키징하기 위해 반도체 다이를 준비하는 제 1 단계; 상기 반도체 다이에 일정 길이의 와이어 단자를 형성하는 제 2 단계; 상기 와이어 단자 일부가 노출되도록 봉지재를 이용하여 반도체 다이 일부 및 와이어 단자를 봉지하는 제 3 단계; 및 상기 와이어 단자의 노출면에 솔더를 형성하는 제 4 단계를 포함하여 구성된다.
상기 플립 칩 패키지의 제조방법은, 상기 제 1 단계와 상기 제 2 단계의 사이에 상기 반도체 다이를 어태치 필름에 고정하는 제 5 단계;를 더 포함하여 구성될 수 있다.
상기 플립 칩 패키지의 제조방법은, 상기 제 1 단계와 상기 제 2 단계의 사이에 상기 반도체 다이를 방열필름 상에 고정하는 제 6 단계;를 더 포함하여 구성될 수 있다.
상기 제 6 단계는, 상기 반도체 다이와 상기 방열필름의 접착을 위한 접착층 이 형성되는 제 1 부단계 포함하여 구성될 수 있다.
상기 제 2 단계는, 상기 와이어 전극을 "S"자 형태로 절곡되도록 형성할 수 있다.
상기 제 2 단계는, 상기 와이어 전극을 팬인 타입 또는 팬아웃 타입 또는 팬인 타입과 팬아웃 타입의 혼합 형태 중 적어도 어느 한 형태로 형성할 수 있다.
상기 제 2 단계는, 상기 반도체 다이와 접속되는 상기 와이어 전극의 제 1 단자부를 형성하는 제 2 부단계, 상기 제 1 단자부로부터 절곡되어 신장되는 제 2 단자부를 형성하는 제 3 부단계 및, 상기 제 3 단자부로부터 절곡되어 신장되는 제 3 단자부를 형성하는 제 4 부단계를 포함하여 구성될 수 있다.
상기 제 3 부단계는, 상기 제 2 단자부를 적어도 두 종류의 길이를 가지도록 형성하는 단계일 수 있다.
상기 제 4 단계는, 상기 솔더의 형태를 형성하기 위한 스크린 마스크를 준비하는 제 5 부단계, 상기 스크린 마스크를 이용하여 상기 솔더를 상기 봉지재 외부에 형성하는 제 6 부단계 및, 상기 봉지재 외부의 상기 솔더를 리플로우 가공하는 제 7 부단계를 더 포함하여 구성될 수 있다.
상기 솔더는 솔더 볼 또는 솔더 페이스트 중 어느 하나일 수 있다.
상기 솔더는 상기 봉지재 외부로 노출된 상기 제 3 단자부 상에 형성될 수 있다.
상기 제 1 단계는, 상기 반도체 다이가 형성된 웨이퍼의 뒷면을 그라인딩 처리하는 제 8 부단계 또는, 상기 웨이퍼를 절단하는 제 9 부단계 중 어느 한 단계를 포함하여 구성될 수 있다.
상기 제 2 단계는, 플라즈마 공정을 이용하여 상기 와이어전극 부착면의 이물지을 제거하기 위한 제 10 부단계를 더 포함하여 구성될 수 있다.
상기 플립 칩 패키지의 제조방법은, 상기 봉지재에 의한 봉지 후 연결된 상기 패키지를 낱개로 분리, 절단하는 제 7 단계를 더 포함하여 구성될 수 있다.
본 발명의 다른 특징 및 작용들은 첨부도면을 참조한 실시예에 대한 상세한 설명을 통해 명백하게 드러나게 될 것이다. 이하, 첨부도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 제 1 실시예에 따른 서브스트레이트리스 플립 칩 패키지의 구조를 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 플립 칩 패키지는 다수의 본드 패드가 형성된 반도체 다이(1), 봉지재(3), 와이어전극(5) 및 솔더(9)를 구비한다.
반도체 다이(1)는 다수의 집적회로가 실장되며, 높이에 비해 종횡변의 길이가 매우 긴 판형으로 형성된다. 여기서, 도 1의 화살표(A) 방향을 제 2 평면이라하고, 화살표(A)와 반대 방향의 넓은 면을 제 1 평면이라 정하여 설명하기로 한다. 이러한 반도체 다이(1)는 집적회로로부터 발생하는 열을 방출하기 위해 제 2 평면이 봉지재(3)의 외부로 노출되도록 하는 것이 바람직하지만, 경우에 따라서는 봉지재(3)에 의해 제 2 평면이 봉지될 수 있다. 제 1 평면에는 도 1에 도시된 바와 같이 와이어전극(5)의 부착을 위한 본드패드(7)가 형성된다. 여기서, 본드패드(7)는 알루미늄 등의 금속을 이용하여 형성될 수 있다.
봉지재(3)는 반도체 다이(1) 및 반도체 다이(1)의 본드패드(7)로부터 신장되는 와이어전극(5)을 수용하여 외부의 기계적, 화학적, 전기적 충격 및 접촉으로부터 격리하여 보호한다. 특히, 봉지재(3)는 반도체 다이(1)의 발열을 위해 제 2 평면을 노출시키는 형태로 반도체 다이(1)와 와이어전극(5)을 봉지하게 된다. 또한, 봉지재(3)의 일면에는 와이어전극(5)의 종단 즉, 제 3 단자부(5c)의 일부가 노출되며, 제 3 단자부(5c)가 노출된 봉지재(3)에는 솔더(9)가 부착된다. 이러한 봉지재(3)는 인캡슐란트(Encapsulant), 에폭시 몰딩 컴파운드(Epoxy Moding Compound) 또는 그 등가물을 주로 이용하여 제조되며, 유사 특성을 다른 재료를 광범위하게 이용하는 것이 가능하다.
와이어전극(5)은 반도체 다이(1)의 집적회로와 플립 칩 패키지가 실장되는 인쇄회로기판의 회로배선패턴과의 도전경로를 제공한다. 이를 위해, 와이어전극(5)은 반도체 다이(1)의 본드패드(7)로부터 신장되어 일부가 봉지재(3) 외부로 노출된다. 이러한, 와이어전극(5)은 본드패드(7)와 인쇄회로패턴을 전기적으로 접속할 수 있도록 대략 "S"자 형태로 형성될 수 있다. 좀더 구체적으로, 와이어전극(5)은 반도체 다이(1)의 본드패드(7)에 부착되는 제 1 단자부(5a), 제 1 단자부(5a)로부터 신장되어 봉지재(3) 내부에 도전경로를 형성하는 제 2 단자부(5b) 및 제 2 단자부(5b)로부터 연장되고 봉지재(3) 외부로 돌출되어 솔더(9)와 접촉하는 제 3 단자부(5c)로 구성된다. 이에 대해서는 도 2에서 좀더 상세히 설명하기로 한다. 이러한 와이어전극(5)은 골드 와이어(Au Wire), 알루미늄 와이어(Al Wire), 구리 와이어(Cu Wire) 또는 그 등가물로 형성될 수 있으며, 이외에도 다양한 도전 성 재료들을 사용하는 것이 가능하다.
솔더(9)는 와이어전극(5)과 플립 칩 패키지가 실장되는 인쇄회로기판의 인쇄회로패턴을 전기적으로 연결함과 아울러 플립 칩 패키지를 인쇄회로기판에 고정한다. 이를 위해 솔더(9)는 봉지재(3)의 외부로 돌출된 와이어전극(5)의 제 3 단자부(5c)마다 부착된다.
도 1에서 도시된 바와 같이 본 발명에 따른 서브스트레이트리스 플립 칩 패키지는 서브스트레이트와, 언더 필이 생략됨으로 인해 반도체 다이와 인쇄회로기판 상의 배선패턴과의 경로가 짧아지게 된다. 또한, 서브스트레이트 및 언더필의 구성을 위한 공정이 삭제되어, 전체 생산 공정이 간단해지고, 생산비용 또한 종래보다 월등히 감소하게 된다.
도 2a는 팬인타입 와이어전극의 예를 도시한 예시도이고, 도 2b는 팬아웃 타입 와이어전극의 예를 도시한 예시도이다.
도 2a 및 도 2b를 참조하면, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지는 반도체 다이(11) 특히, 제 1 평면(11a) 상에 본드패드(13)와 와이어전극(15)이 형성된다. 도 2a는 본드패드(13)와 본드패드(13)에 와이어전극(15)이 부착된 형태로 도시되어 있다. 이러한 와이어전극(15)은 와이어 본더의 캐필러리를 이용해 제작이 가능하다. 팬인타입 와이어전극(15)은 도 2a에서 알 수 있는 바와 같이, 반도체 다이(11)의 중심 방향에 준하는 방향 즉 반도체 다이(11)의 안쪽을 향하도록 형성한다. 도 2a에서는 봉지재는 생략하고 도시하였지만, 제 1 단자부(15a) 및 제 2 단자부(15b)는 봉지재에 의해 완전히 가려지는 반면 제 3 단자 부(15c)는 봉지재의 외부로 노출된다. 이러한 팬인타입은 인쇄회로기판에 플립 칩 패키지가 최소한의 공간을 차지하도록 하는 경우 또는, 인쇄회로패턴이 조밀한 경우에 선택하여 사용하면 바람직하다.
아울러, 도 2b를 참조하면, 팬아웃타입의 경우 제 1 단자부(25a)가 본드패드(23) 상에 형성되는 것은 팬인타입과 동일하지만, 제 2 단자부(25b)가 반도체 다이(21)의 외부방향을 향해 형성된다. 이로인해, 제 3 단자부(25c)는 반도체 다이(21)의 외부에 위치하게 된다. 이 팬아웃타입은 반도체 다이(21)의 면적이 좁고, 와이어전극(25)의 수가 많아 인쇄회로기판과의 연결시 반도체 다이(21)의 면적보다 넓은 면적을 필요로 하는 경우, 또는 와이어 전극(25) 및 와이어 전극(25)의 제 3 단자부(25c)에 부착되는 솔더간의 접촉이 우려되는 경우에 이용하는 것이 바람직하다. 즉, 인쇄회로기판의 넓은 공간으로 제 3 단자부(25c)를 연장하여 접촉 우려없이 인쇄회로기판과 플립 칩 패키지를 연결하는 방법으로 이용할 수 있다.
이외에도, 인쇄회로기판에 플립 칩 패키지를 실장하는 형태에 따라 팬인타입과 팬아웃 타입을 적절히 혼용하여 사용할 수도 있다.
그리고, 제 1 단자부(15a, 25a)와 제 2 단자부(15b, 25b), 제 2 단자부(15b, 25b)와 제 3 단자부(15c, 25c) 간의 각도 제한은 없지만, 대략 5도 내지 85도 범위에서 결정하는 것이 바람직하다. 이는 5도 이하의 각을 가지는 경우 와이어 전극(15, 25)의 탄성력이 작아져, 와이어 전극의 부러짐, 단자부간의 접촉이 발생할 우려가 있다. 또한, 85도 이상인 경우 단자부간의 응력이 크게 작용하여 단자부간의 접촉뿐만 아니라 끊어짐과 같은 기계적 소손이 발생할 우려가 있다. 물론, 와 이어 전극(15, 25)의 제조기술에 따라 상기한 각도 범위는 달라질 수도 있다. 한편, 도 2a 및 도 2b를 통해 설명한 와이어 전극(15, 25)의 제 1 단자부(15a, 25a), 제 2 단자부(15b, 25b) 및 제 3 단자부(15c, 25c)는 각각 다른 길이로 형성될 수 있으며, 서로 다른 와이어 전극(15, 25)의 동일 단자부 예를 들어, 서로 다른 와이어 전극(15, 25)의 제 2 단자부(15b, 25b)는 서로 다른 길이로 형성될 수 있다.
도 3은 본 발명의 플립 칩 패키지에 재분배층이 구비되는 경우의 예를 도시한 사시도이다.
도 3에는, 봉지재(27) 일부, 반도체 다이(29)의 제 1 평면 및 재분배 패턴(30b)이 도시되어 있다. 도 2a 및 도 2b에서는 반도체 다이(29)의 제 1 평면에 본드패드(30a)가 형성되고, 본드패드(30a) 상에 와이어 전극이 부착된 것으로 도시하여 설명하였다. 그러나, 도 2a 및 도 2b와는 달리 본드패드(30a)의 형성위치가 매우 조밀한 경우, 본드패드 상에 직접 와이어 전극을 형성하기 힘든 경우가 있을 수 있다. 이 경우 도 3과 같이 재분배 패턴(30b)을 본드패드(30a)와 연결되도록 소정 거리 이격된 제 1 평면 상에 형성하고, 재분배 패턴(30b) 상에 와이어 전극(미도시)을 형성할 수 있다.
이와 같이 재분배 패턴(30b)을 이용하여 와이어 전극 형성 영역을 확대하는 경우, 조밀한 본드패드(30a) 상에 직접 와이어 전극을 형성함으로써 발생하는 접촉 및 간섭의 우려를 배제할 수 있게 된다.
아울러, 상술한 팬인/팬아웃 타입의 와이어 전극과 재분배 패턴(30b)을 혼용하는 경우, 플립 칩 패키지의 설계 자유도를 현저히 높일 수 있는 효과도 있다.
그리고, 도 3의 반도체 다이(29) 제 1 평면 중 재분배 패턴(30b)이 형성되지 않은 부분에는 절연을 위한 절연층이 더 형성될 수도 있다.
도 4는 본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 봉지재 외부에 형성된 솔더 마스크와 솔더를 예시적으로 도시한 사시도이다.
도 4를 참조하면, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 봉지재(33) 외부에는 도 4와 같이 솔더링 공정의 정확성을 높이기 위한 솔더마스크(35)가 부착될 수 있다. 솔더마스크(35)에는 하나 이상의 마스크홀(37)이 형성된다. 마스크홀(37)은 와이어전극의 제 3 단자부(39)가 노출되는 주위에 형성되며, 솔더(41) 부착시 표면장력의 증가를 보조하여 부착되는 솔더(41)가 이웃 와이어전극에 접촉하는 것을 방지한다. 아울러, 마스크홀(37)은 솔더링 이후에 솔더(41)가 견고하게 패키지를 고정하도록 하는 보조적인 역할도 수행한다. 한편, 솔더마스크(35)는 와이어전극간 또는 솔더(41)간의 절연을 위해 절연특성이 양호한 물질을 이용하여 형성하는 것이 바람직하다.
도 5a 내지 도 5d는 솔더와 솔더를 형성하기 위한 스크린 마스크의 예를 도시한 예시도이다.
도 5a 내지 도 5d에는 원형 솔더(45a)와 밑면이 직사각형인 각형 솔더(45b) 및 이들을 형성하기 위한 스크린 마스크(47)이 도시되어 있다. 이외에도 다양한 모양으로 형성하는 것이 가능하겠지만, 도 5a 내지 도 5d에서는 예시적으로 이 두 종류에 대해 설명하기로 한다. 또한, 도 5a의 솔더(45a)는 볼형태의 금속 반구이고, 도 5c의 솔더(45b)는 페이스트로 이루어진 각형 솔더(45b)이다. 솔더(45)는 이미 알려진 바와 같이 솔더링 공정 중에 노(爐)를 거치게 되고, 이때 용융되어 서로 다른 단자를 연결하게 된다. 이를 위해 융점이 낮은 솔더(45)를 미리 기판이나 패키지에 부착하는 공정을 수행하게 되는데, 이때 주석 솔더(45) 등을 열기구에 의해 패키지(43a) 상에 부착하는 경우, 일단 녹았던 솔더(45a)가 응고되는 과정에서 표면장력에 의해 대체로 반구형 형태로 부착된다.
도 5a 및 도 5b에서는 이러한 솔더 볼(45a)이 형성된 예와 이를 위한 마스크(47a)를 도시한 것으로, 재응고 시의 솔더 볼(45a)의 크기와 모양을 일정하게 형성하기 위해 마스크(47a) 상에 원형 마스크 패턴(49a)이 형성된 스크린 마스크(47a)를 도시하였다. 이러한 스크린 마스크(47a)는 패키지 상에 한 번의 공정으로 많은 수의 솔더 볼(45a)을 손쉽게 형성할 수 있게하여 제품 수율을 향상시킬 수 있게 된다.
한편, 솔더(45)는 용용 및 응고 과정을 거치지 않고도 형성하는 것이 가능한데, 이러한 방법으로 형성된 것이 도 5c와 도 5d이다. 즉, 페이스트 형태로 가공된 솔더 원료를 도 5d와 같이 마스크 패턴(49b)이 형성된 스크린 마스크(47b)를 이용하여 패키지 상에 형성하는 것이다. 이때, 약간의 가압만으로도 솔더 페이스트(45b)가 마스크 패턴(49b)의 형태에 대응하는 형태로 패키지 상에 형성되며, 이러한 솔더 페이스트(45b)는 솔더링 공정시 용융 및 응고하여 단자들을 연결하게 된다.
도 6은 본 발명의 제 2 실시예에 따른 방열층을 더 구비하는 서브스트레이트리스 플립 칩 패키지를 도시한 사시도이다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 서브스트레이트리스 플립 칩 패키지는 반도체 다이(57), 봉지재(55), 와이어전극(59), 솔더(61) 및 방열층(51)을 구비한다. 또한, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지는 접착층(53)을 더 구비한다. 이하, 도 6을 통해 제 2 실시예를 설명함에 있어서, 전술한 도 1의 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다. 본 발명의 제 2 실시예에서는 제 1 실시예의 구조에 방열층(51)과 접착층(53)이 추가된 구조이므로, 이 방열층(51) 및 접착층(53)을 중심으로 제 2 실시예에 대해 설명하기로 한다.
방열층(51)은 플립 칩 패키지 특히, 반도체 다이(57)로부터 전달되는 열과, 봉지재(55)를 통해 전달되는 열을 방출하여 반도체 다이(57)의 온도가 상승하는 것을 방지한다. 이를 위해, 방열층(51)은 반도체 다이(57)의 제 2 평면 및 제 2 평면과 동일면의 봉지재(55) 상에 부착된다. 여기서, 방열층(51)의 부착위치는 반도체 다이(57) 상부로 한정될 수도 있다. 이 방열층(51)은 알루미늄, 구리와 같이 열전도 특성이 좋은 금속을 이용하여 형성되는 것이 바람직하다. 방열층(51)의 형태는 기본적으로 플립 칩 패키지 상에 부착되는 금속판형으로 형성될 수 있으나, 방열 효율의 상승을 위해 방열면적을 넓힐 수 있는 구조를 채택할 수도 있다. 이러한 방열층(51)은 접착층(53)에 의해 플립 칩 패키지 상에 부착된다.
접착층(53)은 플립 칩 패키지 상에 방열층(51)을 부착하여 고정하고, 반도체 다이(57) 및 봉지재(55)로부터의 열을 방열층(51)에 전달한다. 이를 위해 접착층(53)은 플립 칩 패키지와 방열층(51) 사이에 형성된다. 이러한 접착층(53)은 열 전도특성이 우수한 물질을 매우 얇은 두께의 층으로 구성하여 형성한다.
도 7은 본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 제조 공정을 설명하기 위한 공정 순서도이다. 본 발명의 상세한 설명에서 도 7 이후의 도면을 통해 설명하는 제조방법에 있어서, 각 단계의 번호가 순서를 의미하는 것이 아니다. 즉, 제 1 단계가 반드시 제 2 단계에 선행하는 것이 아니고, 각 단계를 구분지어 설명하기 위해 임의로 정의한 것임을 미리 밝혀두는 바이다.
도 7을 참조하면, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 제조 공정은 반도체 다이를 준비하는 제 1 단계(S1), 와이어단자를 형성하는 제 2 단계(S2), 반도체 다이를 봉지하는 제 3 단계(S3) 및 솔더를 형성하는 제 4 단계(S4)로 구성된다. 또한, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지의 제조공정은, 제 1 단계(S1)와 제 2 단계(S2)의 사이에 어태치 필름 고정 단계(S5)나 방열필름 고정단계(S6) 중 한 단계를 더 포함한다.
제 1 단계(S1)는 반도체 다이를 준비하는 단계로 웨이퍼를 제조하고, 웨이퍼 상에 집적회로를 다수 형성한다. 그리고, 제 1 단계(S1)는 집적회로가 형성된 웨이퍼의 두께를 최소화하기 집적회로가 형성되지 않은 웨이퍼 면을 연마처리(Grinding)하는 제 8 부단계를 포함할 수 있다. 아울러, 집적회로가 웨이퍼에 형성되거나, 연마처리가 종료되면, 제 9 부단계에서 다수의 반도체 다이를 낱개로 절단하는 과정을 거치게 된다.
제 1 단계(S1)가 진행된 후 제 2 단계(S2)의 진행전에 제 5 단계(S5) 또는 제 6 단계(S6)를 수행하게 된다.
우선, 제 5 단계(S5)는 본 발명의 제 1 실시예에 따른 것으로, 방열판이 없는 형태의 서브스트레이트리스 플립 칩 패키지를 제조하는 경우에 진행된다. 즉, 제 1 단계(S1)에서 집적회로가 형성되어 절단된 낱개의 반도체 다이를 이후의 공정을 위해 접착테잎(Adhesive Tape) 상에 고정하게 된다.
한편, 제 6 단계(S6)는 본 발명의 제 2 실시예에 적용되는 것으로, 방열층으로 이용되는 방열필름(또는 시트, 플레이트) 상에 반도체 다이를 고정하게 된다. 즉, 방열층으로 이용할 금속을 얇은 플레이트 형태로 구성하고 플레이트 상에 접착층을 형성하여, 접착층 상에 반도체 다이를 고정하게 된다. 여기서, 반도체 다이의 제 2 평면이 방열필름 또는 접착테잎에 붙도록 반도체 다이가 고정된다.
도 8은 제 5 단계 및 제 6 단계를 설명하기 위한 예시도이다.
도 8을 참조하면, 제 5 단계(S5) 및 제 6 단계(S6)에서 반도체 다이(65)을 접착테잎 또는 방열필름 상에 고정하게 된다. 이때, 반도체 다이(65)가 부착되는 기재에는 테잎이나 필름과 같이 모재(67b) 상에 접착층(67a)이 형성된 형태로 제공된다. 이때 모재(67b)는 상술한 바와 같이 테잎이나 금속일 수 있으며, 테잎의 경우 폴리이미드(Polyimide)와 같은 수지계통의 필름을 이용한다. 또한, 금속일 경우는 알루미늄, 구리 또는 이들의 합금을 얇은 플레이트나 호일(Foil) 형태로 가공한 것을 이용한다. 이러한 모재(67b) 중 접착테잎은 후에 진행되는 봉지공정에서 봉지재가 모재(67b)가 부착된 면으로 누설되는 것을 방지하는 역할을 수행하며, 공정 중에 반도체 다이(65)를 고정하여 공정의 순조롭게 진행되도록 한다. 이때, 모재(67b) 특히, 금속 필름에는 접착층을 형성하는 제 1 부단계가 진행될 수 있다. 아울러, 접착테잎의 경우 패키징 공정이 종료되기 이전에 반도체 다이(65)로부터 제거되지만, 금속플레이트의 경우 패키징 공정이 종료되도 제거하지 않고 방열층으로 이용할 수 있도록 플립 칩 패키지에 포함된다.
다시, 도 7을 참조하면, 픽 앤 플레이스(Pick And Place)에 의해 접착테잎 또는 방열필름 상에 반도체 다이가 고정되면, 제 2 단계(S2)에서 반도체 다이의 제 1 평면 상에 와이어 전극이 하나 이상 형성된다. 상술한 바와 같이 제 2 단계(S2)에서 형성되는 와이어 전극은 "S"자 형태로 절곡되도록 형성된다. 이를 위해, 와이어 전극은 캐필러리에 의해 제 1 내지 제 3 단자부의 순으로 순차적으로 형성된다. 또한, 제 2 단계(S2)에서는 제 2 단자부의 방향을 달리하여 팬인 타입, 팬아웃 타입 또는 이들이 혼재된 형태의 와이어 전극을 형성하게 된다. 아울러, 제 2 단계(S2)의 제 3 부단계에서는 제 2 단자부의 길이를 달리하여, 솔더 형성시 솔더의 접촉을 방지하도록 하는 과정이 수행될 수 있다. 여기서, 제 2 단계(S2)에서는 와이어 전극의 형성 전에 플라즈마 공정을 이용하여 와이어전극의 부착면 부근에 존재하는 이물질을 제거하는 제 10 부단계가 진행될 수도 있다.
제 3 단계(S3)에서는 와이어 전극이 형성된 반도체 다이를 봉지재를 이용하여 봉지하게 된다. 상술한 바와 같이, 제 3 단계(S3)에서 봉지재를 이용하여 반도체 다이를 봉지하는 경우에, 접착테잎 또는 금속필름에 의해 봉지재가 반도체 다이의 제 2 평면 방향으로 누설되는 것을 방지할 수 있다. 그리고, 이 제 3 단계(S3)에서 봉지재는 와이어 전극의 제 3 단자부가 노출되도록 형성된다.
제 4 단계(S4) 봉지재 외부로 노출된 제 3 단자부 상에 솔더가 형성된다. 이를 위해, 솔더의 형태를 결정하고, 봉지재 상에 솔더를 형성하기 용이하도록 스크린 마스크가 준비된다.
그리고 제 7 단계에서 솔더가 형성되면, 절단공정을 수행하여 낱개의 플립 칩 패키지를 생산하게 된다.
도 9는 본 발명의 제 2 단계를 좀더 상세화한 흐름도이다.
도 9를 참조하면, 와이어 전극을 형성하기 전에, 제 10 부단계(S99)를 수행하여 반도체 다이의 제 1 평면상에 존재하는 이물질을 제거하게 된다. 웨이퍼 절단, 접착테입 또는 금속필름의 부착 등의 공정을 수행하는 동안 반도체 다이에는 유기물, 미세먼지 등이 부착될 수 있다. 이러한 이물질들은 와이어 전극의 형성을 어렵게 하거나 이웃한 전극간의 합선을 유도하여 플립 칩 패키지의 불량을 초래하는 원인이 된다. 이를 방지하기 위해 제 10 부단계(S99)를 통해 와이어 전극의 형성 전에 이물질을 제거하게 된다. 이때, 고온의 플라즈마 가스를 이용하는 것이 효과적이다.
이물질이 제거되면 제 2 부단계(S10)에서 반도체 다이의 제 1 평면에 제 1 단자부를 형성한다. 이 제 1 단자부는 제 1 평면 상에 형성된 본드패드 또는 재분배 배턴으로 부터 제 1 평면과 거의 수직으로 신장된다.
제 1 단자부가 일정 길이로 신장되면 제 3 부단계(S20)에서 캐필러리에 의해 절곡되어 제 1 평면과 거의 수평 방향으로 제 2 단자부가 형성된다. 이때, 제 2 단자부의 길이를 조절하거나, 방향을 조절하여 팬인 타입, 팬아웃 타입을 형성할 수 있게 된다. 또한, 동일한 팬인 타입 또는 패아웃 타입 와이어 전극이라도 제 2 단자부의 길이를 달리하여 제 3 단자부의 위치가 상이해지도록 하는 것도 가능하다.
제 2 단자부가 형성되면, 제 4 부단계(S30)에서 제 1 평면과 거의 수직을 이루도록 제 2 단자부로부터 절곡되어 신장되는 제 3 단자부가 형성된다. 이 제 3 단자부의 형성을 통해 와이어 전극을 반도체 다이의 제 1 평면 상에 형성하게 된다.
도 10은 도 7의 제 4 단계를 좀더 상세하게 도시한 흐름도이다.
도 10을 참조하면, 봉지재 외부에 솔더를 형성하는 제 4 단계(S4)는 솔더의 형태를 형성하기 위한 스크린 마스크를 준비하는 제 5 부단계(S100), 스크린 마스크를 이용하여 솔더를 봉지재 외부에 형성하는 제 6 부단계(S110) 및 봉지재 외부의 솔더를 리플로우 가공하는 제 7 부단계(S120)를 포함한다.
제 5 부단계(S100)는 솔더의 형태와 형성위치를 결정하는 스크린 마스크를 준비한다. 솔더의 종류는 다양하게 선택하는 것이 가능하지만, 솔더 볼 또는 페이스트 형태의 솔더를 이용하는 것이 용이하다. 이를 위해, 제 5 부단계(S100)에서는 형성하고자 하는 솔더의 모양에 대응하는 패턴이 형성된 스크린 마스크를 형성한다.
제 6 부단계(S110)에서는 제 5 부단계(S100)에서 형성된 스크린 마스크를 이용하여 봉지재의 외부에 솔더를 형성하게 된다. 이 제 6 부단계(S110)는 스크린 마스크를 패키지 집합체와 정렬하여 밀착시키고, 솔더의 재료를 스크린 마스크의 패턴에 채워넣는다. 그리고, 솔더의 종료에 따라 가압, 가열 과정을 수행하여 솔 더를 봉지재에 부착한다.
제 7 부단계(S120)는 형성된 솔더를 리플로우 과정을 거쳐 용융 및 재응고하는 과정이다. 솔더 페이스트의 경우 인쇄회로기판 상에 플립 칩 패키지가 게재되기 전까지 리플로우 과정이 불필요할 수 있지만, 솔더 볼 형태의 솔더를 형성하는 경우 리플로우 처리과정이 필요하다. 이 제 7 부단계(S120)에서는 봉지재 외부의 솔더를 고온에서 용융 및 응고시켜 제 3 단자부 및 봉지재와의 결합력을 높이게 된다.
상술한 바와 같이 본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 서브스트레이트를 제거한 패키지 및 이의 제조방법을 제공함으로써, 집적회로와 인쇄회로기판 간에 형성되는 신호전달 경로 상의 신호전달 저해요인을 제거하는 것이 가능하다.
또한, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 서브스트레이트 및 언더필의 생략을 통해, 이들을 추가하기 위한 공정을 생략하여 공정의 간소화를 도모하고, 아울러 재료비 및 공정비용을 저감하도록 하는 것이 가능하다.
또한, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 서브스트레이트를 생략함으로써 구조를 간고화하여 제품수율을 향상하도록 함으로써 생산비용을 저감하는 것이 가능하다.
또한, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 금속 플레이트를 제공하여, 플립 칩 패키지의 방열을 도모함으로써 성능의 향상 및 안정적인 회로 동작을 확보함과 아울러, 외부의 손상용인으로부터 플립 칩 패키지를 보호할 수 있도록 하는 것이 가능하다.
또한, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 별도의 공정 추가 없이 접착테잎 부착 공정을 대체하여 방열층을 추가함으로써 공정비용의 상승 및 공정 절차의 추가 없이 손쉽고 저렵한 방법으로 방열층을 형성하는 것이 가능하다.
또한, 본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 와이어 전극의 다양한 형태를 제시함으로써 종래보다 작아진 크기에도 불구하고 플립 칩을 용이하게 인쇄회로기판의 배선패턴에 실장하는 것이 가능하다.
본 발명에 따른 서브스트레이트리스 플립 칩 패키지 및 이의 제조방법은 서브스트레이트 및 언더필의 구성으로 인해 복잡해 지는 신호전달경로를 서브스트레이트 및 언더필의 배제를 통해 단순화시킴으로써 향상된 동작 속도와 회로 동작의 안정성을 확보하는 것이 가능하다.
이상 설명한 바와 같이 당업자라면 본 발명의 기술적 사상을 벗어나지 아니하는 범위 내에서 다양한 변경 및 응용이 가능함을 이해할 것이다. 따라서, 본 발명의 기술적 사상은 본 발명의 상세한 설명에 의해 한정되는 것이 아니고 심사청구 범위에 기재된 특허청구범위에 의해 한정되어져야만 할 것이다.

Claims (26)

  1. 다수의 본드 패드가 형성된 반도체 다이;
    상기 반도체 다이를 봉지하는 봉지재 및;
    상기 본드 패드로부터 신장되어 상기 봉지재의 외부로 인출되는 와이어단자를 구비하는 것을 특징으로 하는 플립 칩 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 다이의 일면에 부착되는 방열층을 더 구비하는 것을 특징으로 하는 플립 칩 패키지.
  3. 제 2 항에 있어서,
    상기 반도체 다이와 상기 방열층의 접착을 위한 접착층을 더 구비하는 것을 특징으로 하는 플립 칩 패키지.
  4. 제 2 항에 있어서,
    상기 본드 패드는 상기 반도체 다이의 제 1 평면에 형성되고, 상기 방열층은 상기 제 1 평면과 대면하는 제 2 평면에 형성되는 것을 특징으로 하는 플립 칩 패키지.
  5. 제 4 항에 있어서,
    상기 봉지재의 외면에 상기 반도체 다이와 인쇄회로기판의 인쇄회로패턴을 연결하기 위한 솔더가 더 구비되는 것을 특징으로 하는 플립 칩 패키지.
  6. 제 5 항에 있어서,
    상기 와이어 단자는 "S" 형태로 절곡된 것을 특징으로 하는 플립 칩 패키지.
  7. 제 6 항에 있어서,
    상기 와이어 단자는 상기 본드 패드에 접속된 제 1 단자부,
    상기 제 1 단자부로부터 소정 각도 절곡되어 소정 길이 연장된 제 2 단자부,
    상기 제 2 단자부로부터 소정 각도 절곡되며, 상기 봉지재의 외부로 노출되는 제 3 단자부로 구성되는 것을 특징으로 하는 플립 칩 패키지.
  8. 제 7 항에 있어서,
    상기 솔더는 상기 제 3 단자부를 감싸도록 형성되는 것을 특징으로 하는 플립 칩 패키지.
  9. 제 8 항에 있어서,
    상기 솔더는 솔더 볼 또는 솔더 페이스트인 것을 특징으로 하는 플립 칩 패키지.
  10. 제 9 항에 있어서,
    상기 와이어 단자 중 제 2 단자부는 적어도 두 종류의 길이를 가지도록 형성된 것을 특징으로 하는 플립 칩 패키지.
  11. 제 10 항에 있어서,
    상기 제 2 단자부는 상기 반도체 다이의 안쪽 방향을 향해 절곡된 팬인 타입(Fan-in Type)인 것을 특징으로 하는 라인 플립 칩 패키지.
  12. 제 10 항에 있어서,
    상기 제 2 단자부는 상기 반도체 다이의 바깥 방향을 향해 절곡된 팬아웃 타입(Fan-out Type)인 것을 특징으로 하는 라인 플립 칩 패키지.
  13. 웨이퍼 상에 집적회로를 형성하고 패키징하기 위해 반도체 다이를 준비하는 제 1 단계;
    상기 반도체 다이에 일정 길이의 와이어 단자를 형성하는 제 2 단계;
    상기 와이어 단자 일부가 노출되도록 봉지재를 이용하여 반도체 다이 일부 및 와이어 단자를 봉지하는 제 3 단계; 및
    상기 와이어 단자의 노출면에 솔더를 형성하는 제 4 단계를 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  14. 제 13 항에 있어서,
    상기 플립 칩 패키지의 제조방법은,
    상기 제 1 단계와 상기 제 2 단계의 사이에 상기 반도체 다이를 어태치 필름에 고정하는 제 5 단계;를 더 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  15. 제 13 항에 있어서,
    상기 플립 칩 패키지의 제조방법은,
    상기 제 1 단계와 상기 제 2 단계의 사이에 상기 반도체 다이를 방열필름 상에 고정하는 제 6 단계;를 더 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 6 단계는, 상기 반도체 다이와 상기 방열필름의 접착을 위한 접착층이 형성되는 제 1 부단계 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  17. 제 14 항 또는 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 단계는, 상기 와이어 전극을 "S"자 형태로 절곡되도록 형성하는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 2 단계는, 상기 와이어 전극을 팬인 타입 또는 팬아웃 타입 또는 팬인 타입과 팬아웃 타입의 혼합 형태 중 적어도 어느 한 형태로 형성하는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  19. 제 18 항에 있어서,
    상기 제 2 단계는, 상기 반도체 다이와 접속되는 상기 와이어 전극의 제 1 단자부를 형성하는 제 2 부단계,
    상기 제 1 단자부로부터 절곡되어 신장되는 제 2 단자부를 형성하는 제 3 부단계 및,
    상기 제 3 단자부로부터 절곡되어 신장되는 제 3 단자부를 형성하는 제 4 부단계를 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 3 부단계는, 상기 제 2 단자부를 적어도 두 종류의 길이를 가지도록 형성하는 단계인 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  21. 제 20 항에 있어서,
    상기 제 4 단계는, 상기 솔더의 형태를 형성하기 위한 스크린 마스크를 준비하는 제 5 부단계,
    상기 스크린 마스크를 이용하여 상기 솔더를 상기 봉지재 외부에 형성하는 제 6 부단계 및,
    상기 봉지재 외부의 상기 솔더를 리플로우 가공하는 제 7 부단계를 더 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  22. 제 21 항에 있어서,
    상기 솔더는 솔더 볼 또는 솔더 페이스트 중 어느 하나인 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  23. 제 22 항에 있어서,
    상기 솔더는 상기 봉지재 외부로 노출된 상기 제 3 단자부 상에 형성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  24. 제 23 항에 있어서,
    상기 제 1 단계는, 상기 반도체 다이가 형성된 웨이퍼의 뒷면을 그라인딩 처 리하는 제 8 부단계 또는,
    상기 웨이퍼를 절단하는 제 9 부단계 중 어느 한 단계를 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  25. 제 24 항에 있어서,
    상기 제 2 단계는, 플라즈마 공정을 이용하여 상기 와이어전극 부착면의 이물지을 제거하기 위한 제 10 부단계를 더 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
  26. 제 25 항에 있어서,
    상기 플립 칩 패키지의 제조방법은, 상기 봉지재에 의한 봉지 후 연결된 상기 패키지를 낱개로 분리, 절단하는 제 7 단계를 더 포함하여 구성되는 것을 특징으로 하는 서브스트레이트리스 플립 칩 패키지의 제조방법.
KR1020060058211A 2006-06-27 2006-06-27 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법 KR100737217B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060058211A KR100737217B1 (ko) 2006-06-27 2006-06-27 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058211A KR100737217B1 (ko) 2006-06-27 2006-06-27 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR100737217B1 true KR100737217B1 (ko) 2007-07-09

Family

ID=38503714

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060058211A KR100737217B1 (ko) 2006-06-27 2006-06-27 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR100737217B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890294B2 (en) 2012-06-07 2014-11-18 Samsung Electronics Co., Ltd. Stack semiconductor package and manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047069A (ko) * 1998-12-31 2000-07-25 마이클 디. 오브라이언 반도체 패키지 및 그 제조방법
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047069A (ko) * 1998-12-31 2000-07-25 마이클 디. 오브라이언 반도체 패키지 및 그 제조방법
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890294B2 (en) 2012-06-07 2014-11-18 Samsung Electronics Co., Ltd. Stack semiconductor package and manufacturing the same
US9099460B2 (en) 2012-06-07 2015-08-04 Samsung Electronics Co., Ltd. Stack semiconductor package and manufacturing the same

Similar Documents

Publication Publication Date Title
US7274088B2 (en) Flip-chip semiconductor package with lead frame as chip carrier and fabrication method thereof
US6404049B1 (en) Semiconductor device, manufacturing method thereof and mounting board
KR20070007151A (ko) 랜드 그리드 어레이 패키지형 디바이스 및 그 형성 방법
US9520374B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
JPH11312764A (ja) エリアアレイ型半導体パッケージ及びその製造方法
US9899208B2 (en) Molded leadframe substrate semiconductor package
KR100825784B1 (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
US20200312734A1 (en) Semiconductor package with an internal heat sink and method for manufacturing the same
JP4777692B2 (ja) 半導体装置
US6373125B1 (en) Chip scale package with direct attachment of chip to lead frame
WO2023241304A1 (zh) 芯片封装方法及芯片
JP3547303B2 (ja) 半導体装置の製造方法
JPH0855875A (ja) 半導体装置
KR100737217B1 (ko) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
KR20030012994A (ko) 볼 랜드패드와 접착제가 격리된 ｔｂｇａ 패키지와 그제조 방법 및 멀티 칩 패키지
KR100520443B1 (ko) 칩스케일패키지및그제조방법
JP2001044326A (ja) 半導体装置およびその製造方法
KR100473336B1 (ko) 반도체패키지
JP4175339B2 (ja) 半導体装置の製造方法
KR100459820B1 (ko) 칩스케일패키지및그제조방법
KR100876876B1 (ko) 칩 스택 패키지
JP2000232198A (ja) 半導体集積回路装置およびその製造方法
KR20080062529A (ko) 반도체 패키지의 제조 방법
KR20080023995A (ko) 웨이퍼 레벨 플립 칩 패키지 및 그의 제조방법
JPH09275162A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120629

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130703

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee