KR20080023995A - 웨이퍼 레벨 플립 칩 패키지 및 그의 제조방법 - Google Patents

Abstract

본 발명은 웨이퍼 레벨 플립 칩 패키지 및 그의 제조방법(Wafer level flip chip package and method for fabricating the same)를 개시한다. 개시된 본 발명의 웨이퍼 레벨 플립 칩 패키지 제조방법은, 다수의 본딩패드를 갖는 반도체 칩들로 이루어진 웨이퍼와 상기 웨이퍼와 동일 크기를 가지면서 각 반도체칩에 대응해서 상면에 배치되는 전극단자와 후면에 배치되는 볼랜드를 포함한 회로패턴이 구비된 기판을 마련하는 단계와, 상기 기판의 상면전체에 ACF를 부착하는 단계와, 상기 ACF를 매개로 하여 기판 상에 웨이퍼를 범프 형성면이 접촉하도록 본딩시키는 단계와, 상기 기판의 후면 볼랜드에 실장부재를 부착하는 단계 및 상기 ACF를 매개로 하여 기판 상에 본딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계를 포함하는 것을 특징으로 한다.

Description

웨이퍼 레벨 플립 칩 패키지 및 그의 제조방법{Wafer level flip chip package and method for fabricating the same}

도 1은 본 발명의 실시예에 따른 웨이퍼 레벨 플립 칩 패키지를 도시한 단면도.

도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 플립 칩 패키지의 제조방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1, 21 : 웨이퍼 2, 22 : ACF

3, 23 : 기판 5 : 본딩패드

6 : 솔더범프 8 : 솔더볼

9 : 볼랜드 10 : 전극단자

본 발명은 웨이퍼 레벨 플립 칩 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 웨이퍼 레벨 단위로 구성한 웨이퍼 레벨 플립 칩 패키지에 관한 것이다.

일반적인 반도체 패키지는 반도체칩과 기판 간을 전기적으로 연결하기 위하여 와이어 본딩(wire bonding) 방식을 사용한다.

상기와 같은 와이어 본딩 방식을 통해서 반도체칩과 기판 간을 전기적으로 연결하는 반도체 패키지의 경우, 본딩된 와이어의 휨, 돌출 및 끊어짐 등으로 인해 전기적 연결이 불안정할 수 있다. 이에, 전술한 본딩된 와이어의 문제점을 해결하기 위하여 반도체칩 상에 형성된 범프를 통해서 반도체칩과 기판을 전기적으로 연결하고 언더필 물질을 도포하여 본딩력을 향상시키는 플립 칩 본딩 방식의 플립 칩 패키지가 제안되었다.

이러한 플립 칩 패키지는 기존의 와이어 본딩 방식에 비해 신호전달거리가 짧고 많은 입출력에 대한 대응이 가능하며, 최소의 실장면적을 가지는 패키지로 패키지의 집적도를 증가시킬 수 있어 우수한 전기적 특성을 요구하는 슈퍼컴퓨터나 여러 무선통신 장비 등에 적용되고 있다.

그러나, 전술한 바와 같은 종래의 플립 칩 패키지는, 반도체 칩들로 구성되어 있는 웨이퍼 상에 범프와 같은 기판과의 연결점을 형성한 후, 웨이퍼 쏘잉을 거쳐 얻어진 각각의 반도체 칩을 기판에 개별적으로 부착시켜야 하는 유닛 레벨(Uint level) 단위로 공정을 수행하기 때문에, 그에 따른 긴 공정시간이 소요된다.

또한, 플립 칩 패키지 제작공정 중 외부로부터 반도체 패키지를 보호하기 위하여 수행하는 몰딩 공정 이후, 기판과 봉지제 간의 열팽창계수 차이로 인하여 기판의 휨 현상이 발생하여 패키지의 신뢰성이 저하된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 공정시간을 단축시키고 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 플립 칩 패키지 및 그의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 상면에 배치되는 전극단자와 하면에 배치되는 볼랜드를 포함한 회로배선이 구비된 기판; 상기 기판 상면 전체에 부착된 접속부재; 상기 접속부재 상에 페이스-다운 타입으로 부착되며 다수의 본딩패드를 구비하고, 각 본딩패드 상에 범프가 형성된 반도체 칩; 및 상기 기판 하면의 볼랜드에 부착된 실장부재; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 플립 칩 패키지를 제공한다.

여기서, 상기 기판상의 상기 접속부재는 이방성도전필름(ACF:Anisotropic conductive film)인 것을 특징으로 한다.

또한, 본 발명은, 다수의 본딩패드를 갖는 반도체 칩들로 이루어진 웨이퍼와 상기 웨이퍼와 동일 크기를 가지면서 각 반도체칩에 대응해서 상면에 배치되는 전극단자와 후면에 배치되는 볼랜드를 포함한 회로패턴이 구비된 기판을 마련하는 단계; 상기 기판의 상면 전체에 ACF를 부착하는 단계; 상기 ACF를 매개로 하여 기판 상에 웨이퍼를 범프 형성면이 접촉하도록 본딩시키는 단계; 상기 기판의 후면 볼랜드에 실장부재를 부착하는 단계; 및 상기 ACF를 매개로 하여 기판 상에 본딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 플립 칩 패키지의 제조방법을 제공한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 본딩패드 상에 범프가 형성된 반도체 칩들을 포함하는 웨이퍼를 상기 웨이퍼와 동일한 크기를 갖고 상면 전체에 이방성도전필름(ACF:Anisotropic conductive film, 이하 ACF라 함)가 부착된 기판 상에 본딩시킨 후, 웨이퍼 레벨로 후속 공정들을 진행하고, 최종적으로 유닛 레벨로 쏘잉하여 웨이퍼 레벨 플립 칩 패키지들을 형성한다.

이 경우, 본 발명은 각각의 반도체 칩들을 기판에 개별 부착시켜 진행하는 종래의 유닛 레벨 단위의 플립 칩 패키지 제조 방법과 달리, 웨이퍼 레벨의 방법이므로, 웨이퍼와 상기 기판을 물리적으로 연결하기 위한 ACF가 상면 전체에 부착된 기판 상에 쏘잉하지 않은 웨이퍼 자체를 부착하여 본딩시킨 후, 쏘잉하여 각각의 반도체 패키지로 구성함으로써, 그에 따른 공정시간을 단축할 수 있다.

또한, 에폭시수지와 같은 봉지제로 몰딩하지 않고 각 반도체 패키지를 구성함으로써, 기판과 반도체 및 봉지제 간의 열팽창계수차이로 인해 유발되는 기판의 휨 현상 및 그에 따른 공정상의 손실을 방지할 수 있으며, 상기와 같은 기판의 휨 현상으로 인한 공정상의 손실을 방지함으로써, 패키지의 신뢰성을 향상시킬 수 있다.

자세하게, 도 1은 본 발명의 실시예에 따른 웨이퍼 레벨 플립 칩 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.

도시된 바와 같이, 다수의 반도체칩들을 포함하는 웨이퍼(1)와 상기 웨이퍼 상에 배치되는 기판(3) 간이 상기 기판(3) 상면 전체에 부착된 ACF(2)를 매개로 페이스-다운 타입으로 부착되어 있다.

여기서, 상기 기판(3)은 상면에 다수의 전극단자(6)가 구비되고 하면에 다수의 볼랜드(9)를 포함하며 회로패턴이 구비된다. 그리고, 상기 기판(3) 하면의 볼랜드(9)에는 실장부재로서 다수의 솔더볼(8)이 부착된다.

상기 웨이퍼(1)상에 포함된 다수의 반도체칩들은 다수의 본딩패드(5)를 구비하고 각 본딩패드(5) 상에는 범프(6)가 형성된다.

그리고, 상기 기판(3) 상면에 부착된 상기 ACF(2)는 상기 웨이퍼(1)와 동일한 크기를 갖도록 마련된다.

이하에서는 도 2를 참조하여 본 발명의 실시예에 따른 웨이퍼 레벨 플립 칩 패키지의 제조방법을 설명하도록 한다.

도 2를 참조하면, 상면에 전극단자(도시안됨)를 구비하고 하면에 볼랜드(도시안됨)를 구비하며 회로패턴(도시안됨)이 형성된 기판(23)을 마련한다. 여기서, 상기 기판(23)은 후속의 반도체 칩들로 구성된 웨이퍼(21)와 동일한 크기의 원형으로 형성하는 것이 바람직하다.

이 후, 상기 기판(23)과 다수의 반도체칩들로 이루어진 웨이퍼(21)와의 부착을 위해 상기 기판(23) 상면 전체에 ACF(22)를 부착한다.

다음으로, 다수의 본딩패드(도시안됨)를 구비하고 상기 본딩패드에 범프(도시안됨)가 형성된 반도체 칩들로 이루어진 웨이퍼(21)를 마련한 후, 상기 기판(23) 상면 전체에 부착된 ACF(22) 상에 상기 웨이퍼(21)의 범프가 접촉되도록 상기 웨이퍼(21)를 페이스-다운 타입으로 부착시킨다.

상기 ACF(22)는 상기 ACF(22) 상에 웨이퍼 부착시, ACF(22)의 일면에 부착된 막을 제거하고 나서 부착하도록 한다.

여기서, 상기 웨이퍼(21) 상의 본딩패드와 상기 기판의 전극단자(23)간은 배열이 일치하도록 하여 대응되게 부착하도록 한다.

계속해서, 상기 부착된 기판(23)과 웨이퍼(21)를 전기적 및 물리적으로 본딩하기 위하여, 상기 기판(23)과 웨이퍼(21)에 열과 압력을 가한다.

그 후, 도시하지는 않았지만, 후속의 공정으로 상기 기판(23) 하면의 볼랜드(도시안됨)에 실장수단으로서 다수의 솔더 볼(도시안됨)을 부착하고, 리플로우(reflow)의 공정을 거쳐 상기 솔더볼을 고정시킨다.

그런 다음, 쏘잉 공정을 실시하여 각각의 유닛 레벨 반도체 패키지로 분리하여 웨이퍼 레벨 플립 칩 패키지를 완성한다.

이 경우, 전술한 바와 같은 본 발명 웨이퍼 레벨 플립 칩 패키지는 반도체 칩들로 구성되는 웨이퍼상에 기판과의 연결점을 위한 범프를 형성시키고 각각의 반도체 칩들로 쏘잉하여, 상기 각각의 반도체 칩들을 기판에 개별 부착시켜 구성하는 종래의 유닛 레벨 단위의 플립 칩 패키지와 달리, 플립 칩 패키지의 전 공정을 웨이퍼 레벨 단위로 수행하여 플립 칩 패키지로 구성함으로써, 패키지의 제작기간을 단축시킬 수 있다.

또한, 에폭시 수지와 같은 봉지제로 몰딩하지 않고 각각의 반도체 패키지로 구성함으로써, 기판과 반도체 및 봉지제 간의 열팽창계수차이로 인한 기판의 휨 현상이나 신뢰성 손실을 방지할 수 있다.

결국, 본 발명의 웨이퍼 레벨 플립 칩 패키지는, 플립 칩 패키지를 구성하는데 있어서 모든 공정을 웨이퍼 레벨 단위로 수행함으로써, 그에 따른 패키지의 제작기간을 감소시킬 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이 본 발명은, 플립 칩 패키지를 구성하는데 있어서, 반도체칩들로 구성되는 웨이퍼 상에 기판과의 연결점을 위한 범프를 형성시키고 각각의 반도체 칩들로 쏘잉하여, 상기 각각의 반도체 칩들을 기판에 개별 부착시키는 종래의 유닛 레벨 단위의 플립 칩 패키지와 달리, 모든 공정을 웨이퍼 레벨 단위로 수행하여 플립 칩 패키지를 구성함으로써, 패키지의 제작시간을 현저히 감소시킬 수 있다.

또한, 본 발명은 패키지를 봉지제로 밀봉하지 않고 각각의 패키지로 쏘잉하여 구성함으로써, 패키지 구성요소 간의 열팽창계수 차이에 기인한 신뢰성 손실을 방지할 수 있다.

Claims (3)

1. 상면에 배치되는 전극단자와 하면에 배치되는 볼랜드를 포함한 회로배선이 구비된 기판;

   상기 기판 상면 전체에 부착된 접속부재;

   상기 접속부재 상에 페이스-다운 타입으로 부착되며, 다수의 본딩패드를 구비하고, 각 본딩패드 상에 범프가 형성된 반도체 칩; 및

   상기 기판 하면의 볼랜드에 부착된 실장부재;

   를 포함하는 것을 특징으로 하는 웨이퍼 레벨 플립 칩 패키지.
2. 제 1 항에 있어서,

   상기 기판상의 상기 접속부재는 이방성도전필름(ACF:Anisotropic conductive film)인 것을 특징으로 하는 웨이퍼 레벨 플립 칩 패키지.
3. 다수의 본딩패드를 갖는 반도체 칩들로 이루어진 웨이퍼와 상기 웨이퍼와 동일 크기를 가지면서 각 반도체칩에 대응해서 상면에 배치되는 전극단자와 후면에 배치되는 볼랜드를 포함한 회로패턴이 구비된 기판을 마련하는 단계;

   상기 기판의 상면전체에 이방성도전필름을 부착하는 단계;

   상기 이방성도전필름을 매개로 하여 기판 상에 웨이퍼를 범프 형성면이 접촉하도록 본딩시키는 단계;

   상기 기판의 후면 볼랜드에 실장부재를 부착하는 단계; 및

   상기 이방성도전필름을 매개로 하여 기판 상에 본딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계;

   를 포함하는 것을 특징으로 하는 웨이퍼 레벨 플립 칩 패키지의 제조방법.

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