KR20090036948A - Ｂｇａ 패키지 및 그의 제조 방법 - Google Patents

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KR20090036948A
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Abstract

본 발명에 따른 BGA 패키지는, 쏘잉 라인이 구획되고, 다수의 반도체 칩들로 이루어진 웨이퍼에 쏘잉 공정으로 분리된 반도체 칩들을 포함하여 형성된 BGA 패키지에 있어서, 상면에 접속 패드가 형성되고 하면에 볼랜드가 구비된 기판; 상기 기판 상에 플립 칩 본딩된 제1반도체 칩; 상기 제1반도체 칩보다 큰 크기를 갖도록 상기 쏘잉 라인 일부분이 포함되어 이루어지고, 상기 쏘잉라인을 포함하는 가장자리 부분으로 연장된 재배선이 구비되며, 상기 제1반도체 칩 상에 페이스 다운 타입으로 배치된 제2반도체 칩; 및 상기 제2반도체 칩 가장자리 부분으로 연장된 재배선 부분과 상기 기판의 접속 패드 간을 연결하는 범프를 포함한다.

Description

ＢＧＡ 패키지 및 그의 제조 방법{BGA package and method for fabricating of the same}
본 발명은 BGA 패키지 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 전기적 특성을 향상시킬 수 있는 BGA 패키지 및 그의 제조 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
상기 패키지의 소형화를 이룬 한 예로서, 볼 그리드 어레이(Ball Grid Array:이하 BGA) 패키지를 들 수 있다. 상기 BGA 패키지는 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하며, 특히, 외부와의 전기적 접속 수단, 즉, 인쇄회로기판(Printed Circuit Board)에의 실장 수단으로서, 솔더볼이 구비됨에 따라 실장 면적이 감소되고 있는 추세에 매우 유리하게 적용할 수 있다는 잇점이 있다.
아울러, 최근에는 반도체 칩의 고집적화에 따른 신호/파워 입출력핀의 미세피치를 이루고, 실장 면적을 줄이면서 솔더볼에 의해 외부회로와의 전기적 연결이 이루어져 신호 전달 경로를 줄일 수 있는 장점을 가진 FBGA(fine pitch ball grid array) 패키지가 많이 사용되고 있다. 상기 FBGA 패키지는 기판 상에 하나의 반도체 칩이 실장되어 구성되거나 둘 이상의 반도체 칩이 실장되어 구성된다.
도 1 종래의 BGA 패키지를 도시한 단면도이다.
도시된 바와 같이, 다수의 본딩 패드(112, 122)를 구비하고 접착제(130)를 매개로 부착된 두장의 반도체 칩(110, 120)이 캐버티(cavity : 106)를 갖는 기판(100) 상에 부착되고, 상기 각 반도체 칩들(110, 120)의 각 본딩 패드(112, 122)와 대응하는 기판(100)의 접속 패드(102)가 금속와이어(140)에 의해 전기적으로 연결된다. 상기 각 반도체 칩들(110, 120)을 포함한 기판(100)의 상부면과 금속와이어(140)들을 포함한 기판(100)의 캐버티(106)는 봉지부(150)로 밀봉된다. 상기 기판(100)의 하면에 구비된 다수의 볼랜드(104) 각각에는 솔더볼인 외부접속단자(160)가 부착된다.
그러나, 전술한 종래 BGA 패키지의 경우, 반도체 칩의 본딩 패드가 상기 반도체 칩의 중앙부에 위치해 있어 전기적인 연결을 위한 금속 와이어어 길이가 길어지고, 전력 손실이 증가되어 전기적 특성이 나빠진다.
또한, 상부 및 하부 반도체 칩과 연결되는 본딩 와이어의 길이가 달라짐에 따라 인덕턴스(Inductance) 값이 증가되고 신호의 왜곡을 발생하며 반도체 칩의 고 속동작이 어려워진다.
아울러, 금속 와이어의 긴 길이에 따라 몰딩 공정을 비롯한 외부 요인에 의하여 상기 금속 와이어가 소망하는 위치에서 벗어나는 와이어 스윕(Sweep) 현상이 발생하며, 이를 해결하기 위하여 금속 와이어를 고정시키는 고정부를 형성할 경우, 공정의 증가가 발생하게 된다.
본 발명은 전기적 특성을 향상시킬 수 있는 BGA 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 BGA 패키지는, 쏘잉 라인이 구획되고, 다수의 반도체 칩들로 이루어진 웨이퍼에 쏘잉 공정으로 분리된 반도체 칩들을 포함하여 형성된 BGA 패키지에 있어서, 상면에 접속 패드가 형성되고 하면에 볼랜드가 구비된 기판; 상기 기판 상에 플립 칩 본딩된 제1반도체 칩; 상기 제1반도체 칩보다 큰 크기를 갖도록 상기 쏘잉 라인 일부분이 포함되어 이루어지고, 상기 쏘잉라인을 포함하는 가장자리 부분으로 연장된 재배선이 구비되며, 상기 제1반도체 칩 상에 페이스 다운 타입으로 배치된 제2반도체 칩; 및 상기 제2반도체 칩 가장자리 부분으로 연장된 재배선 부분과 상기 기판의 접속 패드 간을 연결하는 범프를 포함한다.
상기 범프는 적어도 둘 이상이 적층되어 형성된다.
상기 제1 및 제2반도체 칩을 덮도록 상기 기판 상에 형성된 봉지부를 더 포 함한다.
상기 기판의 하면 볼랜드에 부착된 외부접속단자를 더 포함한다.
상기 제1반도체 칩은 재배선된다.
상기 제2반도체 칩은 상기 제1반도체 칩 상에 접착제 또는 접착 테이프를 매개로 부착된다.
또한, 본 발명에 따른 BGA 패키지의 제조 방법은, 쏘잉 라인으로 구획된 다수의 제1반도체 칩들로 이루어진 제1웨이퍼에 쏘잉 공정을 수행함과 아울러, 쏘잉 라인으로 구획되고 재배선 공정으로 상기 쏘잉 라인 내로 재배선이 연장 형성된 다수의 제2반도체 칩들로 이루어진 제2웨이퍼에 상기 제2반도체 칩이 상기 제1반도체 칩보다 큰 크기를 갖도록 쏘잉 공정을 수행하는 단계; 상기 쏘잉 공정으로 분리된 제1반도체 칩을 상면에 다수의 접속 패드를 구비한 기판 상에 플립 칩 본딩시키는 단계; 상기 기판 상에 부착된 제1반도체 칩의 외측으로 구비된 접속 패드 상에 상기 제2반도체 칩의 재배선 가장자리 부분과 전기적으로 연결되는 범프를 형성하는 단계; 및 상기 제2반도체 칩을 상기 제1반도체 칩 상에 페이스 다운 타입으로 부착시킴과 아울러 상기 범프를 매개로 상기 기판 상에 플립 칩 본딩시키는 단계를 포함한다.
상기 범프는 적어도 둘 이상을 적층하여 형성한다.
상기 제2반도체 칩을 플립 칩 본딩시키는 단계 후, 상기 기판의 상면에 상기 제1 및 제2반도체 칩을 덮도록 봉지부를 형성하는 단계를 더 포함한다.
상기 봉지부를 형성하는 단계 후, 상기 기판의 하면 볼랜드에 외부접속단자 를 부착하는 단계를 더 포함한다.
상기 제1반도체 칩은 재배선 형성 공정이 수행된다.
상기 제2반도체 칩은 상기 제1반도체 칩 상에 접착제 또는 접착 테이프를 매개로 부착한다.
상기 제1 및 제2웨이퍼의 쏘잉 공정은 블레이드(Blade)를 사용하여 수행한다.
상기 제2웨이퍼의 쏘잉 공정은 상기 제2반도체 칩이 상기 제1반도체 칩보다 큰 크기를 갖도록 상기 제1웨이퍼의 쏘잉 공정에 사용된 블레이드보다 얇은 두께의 블레이드를 사용하여 상기 제2웨이퍼의 쏘잉 라인 내에 형성된 부분이 상기 제2반도체 칩에 잔류하도록 수행한다.
본 발명은 기판 상에 스택되는 반도체 칩들을 플립 칩 본딩 기술을 이용하여 전기적으로 연결한 BGA 패키지를 형성함으로써 BGA 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 플립 칩 본딩 기술을 이용하여 BGA 패키지를 형성함으로써 짧아진 전기적 연결 길이에 따라 고속 동작에 대한 대응이 가능하고, 상부 및 하부 반도체 칩과 기판 간의 전기적 연결 길이가 비슷해져 신호의 왜곡을 방지할 수 있으며, 금속 와이어를 사용하지 않아 스윕 현상들을 근본적으로 방지할 수 있다.
또한, 금속와이어를 사용하지 않고 범프를 이용하여 전기적인 연결을 형성함으로써 작은 크기를 갖는 BGA 패키지를 형성할 수 있다.
본 발명은 둘 이상의 반도체 칩이 적층된 구조를 갖는 BGA 패키지의 형성시 금속 와이어를 대신하여 범프를 사용하여 전기적인 연결을 형성함으로써 전기적 특성이 우수한 BGA 패키지를 구현한다.
자세하게, 본 발명은 기판 상에 플립 칩 본딩 방식으로 하부 반도체 패키지를 부착하고, 상기 하부 반도체 칩 상에 쏘잉 라인 내로 재배선이 연장 형성되고, 쏘잉 공정시, 상기 재배선의 일부분이 반도체 칩의 가장자리에 잔류하도록, 즉, 상기 하부 반도체 칩보다 큰 크기를 갖도록 쏘잉 공정이 수행된 상부 반도체 칩을 부착한다. 그리고, 상기 상부 반도체 칩 가장자리 부분의 재배선과 기판을 다수개가 적층된 범프들로 연결하여 BGA 패키지를 구현한다.
따라서, BGA 패키지를 구성하는 반도체 칩들과 기판 간의 전기적인 연결을 금속 와이어가 아닌 범프를 통하여 형성함으로써 고속 동작에 대한 대응이 가능하며, 전기적 연결 길이가 짧아져 전력 손실을 방지할 수 있어 BGA 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 상부 및 하부 반도체 칩과 기판 간의 전기적 연결 길이가 비슷해져 신호의 왜곡을 방지할 수 있으며, 금속 와이어를 사용하지 않아 스윕 현상들을 근본적으로 방지할 수 있고, 작은 크기를 갖는 BGA 패키지를 형성할 수 있다.
이하에서는 본 발명의 실시예에 따른 BGA 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 BGA 패키지를 도시한 단면도이다.
도시된 바와 같이, 상면에 다수의 접속 패드(202)가 형성되고 하면에 볼랜드(204)들이 구비된 기판(200) 상에 제1반도체 칩(210)이 제1범프(290)를 매개로 플립 칩 본딩된다. 상기 제1반도체 칩(210) 상에는 페이스 다운 타입으로 상기 제1반도체 칩(210)보다 큰 크기를 가지고, 가장자리에 부분으로 연장 형성된 재배선(224)이 배치된다. 상기 제2반도체 칩(220)과 상기 기판(200)은 상기 제2반도체 칩(220)의 재배선(224) 가장자리부분과 상기 기판(200)의 접속 패드(202) 간에 형성된 제2범프(292)들을 매개로 전기적으로 연결된다. 상기 기판(200) 상에는 상기 제1 및 제2반도체 칩(210, 220)을 덮도록 봉지부(250)가 형성되며, 상기 기판(200) 하면의 볼랜드(204) 각각에는 솔더볼과 같은 외부접속단자(260)가 부착된다.
상기 제2범프(292)는 다수개의 범프들, 즉, 적어도 둘 이상의 범프들이 적층되어 이루어지며, 상기 제2반도체 칩(220)은 상기 제1반도체 칩(210) 상에 형성된 접착제(230) 또는 접착 테이프를 매개로 상기 제1반도체 칩(210)에 부착된다.
상기 제1반도체 칩(210)은 필요에 따라 재배선(미도시)이 형성된다.
미도시된 도면부호, 212는 제1본딩 패드를, 222는 제2본딩 패드를 각각 나타낸다.
한편, 본 발명의 실시예에 따른 BGA 패키지의 제조 방법은 도 3a 내지 도 3f에 도시된 바와 같은 방법으로 형성된다.
도 3a를 참조하면, 반도체 소자 제조 공정이 수행되고, 다수의 제1반도체 칩들로 이루어지며, 쏘잉 라인(270)이 구획된 제1웨이퍼(210a)에 쏘잉 공정을 수행하여 제1반도체 칩(210)을 분리한다. 상기 제1반도체 칩(210)들은 후속 플립 칩 공정 에서의 용이한 전기적인 연결을 위하여 재배선(미도시)이 형성될 수 있다.
상기 쏘잉 공정은 일반적으로 쏘잉 라인(270)의 크기에 맞게 절단할 수 있도록 제조된 블레이드(280a)를 사용하여 수행하거나, 또는, 쏘잉 공정시, 제1반도체 칩(210)의 내부 소자에 영향이 없다면 상기 쏘잉 라인(270)에 따라 절단할 수 있는 블레이드(280a)보다 폭이 넓은 블레이드를 사용하여 절단한다.
도 3b를 참조하면, 반도체 소자 제조 공정이 수행되고, 다수의 제2반도체 칩(220)들로 이루어지며, 쏘잉 라인(270)이 구획되어 있는 제2웨이퍼(220a)에 본딩 패드(222)와 연결되도록 재배선(224)을 형성한다. 이때, 상기 재배선(224)은 상기 쏘잉 라인(270)의 내부에까지 연장되도록 형성한다.
그런 다음, 상기 제2웨이퍼(220a)에 쏘잉 공정을 수행하여 제2반도체 칩(22a)을 분리한다. 이때, 상기 제2웨이퍼(220a)에 대한 쏘잉 공정은 일반적으로 쏘잉 라인에 따라 절단할 수 있도록 제조된 블레이드보다 작은 폭을 갖는 블레이드(280b)로 수행한다. 따라서, 상기 절단된 제2반도체 칩(220)의 가장자리로는 재배선(224)을 포함하는 쏘잉 라인 부분들이 잔류하게 되어 상기 제2반도체 칩(220)은 상기 제1반도체 칩(210)보다 큰 크기를 갖는다.
도 3c를 참조하면, 상기 쏘잉 공정으로 칩 레벨로 분리된 제1반도체 칩(210)을 상면에 다수의 접속 패드(202)를 구비하고, 하면에 볼랜드(204)들이 구비된 기판(200) 상에 제1범프(290)를 매개로 플립 칩 본딩시킨다.
도 3d를 참조하면, 상기 제1반도체 칩(210)의 외측으로 구비된 상기 기판(200)의 접속 패드(202) 상에 후속 공정에서 상기 제2반도체 칩과 전기적인 연결 을 위한 제2범프(292)를 형성한다. 상기 제2범프(292)는 다수의 범프를 적층, 즉, 적어도 둘 이상의 범프를 적층하여 형성하며, 상기 제1반도체 칩(210)의 측면과 접촉되지 않도록 형성한다.
도 3e를 참조하면, 상기 기판(200)의 접속 패드(202) 상에 형성된 제2범프(292)를 매개로 상기 제2반도체 칩(220)을 상기 기판(200)에 제2범프(292)를 매개로 플립 칩 본딩시킨다. 이때, 상기 제2반도체 칩(220)은 상기 제1반도체 칩(210) 상에 접착제(230) 또는 접착 테이프를 매개로 페이스 다운 타입으로 부착된다.
도 3f를 참조하면, 상기 기판(200) 상에 상기 제1 및 제2반도체 칩(210, 220)을 덮도록 봉지부(250)를 형성한 후, 상기 기판(200) 하면의 볼랜드(204) 각각에 외부접속단자(260)를 부착하여 BGA 패키지의 제조를 완료한다.
이상에서와 같이, 본 발명은 기판 상에 스택되는 반도체 칩들을 플립 칩 본딩 기술을 이용하여 기판과 전기적으로 연결함으로써, 고속 동작에 대한 대응이 가능하며, 짧은 전기적 연결 길이로 전력 손실을 방지할 수 있어 패키지의 전기적 특성을 향상시킬 수 있는 BGA 패키지를 형성할 수 있다.
또한, 상부 및 하부 반도체 칩과 기판 간의 전기적 연결 길이가 비슷해져 신호의 왜곡을 방지할 수 있으며, 금속 와이어를 사용하지 않아 스윕 현상들을 근본적으로 방지할 수 있고, 작은 크기를 갖는 BGA 패키지를 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1 종래의 FBGA 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 BGA 패키지를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 BGA 패키지의 제조 방법을 설명하기 위한 공정별 단면도.

Claims (14)

  1. 쏘잉 라인이 구획되고, 다수의 반도체 칩들로 이루어진 웨이퍼에 쏘잉 공정으로 분리된 반도체 칩들을 포함하여 형성된 BGA 패키지에 있어서,
    상면에 접속 패드가 형성되고 하면에 볼랜드가 구비된 기판;
    상기 기판 상에 플립 칩 본딩된 제1반도체 칩;
    상기 제1반도체 칩보다 큰 크기를 갖도록 상기 쏘잉 라인 일부분이 포함되어 이루어지고, 상기 쏘잉라인을 포함하는 가장자리 부분으로 연장된 재배선이 구비되며, 상기 제1반도체 칩 상에 페이스 다운 타입으로 배치된 제2반도체 칩; 및
    상기 제2반도체 칩 가장자리 부분으로 연장된 재배선 부분과 상기 기판의 접속 패드 간을 연결하는 범프;를
    포함하는 것을 특징으로 하는 BGA 패키지.
  2. 제 1 항에 있어서,
    상기 범프는 적어도 둘 이상이 적층되어 형성된 것을 특징으로 하는 BGA 패키지.
  3. 제 1 항에 있어서,
    상기 제1 및 제2반도체 칩을 덮도록 상기 기판 상에 형성된 봉지부를 더 포함하는 것을 특징으로 하는 BGA 패키지.
  4. 제 1 항에 있어서,
    상기 기판의 하면 볼랜드에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 BGA 패키지.
  5. 제 1 항에 있어서,
    상기 제1반도체 칩은 재배선된 것을 특징으로 하는 BGA 패키지.
  6. 제 1 항에 있어서,
    상기 제2반도체 칩은 상기 제1반도체 칩 상에 접착제 또는 접착 테이프를 매개로 부착된 것을 특징으로 하는 BGA 패키지.
  7. 쏘잉 라인으로 구획된 다수의 제1반도체 칩들로 이루어진 제1웨이퍼에 쏘잉 공정을 수행함과 아울러, 쏘잉 라인으로 구획되고 재배선 공정으로 상기 쏘잉 라인 내로 재배선이 연장 형성된 다수의 제2반도체 칩들로 이루어진 제2웨이퍼에 상기 제2반도체 칩이 상기 제1반도체 칩보다 큰 크기를 갖도록 쏘잉 공정을 수행하는 단계;
    상기 쏘잉 공정으로 분리된 제1반도체 칩을 상면에 다수의 접속 패드를 구비한 기판 상에 플립 칩 본딩시키는 단계;
    상기 기판 상에 부착된 제1반도체 칩의 외측으로 구비된 접속 패드 상에 상 기 제2반도체 칩의 재배선 가장자리 부분과 전기적으로 연결되는 범프를 형성하는 단계; 및
    상기 제2반도체 칩을 상기 제1반도체 칩 상에 페이스 다운 타입으로 부착시킴과 아울러 상기 범프를 매개로 상기 기판 상에 플립 칩 본딩시키는 단계;를
    포함하는 것을 특징으로 하는 BGA 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 범프는 적어도 둘 이상을 적층하여 형성하는 것을 특징으로 하는 BGA 패키지의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제2반도체 칩을 플립 칩 본딩시키는 단계 후, 상기 기판의 상면에 상기 제1 및 제2반도체 칩을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 BGA 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 봉지부를 형성하는 단계 후, 상기 기판의 하면 볼랜드에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 하는 BGA 패키지의 제조 방법.
  11. 제 7 항에 있어서,
    상기 제1반도체 칩은 재배선 형성 공정이 수행된 것을 특징으로 하는 BGA 패키지의 제조 방법.
  12. 제 7 항에 있어서,
    상기 제2반도체 칩은 상기 제1반도체 칩 상에 접착제 또는 접착 테이프를 매개로 부착하는 것을 특징으로 하는 BGA 패키지의 제조 방법.
  13. 제 7 항에 있어서,
    상기 제1 및 제2웨이퍼의 쏘잉 공정은 블레이드(Blade)를 사용하여 수행하는 것을 특징으로 하는 BGA 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제2웨이퍼의 쏘잉 공정은 상기 제2반도체 칩이 상기 제1반도체 칩보다 큰 크기를 갖도록 상기 제1웨이퍼의 쏘잉 공정에 사용된 블레이드보다 얇은 두께의 블레이드를 사용하여 상기 제2웨이퍼의 쏘잉 라인 내에 형성된 부분이 상기 제2반도체 칩에 잔류하도록 수행하는 것을 특징으로 하는 BGA 패키지의 제조 방법.
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