WO2013100709A1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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박윤묵
전병율
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the technical idea of the present invention relates to a semiconductor package, and more particularly, a semiconductor package having a fan-out structure such that a semiconductor chip is embedded by a sealing member and an outer connection member is positioned below the embedded semiconductor chip. It relates to a manufacturing method.
  • a system in package since an input / output terminal is formed in an outer region of a second semiconductor chip stacked on a first semiconductor chip, the first semiconductor chip and the second semiconductor chip There must be a difference in size, and the smaller the difference between the sizes of the first and second semiconductor chips, there is a limit that the number of input and output terminals is limited.
  • SIP system in package
  • An object of the present invention is to provide a semiconductor package having a fan-out structure such that a semiconductor chip is embedded by a sealing member and an outer connection member is positioned under the embedded semiconductor chip.
  • Another object of the present invention is to provide a method of manufacturing the semiconductor package.
  • a semiconductor package including a buried redistribution pattern layer; An upper semiconductor chip positioned above the buried redistribution pattern layer; An upper sealing member sealing the upper semiconductor chip; A lower semiconductor chip positioned below the buried redistribution pattern layer; And a lower sealing member sealing the lower semiconductor chip so that the lower semiconductor chip is not exposed.
  • a conductive post electrically connected to the buried redistribution pattern layer;
  • An outer connecting member electrically connected to the conductive post; It may further include.
  • the lower rear sealing member may further include an outer redistribution pattern layer electrically connecting the conductive post and the outer connecting member.
  • a portion of the outer connection member may be located below the lower semiconductor chip.
  • the upper sealing member and the lower sealing member may be connected to each other to be sealed so as not to expose the buried redistribution pattern layer.
  • the lower sealing member may be connected to the upper sealing member by passing through a portion of the buried redistribution pattern layer.
  • the upper semiconductor chip and the lower semiconductor chip may be electrically connected to each other through the buried redistribution pattern layer.
  • the lower semiconductor chip may include a plurality of lower semiconductor chips.
  • the semiconductor device may further include a plurality of conductive posts electrically connected to the buried redistribution pattern layer, and the conductive posts may be disposed between the lower semiconductor chips.
  • the upper semiconductor chip may include a plurality of upper semiconductor chips.
  • the upper semiconductor chip and the lower semiconductor chip may have the same size.
  • semiconductor chips are mounted on upper and lower sides by using a buried redistribution pattern layer, at least one semiconductor chip is embedded in a sealing member, and an outer redistribution pattern layer is provided on the sealing member.
  • the input / output terminals can be miniaturized without being limited to the size of the semiconductor chip, and a larger number of input / output terminals can be provided.
  • the package can provide a structure that is protected from impact, and the sealing member is filled through the buried redistribution pattern layer, thereby providing improved adhesion of the sealing member.
  • FIG. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
  • FIGS. 2 through 8 are cross-sectional views illustrating semiconductor packages according to example embodiments.
  • 9 to 18 are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 1 according to an embodiment of the present invention according to process steps.
  • FIG. 1 is a cross-sectional view showing a semiconductor package 1 according to an embodiment of the present invention.
  • the semiconductor package 1 includes an upper semiconductor chip 10 and a lower semiconductor chip 40 positioned opposite to each other based on the buried redistribution pattern layer 30 and the buried redistribution pattern layer 30. do.
  • the upper semiconductor chip 10 may be positioned above the buried redistribution pattern layer 30, and the lower semiconductor chip 40 may be positioned below the buried redistribution pattern layer 30.
  • the semiconductor package 1 may include an upper sealing member 20 for sealing the upper semiconductor chip 10 and a lower sealing member 60 for sealing the lower semiconductor chip 40.
  • the semiconductor package 1 includes a conductive post 50 electrically connected to the buried redistribution pattern layer 30, and an outer redistribution pattern layer 70 and an outer connection member 80 electrically connected to the conductive post 50. It may further include.
  • the upper semiconductor chip 10 and the lower semiconductor chip 40 may be homogeneous products or heterogeneous products.
  • the upper semiconductor chip 10 and the lower semiconductor chip 40 may be memory chips or logic chips.
  • Such a memory chip may include, for example, DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. have.
  • Such a logic chip may be a controller for controlling the memory chips.
  • the upper semiconductor chip 10 may be a logic chip including a logic circuit
  • the lower semiconductor chip 40 may be a memory chip or vice versa.
  • the semiconductor package 1 may be a system on chip (SOC) or a system in package (SIP).
  • the upper semiconductor chip 10 and the lower semiconductor chip 40 may have the same size or different sizes.
  • the upper semiconductor chip 10 may include an upper semiconductor chip pad 12.
  • the lower semiconductor chip 40 may include a lower semiconductor chip pad 42, and a bond pad 46 connected to the insulating layer 44 and the lower semiconductor chip pad 42 above the lower semiconductor chip 40. ) May be included.
  • the buried redistribution pattern layer 30 may include a first insulating layer 32, a redistribution pattern 34, and a second insulating layer 36.
  • the redistribution pattern 34 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the redistribution pattern 34 may redistribute the upper semiconductor chip 10 and / or the lower semiconductor chip 40, and may be electrically connected to the outer connection member 80. Therefore, the input / output terminals of the upper semiconductor chip 10 and / or the lower semiconductor chip 40 can be miniaturized, and the number of the input / output terminals can be increased.
  • the semiconductor package 1 may have a fan-out structure.
  • the upper semiconductor chip 10 and the lower semiconductor chip 40 may share the redistribution pattern 34.
  • the upper semiconductor chip 10 and the lower semiconductor chip 40 share the redistribution pattern 34. It can be electrically connected to each other through.
  • the upper semiconductor chip 10 and the lower semiconductor chip 40 may be connected to an electrically separated redistribution pattern 34, and in this case, the upper semiconductor chip 10 and the lower semiconductor chip 40 may be grown.
  • the line patterns 34 may not be electrically connected to each other.
  • the upper side of the redistribution pattern 34 may be covered by the first insulating layer 32, and the lower side of the redistribution pattern 34 may be covered by the second insulating layer 36.
  • An upper portion of the redistribution pattern 34 may be exposed from the first insulating layer 32, and an upper portion of the exposed redistribution pattern 34 may be electrically connected to the upper semiconductor chip 10. That is, the redistribution pattern 34 and the upper semiconductor chip pad 12 of the upper semiconductor chip 10 may be electrically connected.
  • a lower portion of the redistribution pattern 34 may be exposed from the second insulating layer 36, and a lower portion of the exposed redistribution pattern 34 may be electrically connected to the lower semiconductor chip 40.
  • the redistribution pattern 34 may be composed of one layer or multiple layers.
  • the buried redistribution pattern layer 30 may be formed of a prefabricated substrate, and may be bonded to the upper semiconductor chip 10 and the upper sealing member 20 by pressing, bonding, or reflow. It is included in the technical idea.
  • connection member 48 may be positioned on the exposed redistribution pattern 34 of the bond pad 46 and the buried redistribution pattern layer 30, and the redistribution pattern 34 of the buried redistribution pattern layer 30. And the lower semiconductor chip pad 42 of the lower semiconductor chip 40 may be electrically connected. In addition, the lower semiconductor chip 40 and the upper semiconductor chip 10 may be electrically connected to each other through the buried redistribution pattern layer 30 and the connection member 48.
  • the connecting member 48 may include a conductive material, for example, may include a metal.
  • the connection member 48 may be, for example, a solder ball, and may be attached to the bond pad 46 and the buried redistribution pattern layer 30 through a reflow process.
  • the upper sealing member 20 may seal the upper semiconductor chip 10.
  • the upper sealing member 20 may completely cover the upper semiconductor chip 10. Alternatively, a case where the uppermost side of the upper semiconductor chip 10 is exposed from the upper sealing member 20 is also included in the technical idea of the present invention.
  • the upper sealing member 20 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • the conductive post 50 may be electrically connected to the buried redistribution pattern layer 30.
  • the conductive post 50 may be located in an exposed region of the buried redistribution pattern layer 30, and the conductive post 50 may be electrically connected to the buried redistribution pattern layer 30.
  • the conductive post 50 may be located outside the lower semiconductor chip 40.
  • the upper semiconductor chip 10 may extend to a region above the conductive post 50.
  • the height of the conductive posts 50 from the buried redistribution pattern layer 30 may be greater than that of the lower semiconductor chip 40.
  • Conductive post 50 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the conductive post 50 may include a conductive solder or a solder paste including a conductive material.
  • the conductive post 50 may be a through electrode such as through silicon via (TSV).
  • TSV through silicon via
  • the lower sealing member 60 may seal the lower semiconductor chip 40 and the conductive post 50.
  • the lower sealing member 60 may seal the lower semiconductor chip 40 so as not to be exposed.
  • the lower sealing member 60 may seal the buried redistribution pattern layer 30.
  • the lower sealing member 60 may fill a space between the connection members 48 of the lower semiconductor chip 40.
  • the lower sealing member 60 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • the upper sealing member 20 and the lower sealing member 60 may be connected to each other, and may be sealed so that the buried redistribution pattern layer 30 is not exposed. Alternatively, the case where the buried redistribution pattern layer 30 is exposed from the upper sealing member 20 and / or the lower sealing member 60 is also included in the technical idea of the present invention.
  • the upper sealing member 20 and the lower sealing member 60 may include the same material, or may include different materials.
  • the upper sealing member 20 and the lower sealing member 60 may constitute a one-body structure.
  • the lower semiconductor chip 40 Since the height of the conductive posts 50 from the buried redistribution pattern layer 30 may be larger than that of the lower semiconductor chip 40, the lower semiconductor chip 40 is buried so as not to be exposed by the lower sealing member 60. Can be.
  • the outer redistribution pattern layer 70 may be located under the lower sealing member 60 and may be electrically connected to the conductive posts 50.
  • the outer redistribution pattern layer 70 may electrically connect the conductive post 50 and the outer connection member 80.
  • the semiconductor package 1 since the upper semiconductor chip 10 and / or the lower semiconductor chip 40 are connected to the outer redistribution pattern layer 70, the semiconductor package 1 may have a fan-out structure.
  • the outer redistribution pattern layer 70 may include a third insulating layer 72, an outer redistribution pattern 74, a fourth insulating layer 76, and an outer bond pad 78.
  • the outer redistribution pattern 74 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the upper side of the outer redistribution pattern 74 may be covered by the third insulating layer 72, and the lower side of the outer redistribution pattern 74 may be covered by the fourth insulating layer 76.
  • the upper portion of the outer redistribution pattern 74 may be exposed from the third insulating layer 72, and the upper portion of the exposed outer redistribution pattern 74 may be electrically connected to the conductive post 50. That is, the outer redistribution pattern 74 and the buried redistribution pattern layer 30 may be electrically connected to each other.
  • a lower portion of the outer redistribution pattern 74 may be exposed from the fourth insulating layer 76, and a lower portion of the exposed outer redistribution pattern 74 may be electrically connected to the outer connecting member 80.
  • An outer bond pad 78 may be further formed on the exposed outer redistribution pattern 74.
  • the outer redistribution pattern layer 70 may be made of a pre-fabricated substrate, and in the case where the outer redistribution pattern layer 70 is adhered to the conductive post 50 and the lower sealing member 60 by compression, adhesion, reflow, or the like, It is included in the thought.
  • the outer connecting member 80 is positioned to be electrically connected to the outer redistribution pattern layer 70.
  • the outer connecting member 80 may be attached to the exposed outer redistribution pattern 74 or attached to the outer bond pad 78.
  • the outer connecting member 80 may include a conductive material, for example, may include a metal.
  • the outer connection member 80 may be a solder ball.
  • the outer redistribution pattern layer 70 may provide redistribution, and thus, a portion of the outer connection member 80 may be positioned under the lower semiconductor chip 40. Accordingly, the outer connecting member 80 can be disposed over a relatively large area, and as a result, the input / output terminals of the upper semiconductor chip 10 and / or the lower semiconductor chip 40 can be made fine, and the input / output terminals can be made smaller. You can increase the number of.
  • semiconductor packages 2, 3, 4, 5, 6, 7 and 8 illustrate semiconductor packages 2, 3, 4, 5, 6, 7 and 8 according to an embodiment of the present invention.
  • the semiconductor packages 2, 3, 4, 5, 6, 7, and 8 according to the exemplary embodiments may be modified in some configurations in the semiconductor package of the above-described embodiment, and thus, redundant descriptions thereof will be omitted.
  • the upper sealing member 20 and the lower sealing member 60 are connected to each other to seal the buried redistribution pattern layer 30a without being exposed.
  • the lower sealing member 60 may be further connected to the upper sealing member 20 through a portion of the buried redistribution pattern layer 30a, and thus, the upper sealing member 20 and the lower sealing member 60 may be separated. The adhesion can be further increased.
  • the semiconductor package 3 may include a plurality of lower semiconductor chips 40a.
  • the lower semiconductor chips 40a may be electrically connected to the buried redistribution pattern layer 30 similarly to the lower semiconductor chip 40 of FIG. 1.
  • the conductive post 50a may be positioned between the lower semiconductor chips 40a, and the conductive post 50a may be electrically connected to the buried redistribution pattern layer 30.
  • the semiconductor package 4 may include a plurality of lower semiconductor chips 40a.
  • the lower semiconductor chips 40a may be electrically connected to the buried redistribution pattern layer 30 similarly to the lower semiconductor chip 40 of FIG. 1.
  • the conductive post 50a may be positioned between the lower semiconductor chips 40a, and the conductive post 50a may be electrically connected to the buried redistribution pattern layer 30.
  • the semiconductor package 4 may be sealed without exposing the buried redistribution pattern layer 30a by connecting the upper sealing member 20 and the lower sealing member 60 to each other.
  • the lower sealing member 60 may be further connected to the upper sealing member 20 through a portion of the buried redistribution pattern layer 30a, and thus, the upper sealing member 20 and the lower sealing member 60 may be separated. The adhesion can be further increased.
  • the semiconductor package 5 may include a plurality of upper semiconductor chips 10a.
  • the plurality of upper semiconductor chips 10a may be electrically connected to the buried redistribution pattern layer 30 similarly to the upper semiconductor chip 10 of FIG. 1.
  • the semiconductor package 6 may include a plurality of upper semiconductor chips 10a.
  • the plurality of upper semiconductor chips 10a may be electrically connected to the buried redistribution pattern layer 30 similarly to the upper semiconductor chip 10 of FIG. 1.
  • the semiconductor package 6 may be sealed without exposing the buried redistribution pattern layer 30a by connecting the upper sealing member 20 and the lower sealing member 60 to each other.
  • the lower sealing member 60 may be further connected to the upper sealing member 20 through a portion of the buried redistribution pattern layer 30a, and thus, the upper sealing member 20 and the lower sealing member 60 may be separated. The adhesion can be further increased.
  • the semiconductor package 7 may include a plurality of upper semiconductor chips 10a and a plurality of lower semiconductor chips 40a.
  • the plurality of upper semiconductor chips 10a may be electrically connected to the buried redistribution pattern layer 30 similarly to the upper semiconductor chip 10 of FIG. 1.
  • the lower semiconductor chips 40a may be electrically connected to the buried redistribution pattern layer 30 similarly to the lower semiconductor chip 40 of FIG. 1.
  • the conductive post 50a may be positioned between the lower semiconductor chips 40a, and the conductive post 50a may be electrically connected to the buried redistribution pattern layer 30.
  • the semiconductor package 8 may include a plurality of upper semiconductor chips 10a and a plurality of lower semiconductor chips 40a.
  • the plurality of upper semiconductor chips 10a may be electrically connected to the buried redistribution pattern layer 30 similarly to the upper semiconductor chip 10 of FIG. 1.
  • the lower semiconductor chips 40a may be electrically connected to the buried redistribution pattern layer 30 similarly to the lower semiconductor chip 40 of FIG. 1.
  • the conductive post 50a may be positioned between the lower semiconductor chips 40a, and the conductive post 50a may be electrically connected to the buried redistribution pattern layer 30.
  • the semiconductor package 8 may be sealed without exposing the buried redistribution pattern layer 30a by connecting the upper sealing member 20 and the lower sealing member 60 to each other.
  • the lower sealing member 60 may be further connected to the upper sealing member 20 through a portion of the buried redistribution pattern layer 30a, and thus, the upper sealing member 20 and the lower sealing member 60 may be separated. The adhesion can be further increased.
  • 9 to 18 are cross-sectional views illustrating a manufacturing method of manufacturing the semiconductor package 1 of FIG. 1 according to an embodiment of the present invention according to the process steps.
  • the upper semiconductor chip 10 is attached onto the first carrier substrate 14 using the adhesive member 16.
  • the adhesive member 16 may be a liquid adhesive or an adhesive tape.
  • the upper semiconductor chip pad 12 of the upper semiconductor chip 10 may face downward and may contact the adhesive member 16.
  • the first carrier substrate 14 may include silicon, glass, ceramic, plastic, or polymer.
  • an upper sealing member 20 for sealing the upper semiconductor chip 10 is formed.
  • the upper sealing member 20 may completely cover the upper semiconductor chip 10.
  • the upper sealing member 20 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • the second carrier substrate 18 is attached to the upper sealing member 20 using the adhesive member 17.
  • the adhesive member 17 may be a liquid adhesive or an adhesive tape.
  • the second carrier substrate 18 may include silicon, glass, ceramic, plastic, or polymer.
  • the first carrier substrate 14 is removed to expose the upper semiconductor chip 10. As a result, the upper semiconductor chip pad 12 is exposed.
  • the buried redistribution pattern layer 30 is formed on the exposed upper semiconductor chip 10 and the upper sealing member 20.
  • the buried redistribution pattern layer 30 may be composed of a first insulating layer 32, a redistribution pattern 34, and a second insulating layer 36.
  • the first insulating layer 32 is formed on the upper semiconductor chip 10, and a portion of the first insulating layer 32 is removed to expose the upper semiconductor chip pad 12.
  • a redistribution pattern 34 is formed to be electrically connected to the exposed upper semiconductor chip pad 12 and to extend above the first insulating layer 32.
  • the redistribution pattern 34 may be formed using various methods such as deposition, plating, and the like.
  • a second insulating layer 36 is formed on the redistribution pattern 34, and a part of the second insulating layer 36 is removed to expose a part of the redistribution pattern 34.
  • the exposed redistribution pattern 34 may be attached with a conductive post 50 (see FIG. 13), a connecting member 48 (see FIG. 14), or the like in a subsequent process.
  • the buried redistribution pattern layer 30 may be formed of a prefabricated substrate, and may be bonded to the upper semiconductor chip 10 and the upper sealing member 20 by pressing, bonding, or reflow. It is included in the technical idea.
  • a conductive post 50 electrically connected to the buried redistribution pattern layer 30 is formed.
  • the conductive post 50 may be located in an exposed region of the buried redistribution pattern layer 30, and the conductive post 50 may be electrically connected to the buried redistribution pattern layer 30.
  • Conductive post 50 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the conductive post 50 may include a conductive solder or a solder paste including a conductive material.
  • the opening is filled with a conductive material and the mask By removing the layer, the conductive post 50 can be formed.
  • the mask layer may, for example, comprise a photoresist.
  • the lower semiconductor chip 40 is attached to the lower side of the buried redistribution pattern layer 30 at a position opposite to the upper semiconductor chip 10.
  • the lower semiconductor chip 40 may include an insulating layer 44 exposing the lower semiconductor chip pad 42, and may include a bond pad 46 on the lower semiconductor chip pad 42.
  • the connection member 48 is positioned on the exposed redistribution pattern 34 of the bond pad 46 and the buried redistribution pattern layer 30.
  • the connection member 48 may electrically connect the lower semiconductor chip 40 and the buried redistribution pattern layer 30.
  • the lower semiconductor chip 40 and the upper semiconductor chip 10 may be electrically connected to each other through the buried redistribution pattern layer 30 and the connection member 48.
  • the connecting member 48 may include a conductive material, for example, may include a metal.
  • the connection member 48 may be, for example, a solder ball, and may be attached to the bond pad 46 and the buried redistribution pattern layer 30 through a reflow process.
  • the height of the conductive posts 50 from the buried redistribution pattern layer 30 may be greater than that of the lower semiconductor chip 40.
  • a lower sealing member 60 is formed to seal the lower semiconductor chip 40 and the conductive post 50.
  • the lower sealing member 60 may seal the lower semiconductor chip 40 so as not to be exposed.
  • the lower sealing member 60 may seal the buried redistribution pattern layer 30.
  • the lower sealing member 60 may fill a space between the connection members 48 of the lower semiconductor chip 40.
  • the lower sealing member 60 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • the upper sealing member 20 and the lower sealing member 60 may be connected to each other, and may be sealed so that the buried redistribution pattern layer 30 is not exposed. Alternatively, the case where the buried redistribution pattern layer 30 is exposed from the upper sealing member 20 and / or the lower sealing member 60 is also included in the technical idea of the present invention.
  • the upper sealing member 20 and the lower sealing member 60 may include the same material, or may include different materials.
  • the upper sealing member 20 and the lower sealing member 60 may constitute a one-body structure.
  • the lower sealing member 60 may be a through electrode such as through silicon via (TSV) instead of the conductive post 50. That is, in FIG. 12, the lower sealing member 60 is first formed on the buried redistribution pattern layer 30, and a part of the lower sealing member 60 is removed to re-wire the redistribution pattern layer 30. After forming the opening exposing 34, a conductive material may be filled in the opening to form the conductive post 50.
  • TSV through silicon via
  • the lower sealing member 60 may be planarized using polishing, etch back, or mechanical chemical polishing (CMP), thereby exposing the conductive posts 50.
  • CMP mechanical chemical polishing
  • an outer redistribution pattern layer 70 electrically connected to the conductive posts 50 is formed below the lower sealing member 60.
  • the outer redistribution pattern layer 70 may include a third insulating layer 72, an outer redistribution pattern 74, a fourth insulating layer 76, and an outer bond pad 78.
  • the third insulating layer 72 is formed on the lower sealing member 60, and a part of the third insulating layer 72 is removed to expose the conductive post 50.
  • an outer redistribution pattern 74 is formed to be electrically connected to the exposed conductive posts 50 and extend above the third insulating layer 72.
  • the outer redistribution pattern 74 may be formed using various methods such as deposition, plating, and the like.
  • a fourth insulating layer 76 is formed on the outer redistribution pattern 74, and a portion of the fourth insulating layer 76 is removed to expose a portion of the outer redistribution pattern 74.
  • the exposed outer redistribution pattern 74 may be attached to the outer connecting member 80 (see FIG. 18) and the like in a subsequent process.
  • an outer bond pad 78 may be further formed on the exposed outer redistribution pattern 74.
  • the outer redistribution pattern layer 70 may be made of a pre-fabricated substrate, and in the case where the outer redistribution pattern layer 70 is adhered to the conductive post 50 and the lower sealing member 60 by compression, adhesion, reflow, or the like, It is included in the thought.
  • an outer connection member 80 electrically connected to the outer redistribution pattern layer 70 is attached.
  • the outer connecting member 80 may be attached to the exposed outer redistribution pattern 74 or attached to the outer bond pad 78.
  • the outer connecting member 80 may include a conductive material, for example, may include a metal.
  • the outer connection member 80 may be a solder ball.
  • the second carrier substrate 18 is removed to complete the semiconductor package 1 of FIG. 1.

Abstract

본 발명은, 반도체 칩들에 밀봉 부재에 의하여 반도체 칩이 매립되고, 상기 매립된 반도체 칩의 하측에 외측 연결 부재가 위치하도록 팬 아웃 구조를 가지는 반도체 패키지를 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 매립 재배선 패턴층; 상기 매립 재배선 패턴층의 상측에 위치한 상측 반도체 칩; 상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재; 상기 매립 재배선 패턴층의 하측에 위치한 하측 반도체 칩; 및 상기 하측 반도체 칩이 노출되지 않도록 밀봉하는 하측 밀봉 부재;를 포함한다.

Description

반도체 패키지 및 그 제조 방법
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 밀봉 부재에 의하여 반도체 칩이 매립되고, 상기 매립된 반도체 칩의 하측에 외측 연결 부재가 위치하도록 팬 아웃 구조를 가지는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 반도체 패키지를 도입하고 있다.
종래의 적층형 반도체 패키지, 예를 들어 SIP (system in package)는 제1 반도체 칩 상에 적층된 제2 반도체 칩의 외측 영역에 입출력 단자가 형성되므로, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 크기의 차이가 반드시 있어야 하고, 상기 제1 및 제2 반도체 칩의 크기의 차이가 적어질수록 입출력 단자의 갯수가 제한되는 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 밀봉 부재에 의하여 반도체 칩이 매립되고, 상기 매립된 반도체 칩의 하측에 외측 연결 부재가 위치하도록 팬 아웃 구조를 가지는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 매립 재배선 패턴층; 상기 매립 재배선 패턴층의 상측에 위치한 상측 반도체 칩; 상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재; 상기 매립 재배선 패턴층의 하측에 위치한 하측 반도체 칩; 및 상기 하측 반도체 칩이 노출되지 않도록 밀봉하는 하측 밀봉 부재;를 포함할 수 있다.
상기 매립 재배선 패턴층에 전기적으로 연결된 도전성 포스트; 및 상기 도전성 포스트에 전기적으로 연결된 외측 연결 부재; 을 더 포함할 수 있다.
상기 하측 밀봉 부재의 하측에 위치하고, 상기 도전성 포스트와 상기 외측 연결 부재를 전기적으로 연결하는 외측 재배선 패턴층을 더 포함할 수 있다.
상기 외측 연결 부재의 일부는 상기 하측 반도체 칩의 하측에 위치할 수 있다.
상기 상측 밀봉 부재 및 상기 하측 밀봉 부재는 서로 연결되어 상기 매립 재배선 패턴층을 노출하지 않도록 밀봉할 수 있다.
상기 하측 밀봉 부재는 상기 매립 재배선 패턴층의 일부를 관통하여 상기 상측 밀봉 부재와 연결될 수 있다.
상기 상측 반도체 칩과 상기 하측 반도체 칩은 상기 매립 재배선 패턴층을 통하여 서로 전기적으로 연결될 수 있다.
상기 하측 반도체 칩은 복수의 하측 반도체 칩들을 포함할 수 있다.
상기 매립 재배선 패턴층에 전기적으로 연결되고 상기 밀봉 부재에 매립된 복수의 도전성 포스트들을 더 포함하고, 상기 도전성 포스트들의 일부는 상기 복수의 하측 반도체 칩들 사이에 위치할 수 있다.
상기 상측 반도체 칩은 복수의 상측 반도체 칩들을 포함할 수 있다.
상기 상측 반도체 칩과 상기 하측 반도체 칩은 동일한 크기를 가질 수 있다.
본 발명의 다른 측면에 따르면, 제1 캐리어 기판 상에 상측 반도체 칩을 부착하는 단계; 상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재를 형성하는 단계; 상기 상측 밀봉 부재 상에 제2 캐리어 기판을 부착하는 단계; 상기 제1 캐리어 기판을 제거하여 상기 상측 반도체 칩을 노출하는 단계; 상기 노출된 상측 반도체 칩 및 상기 상측 밀봉 부재 상에 매립 재배선 패턴층을 형성하는 단계; 상기 매립 재배선 패턴층과 전기적으로 연결되는 도전성 포스트를 형성하는 단계; 상기 매립 재배선 패턴층의 하측에 상기 상측 반도체 칩과 반대 위치로 하측 반도체 칩을 부착하는 단계; 상기 하측 반도체 칩 및 상기 도전성 포스트를 밀봉하는 하측 밀봉 부재를 형성하는 단계; 상기 하측 밀봉 부재를 평탄화하여 상기 도전성 포스트를 노출하는 단계; 상기 하측 밀봉 부재 상에 상기 도전성 포스트와 전기적으로 연결된 외측 재배선 패턴층을 형성하는 단계; 및 상기 외측 재배선 패턴층에 전기적으로 연결되도록 외측 연결 부재를 부착하는 단계;를 포함하는 반도체 패키지의 제조 방법을 제공할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 매립 재배선 패턴층을 이용하여 상하측에 반도체 칩들을 실장하고, 적어도 하나의 반도체 칩을 밀봉 부재 내에 매립하고, 상기 밀봉 부재에 외측 재배선 패턴층을 형성함으로써, 반도체 칩의 크기에 제한되지 않고 입출력 단자들을 미세화할 수 있고, 또한 더 많은 수의 입출력 단자들을 제공할 수 있다.
반도체 패키지의 후면과 옆면이 밀봉 부재에 의하여 완전히 감싸지므로 패키지가 충격으로부터 보호되는 구조를 제공할 수 있고, 매립 재배선 패턴층을 관통하여 밀봉 부재가 충전되므로 밀봉 부재의 접착력 향상을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 9 내지 도 18은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략
적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 매립 재배선 패턴층(30)과 매립 재배선 패턴층(30)을 기준으로 서로 반대로 위치한 상측 반도체 칩(10)과 하측 반도체 칩(40)을 포함한다. 예를 들어, 상측 반도체 칩(10)은 매립 재배선 패턴층(30)의 상측에 위치할 수 있고, 하측 반도체 칩(40)은 매립 재배선 패턴층(30)의 하측에 위치할 수 있다. 반도체 패키지(1)는 상측 반도체 칩(10)을 밀봉하는 상측 밀봉부재(20) 및 하측 반도체 칩(40)을 밀봉하는 하측 밀봉 부재(60)를 포함할 수 있다. 또한, 반도체 패키지(1)는 매립 재배선 패턴층(30)에 전기적으로 연결된 도전성 포스트(50) 및 도전성 포스트(50)에 전기적으로 연결된 외측 재배선 패턴층(70)와 외측 연결 부재(80)를 더 포함할 수 있다.
상측 반도체 칩(10)과 하측 반도체 칩(40)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 상측 반도체 칩(10)과 하측 반도체 칩(40)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 예를 들어, 상측 반도체 칩(10)은 로직회로를 포함하는 로직칩일 수 있고, 하측 반도체 칩(40)은 메모리칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.
상측 반도체 칩(10)과 하측 반도체 칩(40)은 동일한 크기를 가지거나 또는 다른 크기를 가질 수 있다.
상측 반도체 칩(10)은 상측 반도체 칩 패드(12)를 포함할 수 있다. 하측 반도체 칩(40)은 하측 반도체 칩 패드(42)를 포함할 수 있고, 또한, 하측 반도체 칩(40)의 상측에 절연층(44)과 하측 반도체 칩 패드(42)에 연결된 본드 패드(46)를 포함할 수 있다.
매립 재배선 패턴층(30)은 제1 절연층(32), 재배선 패턴(34), 및 제2 절연층(36)을 포함할 수 있다. 재배선 패턴(34)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 재배선 패턴(34)은 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)을 재배선할 수 있고, 외측 연결 부재(80)에 전기적으로 연결될 수 있다. 따라서, 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)이 매립 재배선 패턴층(30)에 연결됨으로써, 반도체 패키지(1)는 팬-아웃 구조를 가질 수 있다. 상측 반도체 칩(10)과 하측 반도체 칩(40)은 재배선 패턴(34)을 공유할 수 있고, 이러한 경우에는 상측 반도체 칩(10)과 하측 반도체 칩(40)이 재배선 패턴(34)을 통하여 서로 전기적으로 연결될 수 있다. 또한, 상측 반도체 칩(10)과 하측 반도체 칩(40)은 전기적으로 분리된 재배선 패턴(34)에 각각 연결될 수 있고, 이러한 경우에는 상측 반도체 칩(10)과 하측 반도체 칩(40)이 재배선 패턴(34)을 통하여 서로 전기적으로 연결되지 않을 수 있다.
재배선 패턴(34)의 상측은 제1 절연층(32)에 의하여 덮일 수 있고, 재배선 패턴(34)의 하측은 제2 절연층(36)에 의하여 덮일 수 있다. 재배선 패턴(34)의 상측 일부는 제1 절연층(32)으로부터 노출될 수 있고, 노출된 재배선 패턴(34)의 상측 일부는 상측 반도체 칩(10)과 전기적으로 연결될 수 있다. 즉, 재배선 패턴(34)과 상측 반도체 칩(10)의 상측 반도체 칩 패드(12)는 전기적으로 연결될 수 있다. 또한, 재배선 패턴(34)의 하측 일부는 제2 절연층(36)으로부터 노출될 수 있고, 노출된 재배선 패턴(34)의 하측 일부는 하측 반도체 칩(40)과 전기적으로 연결될 수 있다. 재배선 패턴(34)은 하나의 층으로 구성되거나 또는 다층으로 구성될 수 있다.
또한, 매립 재배선 패턴층(30)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 상측 반도체 칩(10) 및 상측 밀봉 부재(20)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
연결 부재(48)는 본드 패드(46)와 매립 재배선 패턴층(30)의 노출된 재배선 패턴(34)에 위치할 수 있고, 매립 재배선 패턴층(30)의 재배선 패턴(34)과 하측 반도체 칩(40)의 하측 반도체 칩 패드(42)를 전기적으로 연결할 수 있다. 또한, 하측 반도체 칩(40)과 상측 반도체 칩(10)은 매립 재배선 패턴층(30)과 연결 부재(48)를 통하여 서로 전기적으로 연결될 수 있다. 연결 부재(48)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 연결 부재(48)는 예를 들어 솔더볼일 수 있고, 리플로우 공정을 통하여 본드 패드(46) 및 매립 재배선 패턴층(30)에 부착될 수 있다.
상측 밀봉 부재(20)는 상측 반도체 칩(10)을 밀봉할 수 있다. 상측 밀봉 부재(20)는 상측 반도체 칩(10)을 완전히 덮을 수 있다. 대안적으로, 상측 반도체 칩(10)의 최상측은 상측 밀봉 부재(20)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 상측 밀봉 부재(20)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도전성 포스트(50)는 매립 재배선 패턴층(30)과 전기적으로 연결될 수 있다. 도전성 포스트(50)는 매립 재배선 패턴층(30)의 노출된 영역에 위치할 수 있고, 도전성 포스트(50)는 매립 재배선 패턴층(30)과 전기적으로 연결될 수 있다. 도전성 포스트(50)는 하측 반도체 칩(40)의 외측에 위치할 수 있다. 또한, 도전성 포스트(50)의 상측의 영역으로 상측 반도체 칩(10)이 연장될 수 있다. 매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이는 하측 반도체 칩(40)의 높이에 비하여 클 수 있다. 도전성 포스트(50)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(50)는 도전성 솔더(solder) 또는 도전성 물질을 포함하는 솔더 페이스트(solder paste)를 포함할 수 있다. 또한, 도전성 포스트(50)는 TSV(through silicon via)와 같은 관통 전극일 수 있다.
하측 밀봉 부재(60)는 하측 반도체 칩(40) 및 도전성 포스트(50)를 밀봉할 수 있다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)이 노출되지 않도록 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30)을 밀봉할 수 있다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)의 연결 부재(48) 사이의 공간을 충전할 수 있다. 하측 밀봉 부재(60)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 서로 연결될 수 있고, 매립 재배선 패턴층(30)이 노출되지 않도록 밀봉할 수 있다. 대안적으로, 상측 밀봉 부재(20) 및/또는 하측 밀봉 부재(60)로부터 매립 재배선 패턴층(30)이 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 동일한 물질을 포함할 수 있고, 또는 서로 다른 물질을 포함할 수 있다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 일체형 구조체(one-body structure)를 구성할 수 있다.
매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이가 하측 반도체 칩(40)의 높이에 비하여 클 수 있으므로, 하측 반도체 칩(40)은 하측 밀봉 부재(60)에 의하여 노출되지 않도록 매립될 수 있다.
외측 재배선 패턴층(70)은 하측 밀봉 부재(60)의 하측에 위치할 수 있고, 도전성 포스트(50)와 전기적으로 연결될 수 있다. 외측 재배선 패턴층(70)은 도전성 포스트(50)와 외측 연결 부재(80)를 전기적으로 연결될 수 있다. 또한, 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)이 외측 재배선 패턴층(70)에 연결됨으로써, 반도체 패키지(1)는 팬-아웃 구조를 가질 수 있다.
외측 재배선 패턴층(70)은 제3 절연층(72), 외측 재배선 패턴(74), 제4 절연층(76), 및 외측 본드 패드(78)를 포함할 수 있다. 외측 재배선 패턴(74)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 외측 재배선 패턴(74)의 상측은 제3 절연층(72)에 의하여 덮일 수 있고, 외측 재배선 패턴(74)의 하측은 제4 절연층(76)에 의하여 덮일 수 있다. 외측 재배선 패턴(74)의 상측 일부는 제3 절연층(72)로부터 노출될 수 있고, 노출된 외측 재배선 패턴(74)의 상측 일부는 도전성 포스트(50)와 전기적으로 연결될 수 있다. 즉, 외측 재배선 패턴(74)과 매립 재배선 패턴층(30)은 전기적으로 연결될 수 있다. 또한, 외측 재배선 패턴(74)의 하측 일부는 제4 절연층(76)으로부터 노출될 수 있고, 노출된 외측 재배선 패턴(74)의 하측 일부는 외측 연결 부재(80)와 전기적으로 연결될 수 있다. 노출된 외측 재배선 패턴(74)에 외측 본드 패드(78)가 더 형성될 수 있다. 또한, 외측 재배선 패턴층(70)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 도전성 포스트(50) 및 하측 밀봉 부재(60)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
외측 연결 부재(80)는 외측 재배선 패턴층(70)에 전기적으로 연결되도록 위치한다. 외측 연결 부재(80)는 노출된 외측 재배선 패턴(74)에 부착되거나 또는 외측 본드 패드(78)에 부착될 수 있다. 외측 연결 부재(80)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외측 연결 부재(80)는 솔더볼일 수 있다.
외측 재배선 패턴층(70)은 재배선을 제공할 수 있고, 이에 따라 외측 연결 부재(80)의 일부는 하측 반도체 칩(40)의 하측에 위치할 수 있다. 따라서, 상대적으로 넓은 면적에 걸쳐서 외측 연결 부재(80)를 배치할 수 있고, 결과적으로 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들(2,3,4,5,6,7,8)을 도시한다. 본 실시예들에 따른 반도체 패키지들(2,3,4,5,6,7,8)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 2를 참조하면, 반도체 패키지(2)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉한다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 3을 참조하면, 반도체 패키지(3)는 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다.
도 4를 참조하면, 반도체 패키지(4)는 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 또한, 반도체 패키지(4)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 5를 참조하면, 반도체 패키지(5)는 복수의 상측 반도체 칩들(10a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다.
도 6을 참조하면, 반도체 패키지(6)는 복수의 상측 반도체 칩들(10a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 또한, 반도체 패키지(6)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 7을 참조하면, 반도체 패키지(7)는 복수의 상측 반도체 칩들(10a) 및 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다.
도 8을 참조하면, 반도체 패키지(8)는 복수의 상측 반도체 칩들(10a) 및 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 또한, 반도체 패키지(8)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 9 내지 도 18은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 9를 참조하면, 상측 반도체 칩(10)을 접착부재(16)를 이용하여 제1 캐리어 기판(14) 상에 부착한다. 접착부재(16)는 액상 접착제 또는 접착 테이프일 수 있다. 상측 반도체 칩(10)의 상측 반도체 칩 패드(12)는 하측을 향할 수 있고, 접착부재(16)와 접촉할 수 있다. 제1 캐리어 기판(14)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.
도 10을 참조하면, 상측 반도체 칩(10)을 밀봉하는 상측 밀봉 부재(20)를 형성한다. 상측 밀봉 부재(20)는 상측 반도체 칩(10)을 완전히 덮을 수 있다. 상측 밀봉 부재(20)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 11을 참조하면, 상측 밀봉 부재(20) 상에 접착부재(17)를 이용하여 제2 캐리어 기판(18)을 부착한다. 접착부재(17)는 액상 접착제 또는 접착 테이프일 수 있다. 제2 캐리어 기판(18)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 이어서, 제1 캐리어 기판(14)을 제거하여 상기 상측 반도체 칩(10)을 노출한다. 이에 따라, 상측 반도체 칩 패드(12)가 노출된다.
도 12를 참조하면, 노출된 상측 반도체 칩(10) 및 상측 밀봉 부재(20) 상에 매립 재배선 패턴층(30)을 형성한다. 매립 재배선 패턴층(30)은 제1 절연층(32), 재배선 패턴(34), 및 제2 절연층(36)으로 구성될 수 있다. 예를 들어, 상측 반도체 칩(10) 상에 제1 절연층(32)을 형성하고, 제1 절연층(32)의 일부를 제거하여 상측 반도체 칩 패드(12)를 노출한다. 이어서, 노출된 상측 반도체 칩 패드(12)와 전기적으로 연결되고 제1 절연층(32)의 상측으로 연장되는 재배선 패턴(34)을 형성한다. 재배선 패턴(34)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 재배선 패턴(34) 상에 제2 절연층(36)을 형성하고, 재배선 패턴(34)의 일부가 노출되도록 제2 절연층(36)의 일부를 제거한다. 노출된 재배선 패턴(34)에는 후속의 공정에서 도전성 포스트(50, 도 13 참조) 또는 연결 부재(48, 도 14 참조) 등이 부착될 수 있다.
또한, 매립 재배선 패턴층(30)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 상측 반도체 칩(10) 및 상측 밀봉 부재(20)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 13을 참조하면, 매립 재배선 패턴층(30)과 전기적으로 연결되는 도전성 포스트(50)를 형성한다. 도전성 포스트(50)는 매립 재배선 패턴층(30)의 노출된 영역에 위치할 수 있고, 도전성 포스트(50)는 매립 재배선 패턴층(30)과 전기적으로 연결될 수 있다. 도전성 포스트(50)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(50)는 도전성 솔더(solder) 또는 도전성 물질을 포함하는 솔더 페이스트(solder paste)를 포함할 수 있다. 도시되지는 않았지만. 매립 재배선 패턴층(30) 상에 마스크 층을 형성하고, 매립 재배선 패턴층(30)의 일부를 노출하는 개구부를 상기 마스크 층에 형성한 후에, 상기 개구부를 도전물로 충전하고, 상기 마스크 층을 제거함에 의하여, 도전성 포스트(50)를 형성할 수 있다. 상기 마스크 층은, 예를 들어 포토레지스트를 포함할 수 있다.
도 14를 참조하면, 매립 재배선 패턴층(30)의 하측에 상측 반도체 칩(10)과 반대 위치로 하측 반도체 칩(40)을 부착한다. 하측 반도체 칩(40)은 하측 반도체 칩 패드(42)를 노출하는 절연층(44)을 포함할 수 있고, 하측 반도체 칩 패드(42)상에는 본드 패드(46)를 포함할 수 있다. 본드 패드(46)와 매립 재배선 패턴층(30)의 노출된 재배선 패턴(34)에 연결 부재(48)가 위치한다. 연결 부재(48)는 하측 반도체 칩(40)과 매립 재배선 패턴층(30)을 전기적으로 연결할 수 있다. 또한, 하측 반도체 칩(40)과 상측 반도체 칩(10)은 매립 재배선 패턴층(30)과 연결 부재(48)를 통하여 서로 전기적으로 연결될 수 있다. 연결 부재(48)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 연결 부재(48)는 예를 들어 솔더볼일 수 있고, 리플로우 공정을 통하여 본드 패드(46) 및 매립 재배선 패턴층(30)에 부착될 수 있다. 매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이는 하측 반도체 칩(40)의 높이에 비하여 클 수 있다.
대안적으로, 도 13에 도시된 공정과 도 14에 도시된 공정은 순서를 바꾸어서 구현하는 것도 가능하다.
도 15를 참조하면, 하측 반도체 칩(40) 및 도전성 포스트(50)를 밀봉하는 하측 밀봉 부재(60)를 형성한다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)을 노출되지 않도록 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30)을 밀봉할 수 있다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)의 연결 부재(48) 사이의 공간을 충전할 수 있다. 하측 밀봉 부재(60)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 서로 연결될 수 있고, 매립 재배선 패턴층(30)이 노출되지 않도록 밀봉할 수 있다. 대안적으로, 상측 밀봉 부재(20) 및/또는 하측 밀봉 부재(60)로부터 매립 재배선 패턴층(30)이 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 동일한 물질을 포함할 수 있고, 또는 서로 다른 물질을 포함할 수 있다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 일체형 구조체(one-body structure)를 구성할 수 있다.
대안적으로, 도전성 포스트(50)를 대신하여 TSV(through silicon via)와 같은 관통 전극일 수 있다. 즉, 도 12에서 매립 재배선 패턴층(30) 상에 하측 밀봉 부재(60)를 먼저 형성하고, 하측 밀봉 부재(60)의 일부를 제거하여 매립 재배선 패턴층(30)의 재배선 패턴(34)를 노출하는 개구부를 형성한 후에, 상기 개구부에 도전물을 충전하여 도전성 포스트(50)를 형성할 수 있다.
도 16을 참조하면, 하측 밀봉 부재(60)를 연마, 에치백 또는 기계적 화학적 연마(mechanical chemical polishing, CMP)를 이용하여 평탄화할 수 있고, 이에 따라 도전성 포스트(50)를 노출할 수 있다. 상술한 바와 같이, 매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이가 하측 반도체 칩(40)의 높이에 비하여 클 수 있으므로, 하측 반도체 칩(40)은 하측 밀봉 부재(60)에 의하여 노출되지 않도록 매립될 수 있다.
도 17을 참조하면, 하측 밀봉 부재(60)의 하측에 도전성 포스트(50)와 전기적으로 연결된 외측 재배선 패턴층(70)을 형성한다. 외측 재배선 패턴층(70)은 제3 절연층(72), 외측 재배선 패턴(74), 제4 절연층(76), 및 외측 본드 패드(78)를 포함할 수 있다. 예를 들어, 하측 밀봉 부재(60) 상에 제3 절연층(72)을 형성하고, 제3 절연층(72)의 일부를 제거하여 도전성 포스트(50)를 노출한다. 이어서, 노출된 도전성 포스트(50)와 전기적으로 연결되고 제3 절연층(72)의 상측으로 연장되는 외측 재배선 패턴(74)을 형성한다. 외측 재배선 패턴(74)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 외측 재배선 패턴(74) 상에 제4 절연층(76)을 형성하고, 외측 재배선 패턴(74)의 일부가 노출되도록 제4 절연층(76)의 일부를 제거한다. 노출된 외측 재배선 패턴(74)에는 후속의 공정에서 외측 연결 부재(80, 도 18 참조) 등이 부착될 수 있다. 선택적으로, 노출된 외측 재배선 패턴(74)에 외측 본드 패드(78)가 더 형성될 수 있다.
또한, 외측 재배선 패턴층(70)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 도전성 포스트(50) 및 하측 밀봉 부재(60)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 18을 참조하면, 외측 재배선 패턴층(70)에 전기적으로 연결된 외측 연결 부재(80)를 부착한다. 외측 연결 부재(80)는 노출된 외측 재배선 패턴(74)에 부착되거나 또는 외측 본드 패드(78)에 부착될 수 있다. 외측 연결 부재(80)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외측 연결 부재(80)는 솔더볼일 수 있다.
이어서, 제2 캐리어 기판(18)을 제거하여, 도 1의 반도체 패키지(1)를 완성한다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (12)

  1. 매립 재배선 패턴층;
    상기 매립 재배선 패턴층의 상측에 위치한 상측 반도체 칩;
    상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재;
    상기 매립 재배선 패턴층의 하측에 위치한 하측 반도체 칩; 및
    상기 하측 반도체 칩이 노출되지 않도록 밀봉하는 하측 밀봉 부재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 매립 재배선 패턴층에 전기적으로 연결된 도전성 포스트; 및
    상기 도전성 포스트에 전기적으로 연결된 외측 연결 부재;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 하측 밀봉 부재의 하측에 위치하고, 상기 도전성 포스트와 상기 외측 연결 부재를 전기적으로 연결하는 외측 재배선 패턴층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 외측 연결 부재의 일부는 상기 하측 반도체 칩의 하측에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 상측 밀봉 부재 및 상기 하측 밀봉 부재는 서로 연결되어 상기 매립 재배선 패턴층을 노출하지 않도록 밀봉하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하측 밀봉 부재는 상기 매립 재배선 패턴층의 일부를 관통하여 상기 상측 밀봉 부재와 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 상측 반도체 칩과 상기 하측 반도체 칩은 상기 매립 재배선 패턴층을 통하여 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 하측 반도체 칩은 복수의 하측 반도체 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 매립 재배선 패턴층에 전기적으로 연결되고 상기 밀봉 부재에 매립된 복수의 도전성 포스트들을 더 포함하고,
    상기 도전성 포스트들의 일부는 상기 복수의 하측 반도체 칩들 사이에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 상측 반도체 칩은 복수의 상측 반도체 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 상측 반도체 칩과 상기 하측 반도체 칩은 동일한 크기를 가지는 것을 특징으로 하는 반도체 패키지.
  12. 제1 캐리어 기판 상에 상측 반도체 칩을 부착하는 단계;
    상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재를 형성하는 단계;
    상기 상측 밀봉 부재 상에 제2 캐리어 기판을 부착하는 단계;
    상기 제1 캐리어 기판을 제거하여 상기 상측 반도체 칩을 노출하는 단계;
    상기 노출된 상측 반도체 칩 및 상기 상측 밀봉 부재 상에 매립 재배선 패턴층을 형성하는 단계;
    상기 매립 재배선 패턴층과 전기적으로 연결되는 도전성 포스트를 형성하는 단계;
    상기 매립 재배선 패턴층의 하측에 상기 상측 반도체 칩과 반대 위치로 하측 반도체 칩을 부착하는 단계;
    상기 하측 반도체 칩 및 상기 도전성 포스트를 밀봉하는 하측 밀봉 부재를 형성하는 단계;
    상기 하측 밀봉 부재를 평탄화하여 상기 도전성 포스트를 노출하는 단계;
    상기 하측 밀봉 부재 상에 상기 도전성 포스트와 전기적으로 연결된 외측 재배선 패턴층을 형성하는 단계; 및
    상기 외측 재배선 패턴층에 전기적으로 연결되도록 외측 연결 부재를 부착하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
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