WO2013147358A1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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지엔 시에우유엔
웨이 웡쳥
분 소흐시에우
첸하우양
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    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Definitions

  • the technical idea of the present invention relates to a semiconductor package, and more particularly, to a semiconductor package including a through wiring and a manufacturing method thereof.
  • through holes are formed in the package mold through a laser drill or the like. It is common to form and to form a through wiring by filling the through hole with a conductive material. Such a through hole formed in the package mold is difficult to form precisely, and there is a limit in that it is difficult to densely fill the through hole with a conductive material.
  • An object of the present invention is to provide a method of manufacturing a semiconductor package including a through wiring with precision and low process defects.
  • a method of manufacturing a semiconductor package including: preparing a conductive member; Removing a portion of the conductive member to form a flat portion and a protrusion protruding from the flat portion; Disposing the conductive member and the semiconductor chip, and forming a sealing member sealing the semiconductor chip and the conductive member; Exposing the protrusion of the conductive member from the sealing member to form a through wiring; Forming a redistribution pattern layer electrically connecting the through wiring and the semiconductor chip; And forming an external connection member electrically connected to the redistribution pattern layer.
  • a semiconductor package includes a through wiring formed by using a protrusion formed by removing a partial region of a conductive member; A semiconductor chip disposed between the through wires and electrically connected to the through wires; A redistribution pattern layer disposed on the semiconductor chip and electrically connecting the through wiring and the semiconductor chip; And an external connection member electrically connected to the redistribution pattern layer.
  • a package on package including: a lower through wiring formed using a protrusion formed by removing a portion of a first conductive member; A lower semiconductor chip disposed between the lower through wires and electrically connected to the lower through wires; A lower redistribution pattern layer disposed on the lower semiconductor chip and electrically connecting the lower through wiring and the lower semiconductor chip; And a lower external connection member electrically connected to the lower redistribution pattern layer; An upper through wiring formed by using a protrusion formed by removing a partial region of the second conductive member; An upper semiconductor chip disposed between the upper through wires and electrically connected to the upper through wires; An upper redistribution pattern layer disposed on the upper semiconductor chip and electrically connecting the upper through wiring and the upper semiconductor chip; And an upper external connection member electrically connected to the upper redistribution pattern layer; The upper semiconductor package is positioned above the lower semiconductor package, and the lower external connection member of the lower semiconductor package is electrically connected to the upper through wiring of the upper semiconductor package
  • the semiconductor package according to the technical concept of the present invention is more precise and process because the protrusions are formed from the conductive member and the through wires are formed using the protrusions, as compared with the case of filling the through-holes in the related art. It is possible to provide a through wiring having a low defect.
  • the manufacturing process can be simplified, and the yield and the process cost can be reduced. have.
  • FIG. 1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line A-A according to an exemplary embodiment.
  • 3 to 15 are cross-sectional views illustrating a method of manufacturing the semiconductor package 100 of FIG. 1 according to one embodiment of the present invention, according to process steps.
  • 16 is a cross-sectional view illustrating a package-on-package in which a plurality of semiconductor packages of FIG. 1 are stacked.
  • 17 is a cross-sectional view illustrating a semiconductor package in accordance with an embodiment of the present invention.
  • FIG. 18 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
  • 19 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
  • FIG. 20 is a cross-sectional view taken along line B-B of the semiconductor package of FIG. 19 according to an example embodiment.
  • FIG. 21 is a cross-sectional view taken along the line C-C of the semiconductor package of FIG. 19 according to the example embodiment.
  • FIG. 21 is a cross-sectional view taken along the line C-C of the semiconductor package of FIG. 19 according to the example embodiment.
  • FIG. 1 is a plan view illustrating a semiconductor package 100 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor package 100 of FIG. 1 taken along the line II-II in accordance with an embodiment of the present invention.
  • the semiconductor package 100 includes a through wiring 110, a semiconductor chip 120, a sealing member 130, a redistribution pattern layer 140, and an outer connection member 150. do.
  • the semiconductor chip 120 may be located at the center, and the through wiring 110 is positioned at an outer side of the semiconductor chip 120.
  • the semiconductor chip 120 may be a memory chip or a logic chip.
  • Such a memory chip may include, for example, DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. have.
  • Such a logic chip may be a controller for controlling the memory chips.
  • the sealing member 130 may seal the semiconductor chip 120.
  • the semiconductor chip pad 122 of the semiconductor chip 120 may be exposed from the sealing member 130.
  • the sealing member 130 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • the through wire 110 may be positioned to penetrate the sealing member 130.
  • the through wiring 110 may be electrically connected to the semiconductor chip 120 by the redistribution pattern layer 140. That is, the through wiring 110 may be electrically connected to the semiconductor chip pad 122 of the semiconductor chip 120 by the redistribution pattern 144.
  • the through wire 110 may be formed using the protrusions 113 (see FIG. 4) formed from the conductive member 111 (see FIG. 4) as described with reference to FIGS. 3 to 15 below.
  • the through wiring 110 exposed from the sealing member 130 may have a recessed surface 115 as compared to the surface 135 of the sealing member 130.
  • the semiconductor chip 120 is sealed by the sealing member 130, while the through wiring 110 is exposed from the sealing member 130, so that the height of the semiconductor chip 120 is greater than that of the through wiring 110. It may be small for its height.
  • the first insulating layer 142, the redistribution pattern 144, and the second insulating layer 146 may constitute the redistribution pattern layer 140.
  • the redistribution pattern 144 may be surrounded by the first insulating layer 142 and the second insulating layer 146.
  • the redistribution pattern 144 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the redistribution pattern 144 may redistribute the semiconductor chip 120. Accordingly, the redistribution pattern 144 may reduce the size of the input / output terminals of the semiconductor chip 120 and increase the number of the input / output terminals.
  • the semiconductor package 100 may have a fan-out structure.
  • the redistribution pattern layer 140 may be formed of a prefabricated structure, and the structure may be bonded to the semiconductor chip 120 and the sealing member 130 by pressing, bonding, or reflowing. It is included in the technical idea.
  • the outer connection member 150 may be electrically connected to the redistribution pattern 144, and thus may be electrically connected to the semiconductor chip 120 and / or the through wiring 110.
  • the outer connection member 150 may electrically connect the semiconductor chip 120 to an external device.
  • the outer connection member 150 may be positioned at the same position perpendicular to the through wire 110. Accordingly, as described with reference to FIG. 16, the outer connection member 150 of one semiconductor package and the through wires of the other semiconductor package may contact each other and be electrically connected to each other.
  • the outer connection member 150 may be located outside the semiconductor chip 120. However, this is exemplary and the inventive concept is not limited thereto, and a case in which the outer connection member 150 overlaps with the semiconductor chip 120 may also be included in the inventive concept.
  • the outer connection member 150 may be, for example, a solder ball.
  • 3 to 15 are cross-sectional views illustrating a method of manufacturing the semiconductor package 100 of FIG. 1 according to one embodiment of the present invention, according to process steps.
  • the conductive member 111 is prepared.
  • the conductive member 111 may have a flat plate shape.
  • the conductive member 111 may include a conductive material, for example, may include a metal.
  • the conductive member 111 may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.
  • a portion of the conductive member 111 is removed to form the flat portion 112 and the protrusion 113 protruding from the flat portion 112.
  • the process may be referred to as a half etching process, but the height of the protrusion 113 is not limited to the height of the flat part 112.
  • the height of the protrusion 113 may have the same height as the through wiring 110 (refer to FIG. 7) formed in a subsequent process or may have a slightly larger height.
  • the height of the planar portion 112 may vary, and the thinner is preferable for the subsequent removal process, but may have a predetermined thickness to prevent the warping phenomenon of the conductive member 111.
  • the process of forming the protrusion 113 may be performed by removing a portion of the conductive member 111 using photolithography and etching processes.
  • the protruding portion 113 may be formed by press working to press the conductive member 111 into a mold including a predetermined shape using a press device.
  • the recessed region 114 formed by the protrusion 113 may be located at the center of the conductive member 111.
  • the recess region 114 may have a larger area than the semiconductor chip 120 (see FIG. 5) so that the semiconductor chip 120 (see FIG. 5) is accommodated in the recess region 114.
  • a cleaning process may be further performed to remove unwanted residues.
  • the semiconductor chip 120 is attached on the first carrier substrate 119.
  • the semiconductor chip 120 may be attached onto the first carrier substrate 119 using the first adhesive member 118.
  • the semiconductor chip pad 122 of the semiconductor chip 120 may face the first carrier substrate 119 and may contact the first adhesive member 118.
  • the first carrier substrate 119 may include silicon, glass, ceramic, plastic, or polymer.
  • the first adhesive member 118 may be a liquid adhesive or an adhesive tape.
  • the semiconductor chip 120 may be a memory chip or a logic chip.
  • the semiconductor chip 120 may include one semiconductor chip or may include a plurality of semiconductor chips.
  • the conductive member 111 is attached onto the first carrier substrate 119.
  • the conductive member 111 is inverted and attached to the first carrier substrate 119.
  • the protrusion 113 may face the first carrier substrate 119 and may be attached to the first carrier substrate 119 in contact with the first adhesive member 118.
  • the protrusion 113 of the conductive member 111 may be positioned to surround the semiconductor chip 120.
  • the semiconductor chip 120 may be located in the recessed region 114 of the conductive member 111.
  • the protrusions 113 may be located on both sides of the semiconductor chip 120 in the same number. However, this is exemplary and the present invention is not limited thereto.
  • the protrusion 113 may be located on only one side of the semiconductor chip 120 or as a different number on both sides of the semiconductor chip 120.
  • three protrusions 113 are positioned at both sides of the semiconductor chip 120, this is exemplary and the present invention is not limited thereto. That is, various numbers of protrusions 113 may be located at both sides of the semiconductor chip 120.
  • a sealing member 130 for sealing the semiconductor chip 120 and the conductive member 111 is formed.
  • the sealing member 130 may fill between the protrusions 113 of the conductive member 111, and may fill between the semiconductor chip 120 and the conductive member 111.
  • the sealing member 130 may be formed to cover the conductive member 111.
  • the sealing member 130 may include an insulator and may include, for example, an epoxy mold compound (EMC). Forming the sealing member 130 may be performed in one step or in a plurality of steps.
  • the sealing member 130 is formed in a plurality of steps as follows.
  • the sealing member 130 is formed by forming the first sealing member 131 filling the protrusions 113 of the conductive member 111 and then forming the second sealing member 132 covering the conductive member 111.
  • the first sealing member 131 may fill the space between the semiconductor chip 120 and the conductive member 111.
  • FIG. 6 the first sealing member 131 and the second sealing member 132 are shown separated by dotted lines.
  • the through wiring 110 may be through silicon via (TSV) or through substrate via (TSV).
  • the through wiring 110 may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the removal process may be performed using polishing, etch back or mechanical chemical polishing (CMP). After the removal process is performed, the semiconductor chip 120 may be sealed by the sealing member 130. In this case, the height of the through wiring 110 may be larger than that of the semiconductor chip 120.
  • the height of the through wiring 110 may be the same as the height of the semiconductor chip 120. After the through wiring 110 is formed, a cleaning process may be further performed to remove unwanted residues.
  • the first carrier substrate 119 and the first adhesive member 118 are removed. Accordingly, the structure 137 including the through wiring 110, the semiconductor chip 120, and the sealing member 130 may be formed. In addition, the semiconductor chip pad 122 of the semiconductor chip 120 may be exposed from the sealing member 130. In addition, the upper side and the lower side of the through wire 110 may be exposed from the sealing member 130.
  • the second carrier may include a structure 137 including the through wiring 110, the semiconductor chip 120, and the sealing member 130 so that the semiconductor chip pad 122 of the semiconductor chip 120 is exposed. It adheres to the substrate 139. That is, the structure 137 is attached on the second carrier substrate 139 so that the second carrier substrate 139 is located in the opposite direction to the semiconductor chip pad 122.
  • the structure 137 may be attached onto the second carrier substrate 139 using the second adhesive member 138.
  • the second carrier substrate 139 may include silicon, glass, ceramic, plastic, or polymer.
  • the first carrier substrate 119 and the second carrier substrate 139 may include the same material or different materials.
  • the first adhesive member 118 may be a liquid adhesive or an adhesive tape.
  • the first adhesive member 118 and the second adhesive member 138 may include the same material or different materials.
  • a redistribution pattern layer 140 electrically connecting the through wiring 110 and the semiconductor chip 120 is formed.
  • a first insulating layer 142 is formed on the structure 137.
  • the first insulating layer 142 is formed on the through wiring 110 and the semiconductor chip 120. Subsequently, a portion of the first insulating layer 142 is removed to expose the first opening 141 exposing the through wiring 110 and the second opening exposing the semiconductor chip pad 122 of the semiconductor chip 120. 143).
  • the first insulating layer 142 may include an insulator and may include, for example, an oxide, a nitride, an epoxy molding compound, or the like.
  • a redistribution pattern 144 is formed on the first insulating layer 142 to electrically connect the through wiring 110 and the semiconductor chip pad 122 of the semiconductor chip 120.
  • the redistribution pattern 144 may fill the first opening 141, and thus the redistribution pattern 144 may be electrically connected to the through wiring 110.
  • the redistribution pattern 144 may fill the second opening 143, and thus the redistribution pattern 144 may be electrically connected to the semiconductor chip pad 122.
  • the redistribution pattern 144 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the redistribution pattern 144 may be formed using various methods such as deposition, plating, and the like.
  • the redistribution pattern 144 may redistribute the semiconductor chip 120.
  • the redistribution pattern 144 may be electrically connected to the outer connection member 150 (see FIG. 13). Accordingly, the redistribution pattern 144 may reduce the size of the input / output terminals of the semiconductor chip 120 and increase the number of the input / output terminals.
  • the semiconductor package 100 may have a fan-out structure.
  • a second insulating layer 146 is formed on the redistribution pattern 144.
  • a part of the second insulating layer 146 is removed to form a third opening 145 exposing a part of the redistribution pattern 144.
  • the second insulating layer 146 may include an insulator and may include, for example, an oxide, a nitride, an epoxy molding compound, or the like.
  • the first insulating layer 142 and the second insulating layer 146 may include the same material or different materials.
  • the first insulating layer 142, the redistribution pattern 144, and the second insulating layer 146 may constitute the redistribution pattern layer 140.
  • the redistribution pattern layer 140 may be formed of a prefabricated structure, and the structure may be bonded to the semiconductor chip 120 and the sealing member 130 by pressing, bonding, or reflowing. It is included in the technical idea.
  • an outer connection member 150 that is electrically connected to the redistribution pattern 144 is attached.
  • the outer connection member 150 may be attached to the exposed redistribution pattern 144.
  • the outer connecting member 150 may include a conductive material, for example, may include a metal.
  • the outer connection member 150 may be a solder ball.
  • the second carrier substrate 139 and the second adhesive member 138 are removed. Accordingly, the through wire 110 may be exposed from the sealing member 130. At this stage, the manufacturing process of the semiconductor package can be completed.
  • a portion of the exposed through wire 110 is removed to form a through wire 110 having a recessed surface 115 as compared with the surface 135 of the sealing member 130.
  • Removing a part of the through wire 110 may be performed using wet etching. By the wet etching, the surface of the through wire 110 may be cleaned. Accordingly, the semiconductor package 100 of FIG. 1 is completed.
  • FIG. 16 is a cross-sectional view illustrating a package-on-package (POP) 1000 in which a plurality of semiconductor packages 100 of FIG. 1 are stacked.
  • POP package-on-package
  • semiconductor packages 100A, 100B, and 100C are vertically stacked. Specifically, the semiconductor package 100B is located on the semiconductor package 100A, and the semiconductor package 100C is located on the semiconductor package 100B.
  • the technical idea of the present invention includes forming a package-on-package in which two semiconductor packages are stacked and forming a package-on-package in which a larger number of semiconductor packages are stacked.
  • the outer connection member 150A of the semiconductor package 100A may be electrically connected to the through wire 110B of the semiconductor package 100B.
  • the through wire 110B may have a recessed surface 115 (see FIG. 15), and the outer connecting member 150A is formed by the sealing member 130B. It may be aligned and / or fixed.
  • the outer connection member 150B of the semiconductor package 100B may be electrically connected to the through wiring 110C of the semiconductor package 100C.
  • the through wiring 110C may have a recessed surface 115 (see FIG. 15), and the outer connecting member 150B may be aligned and / or fixed by the sealing member 130C.
  • the outer connection member 150C of the semiconductor package 100C may be electrically connected to an external device such as an external substrate (not shown).
  • the semiconductor chip 120A of the semiconductor package 100A may be electrically connected to an external device through the redistribution pattern 144A and the through wiring 110A.
  • the semiconductor chip 120A of the semiconductor package 100A includes the redistribution pattern 144A, the outer connection member 150A, the through wiring 110B, the redistribution pattern 144B, the outer connection member 150B, and the through wiring.
  • the electronic device may be electrically connected to the external device through the 110C, the redistribution pattern 144C, and the outer connection member 150C.
  • the semiconductor chip 120A of the semiconductor package 100A includes the semiconductor chip 120B of the semiconductor package 100B through the redistribution pattern 144A, the outer connection member 150A, the through wiring 110B, and the redistribution pattern 144B. ) Can be electrically connected.
  • the semiconductor chip 120A of the semiconductor package 100A includes the redistribution pattern 144A, the outer connection member 150A, the through wiring 110B, the redistribution pattern 144B, the outer connection member 150B, and the through wiring 110C. ) And the redistribution pattern 144C may be electrically connected to the semiconductor chip 120C of the semiconductor package 100C.
  • the semiconductor chip 120B of the semiconductor package 100B is connected to an external device through the redistribution pattern 144B, the through wiring 110B, the outer connection member 150A, the redistribution pattern 144A, and the through wiring 110A. Can be electrically connected.
  • the semiconductor chip 120B of the semiconductor package 100B may be formed through the redistribution pattern 144B, the outer connection member 150B, the through wiring 110C, the redistribution pattern 144C, and the outer connection member 150C. It can be electrically connected to an external device.
  • the semiconductor chip 120B of the semiconductor package 100B may include the semiconductor chip 120C of the semiconductor package 100C through the redistribution pattern 144B, the outer connection member 150B, the through wiring 110C, and the redistribution pattern 144C. ) Can be electrically connected.
  • the semiconductor chip 120C of the semiconductor package 100C includes the redistribution pattern 144C, the through wiring 110C, the outer connection member 150B, the redistribution pattern 144B, the through wiring 110B, and the outer connection member 150A. ), The redistribution pattern 144A and the through wiring 110A may be electrically connected to the external device. In addition, the semiconductor chip 120C of the semiconductor package 100C may be electrically connected to an external device through the redistribution pattern 144C and the outer connection member 150C.
  • FIG. 17 is a cross-sectional view illustrating a semiconductor package 200 according to an embodiment of the present invention.
  • the semiconductor package 200 according to the present embodiments is a modification of some components in the semiconductor package of the above-described embodiment, and thus duplicated description will be omitted.
  • the semiconductor package 200 includes a through wiring 110, a semiconductor chip 120, a sealing member 230, a redistribution pattern layer 140, and an outer connection member 150.
  • the side surface of the semiconductor chip 120 is surrounded by the sealing member 230, while the surface of the semiconductor chip 120 is exposed from the sealing member 230.
  • Such a structure may be implemented by performing a process such that the surface of the semiconductor chip 120 is exposed in a process of removing a part of the sealing member and the planar portion of the conductive member, as described above with reference to FIG. 7.
  • the height of the semiconductor chip 120 may be the same as the height of the through wiring 110.
  • the through wiring 110 has a surface recessed from the sealing member 230, the height of the semiconductor chip 120 may be larger than the height of the through wiring 110.
  • FIG. 18 is a cross-sectional view illustrating a semiconductor package 300 according to an embodiment of the present invention.
  • the semiconductor package 300 according to the present exemplary embodiments is a modification of some components of the semiconductor package of the above-described embodiment, and thus a redundant description thereof will be omitted.
  • the semiconductor package 300 includes a through wiring 110, a first semiconductor chip 320a, a second semiconductor chip 320b, a sealing member 130, a redistribution pattern layer 140, and an outer side. And a connecting member 150.
  • the first semiconductor chip 320a and the second semiconductor chip 320b may be electrically connected to the redistribution pattern layer 140 similarly to the semiconductor chip 120 of FIG. 1.
  • the first semiconductor chip 320a and the second semiconductor chip 320b may have the same size or different sizes.
  • the first semiconductor chip 320a and the second semiconductor chip 320b may be memory chips or logic chips.
  • the first semiconductor chip 320a and the second semiconductor chip 320b may be homogeneous products having the same function or heterogeneous products having different functions.
  • the first semiconductor chip 320a may be a logic chip and the second semiconductor chip 320b may be a memory chip, or vice versa.
  • the semiconductor package 100 may configure a system on chip (SOC) or a system in package (SIP).
  • the first semiconductor chip 320a and the second semiconductor chip 320b are illustrated in a planar arrangement, but the vertical stacking is also included in the technical concept of the present invention.
  • the case where the technical features of the semiconductor package 200 of FIG. 17 are combined with the semiconductor package 300 of FIG. 18 is also included in the technical idea of the present invention.
  • FIG. 19 is a plan view illustrating a semiconductor package 400 according to an embodiment of the present invention.
  • 20 is a cross-sectional view of the semiconductor package 400 of FIG. 19 taken along a line B-B according to an embodiment of the present invention.
  • FIG. 21 is a cross-sectional view of the semiconductor package 400 of FIG. 19 taken along a line C-C in accordance with an embodiment of the present invention.
  • the semiconductor package 400 according to the exemplary embodiments is a modification of some components of the semiconductor package of the above-described embodiment, and thus, redundant descriptions thereof will be omitted.
  • the semiconductor package 400 includes a through wiring 110, a semiconductor chip 120, a sealing member 130, a redistribution pattern layer 140, and an outer connection member 150. do.
  • the semiconductor chip 120 is positioned at one side. That is, the outer connection member 150 is located on three sides of the semiconductor chip 120, while the outer connection member 150 is not located on one side of the semiconductor chip 120. Accordingly, the through wire 110 is also not located at one side where the outer connection member 150 is not located.
  • the present embodiment is an exemplary embodiment of the positional relationship between the semiconductor chip 120 and the outer connection member 150, and the cases in which the wing positional relationship is variously changed are included in the technical idea of the present invention.
  • the technical features of the semiconductor package 400 of FIG. 20 and / or the semiconductor package 300 of FIG. 18 may be combined with the semiconductor package 400 of FIG. 20.

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Abstract

본 발명은, 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법은 도전 부재를 준비하는 단계; 도전 부재의 일부 영역을 제거하여 평면부 및 평면부로부터 돌출된 돌출부를 형성하는 단계; 도전 부재와 반도체 칩을 배치하고, 반도체 칩과 도전 부재를 밀봉하는 밀봉 부재를 형성하는 단계; 밀봉 부재로부터 도전 부재의 돌출부를 노출하여 관통 배선을 형성하는 단계; 관통 배선과 반도체 칩을 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 및 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계;를 포함한다.

Description

반도체 패키지 및 그 제조 방법
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 관통 배선을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 포함하여 구성된 반도체 패키지를 도입하고 있다.
종래의 패키지에 복수의 반도체 칩들을 적층하는 경우에, 상측 반도체 칩과 하측 반도체 칩의 상호 연결을 위하여 하측 반도체 칩의 팬-아웃 패키지를 형성한 후에, 패키지 몰드에 레이저 드릴 등을 통하여 관통홀을 형성하고 상기 관통홀에 도전성 물질의 충전하여 관통 배선을 형성하는 것이 일반적이다. 그러한, 패키지 몰드에 형성되는 관통홀이 정밀하게 형성하기 어렵고, 상기 관통홀에 도전성 물질을 치밀하게 충전하기 어려운 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 도전 부재를 준비하는 단계; 상기 도전 부재의 일부 영역을 제거하여 평면부 및 상기 평면부로부터 돌출된 돌출부를 형성하는 단계; 상기 도전 부재와 반도체 칩을 배치하고, 상기 반도체 칩과 상기 도전 부재를 밀봉하는 밀봉 부재를 형성하는 단계; 상기 밀봉 부재로부터 상기 도전 부재의 상기 돌출부를 노출하여 관통 배선을 형성하는 단계; 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 및 상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계;를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 도전 부재의 일부 영역을 제거하여 형성한 돌출부를 이용하여 형성된 관통 배선; 상기 관통 배선 사이에 위치하고, 상기 관통 배선과 전기적으로 연결된 반도체 칩; 상기 반도체 칩 상에 위치하고, 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결되는 재배선 패턴층; 및 상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재;를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 패키지 온 패키지는, 제1 도전 부재의 일부 영역을 제거하여 형성한 돌출부를 이용하여 형성된 하부 관통 배선; 상기 하부 관통 배선 사이에 위치하고, 상기 하부 관통 배선과 전기적으로 연결된 하부 반도체 칩; 상기 하부 반도체 칩 상에 위치하고, 상기 하부 관통 배선과 상기 하부 반도체 칩을 전기적으로 연결되는 하부 재배선 패턴층; 및 상기 하부 재배선 패턴층에 전기적으로 연결되는 하부 외부 연결 부재;를 포함하는 하부 반도체 패키지; 및 제2 도전 부재의 일부 영역을 제거하여 형성한 돌출부를 이용하여 형성된 상부 관통 배선; 상기 상부 관통 배선 사이에 위치하고, 상기 상부 관통 배선과 전기적으로 연결된 상부 반도체 칩; 상기 상부 반도체 칩 상에 위치하고, 상기 상부 관통 배선과 상기 상부 반도체 칩을 전기적으로 연결되는 상부 재배선 패턴층; 및 상기 상부 재배선 패턴층에 전기적으로 연결되는 상부 외부 연결 부재;를 포함하는 상부 반도체 패키지; 를 포함하고, 상기 상부 반도체 패키지는 상기 하부 반도체 패키지의 상측에 위치하고, 상기 하부 반도체 패키지의 상기 하부 외부 연결 부재는, 상기 상부 반도체 패키지의 상기 상부 관통 배선과 전기적으로 연결된다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 종래의 관통홀을 충전하여 관통 배선을 형성하는 경우에 비하여, 미리 도전 부재로부터 돌출부를 형성하고, 상기 돌출부를 이용하여 관통 배선을 형성하므로, 정밀하고 공정 결함이 낮은 관통 배선을 제공할 수 있다.
또한, 상기 관통 배선을 형성하기 위하여 밀봉 부재에 관통홀 형성 공정과 상기 관통홀을 도전물로 충전하는 충전 공정을 요구하지 않으므로, 제조 공정이 단순해지고 수율 증가 및 공정 비용 감소의 효과를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 선 A-A를 따라 절단한 단면도이다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 16은 도 1의 반도체 패키지가 복수로 적층된 패키지-온-패키지를 도시하는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 평면도이다.
도 20은 본 발명의 일 실시예에 따른 도 19의 반도체 패키지를 선 B-B를 따라 절단한 단면도이다.
도 21은 본 발명의 일 실시예에 따른 도 19의 반도체 패키지를 선 C-C를 따라 절단한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 도시하는 평면도이다. 도 2는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 선 II-II를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 관통 배선(110), 반도체 칩(120), 밀봉 부재(130), 재배선 패턴층(140), 및 외측 연결 부재(150)을 포함한다.
반도체 칩(120)은 중앙에 위치할 수 있고, 반도체 칩(120)의 외각에 관통 배선(110)이 위치한다. 반도체 칩(120)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다.
밀봉 부재(130)는 반도체 칩(120)을 밀봉할 수 있다. 반도체 칩(120)의 반도체 칩 패드(122)는 밀봉 부재(130)로부터 노출될 수 있다. 밀봉 부재(130)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
관통 배선(110)은 밀봉 부재(130)를 관통하도록 위치할 수 있다. 관통 배선(110)은 재배선 패턴층(140)에 의하여 반도체 칩(120)과 전기적으로 연결될 수 있다. 즉, 관통 배선(110)은 재배선 패턴(144)에 의하여 반도체 칩(120)의 반도체 칩 패드(122)와 전기적으로 연결될 수 있다. 관통 배선(110)은 하기의 도 3 내지 도 15를 참조하여 설명한 바와 같이 도전 부재(111, 도 4 참조)로부터 형성된 돌출부(113, 도 4 참조)를 이용하여 형성할 수 있다. 밀봉 부재(130)로부터 노출된 관통 배선(110)은 밀봉 부재(130)의 표면(135)에 비하여 리세스된 표면(115)을 가질 수 있다.
본 실시예에서는, 반도체 칩(120)이 밀봉 부재(130)에 의하여 밀봉되는 반면, 관통 배선(110)은 밀봉 부재(130)로부터 노출되므로, 반도체 칩(120)의 높이는 관통 배선(110)의 높이에 비하여 작을 수 있다.
제1 절연층(142), 재배선 패턴(144), 및 제2 절연층(146)은 재배선 패턴층(140)을 구성할 수 있다. 재배선 패턴(144)은 제1 절연층(142)과 제2 절연층(146)에 의하여 둘러싸일 수 있다. 재배선 패턴(144)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 재배선 패턴(144)은 반도체 칩(120)을 재배선할 수 있다. 이에 따라, 재배선 패턴(144)은 반도체 칩(120)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 재배선 패턴(144)에 의하여, 반도체 패키지(100)는 팬-아웃 구조를 가질 수 있다.
또한, 재배선 패턴층(140)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 반도체 칩(120) 및 밀봉 부재(130)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
외측 연결 부재(150)는 재배선 패턴(144)과 전기적으로 연결될 수 있고, 이에 따라 반도체 칩(120) 및/또는 관통 배선(110)과 전기적으로 연결될 수 있다. 외측 연결 부재(150)는 반도체 칩(120)을 외부 장치와 전기적으로 연결할 수 있다. 외측 연결 부재(150)는 관통 배선(110)에 수직적으로 동일한 위치에 위치할 수 있다. 이에 따라, 하기의 도 16을 참조하여 설명하는 바와 같이, 하나의 반도체 패키지의 외측 연결 부재(150)와 다른 반도체 패키지의 관통 배선이 서로 접촉하여 전기적으로 연결될 수 있다. 외측 연결 부재(150)는 반도체 칩(120)의 외곽에 위치할 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되지 않고, 외측 연결 부재(150)가 반도체 칩(120)과 중첩하여 위치하는 경우도 본 발명의 기술적 사상에 포함될 수 있다. 외측 연결 부재(150)는, 예를 들어 솔더볼일 수 있다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 3을 참조하면, 도전 부재(111)를 준비한다. 도전 부재(111)는 평판 형상을 가질 수 있다. 도전 부재(111)는 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 도전 부재(111)는, 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
도 4를 참조하면, 도전 부재(111)의 일부 영역을 제거하여, 평면부(112) 및 평면부(112)로부터 돌출된 돌출부(113)를 형성한다. 상기 공정을 하프 식각(half etching) 공정으로 지칭할 수 있으나, 돌출부(113)의 높이가 평면부(112)의 높이와 동일한 경우에 한정되는 것은 아니다. 돌출부(113)의 높이는 후속의 공정에서 형성되는 관통 배선(110, 도 7 참조)과 동일한 높이를 가지거나 약간 더 큰 높이를 가질 수 있다. 평면부(112)의 높이는 다양하게 변화할 수 있고, 후속의 제거 공정을 위하여는 얇을수록 바람직하지만, 도전 부재(111)의 휨 현상 등을 방지하기 위하여는 일정 두께를 가질 수 있다. 이러한 돌출부(113)를 형성하는 공정은 포토리소그래피 및 식각 공정을 이용하여 도전 부재(111)의 일부 영역을 제거하여 수행될 수 있다. 대안적으로, 프레스 장치를 이용하여 도전 부재(111)를 소정의 형상을 포함하는 몰드에 압착하는 프레스 가공에 의하여 돌출부(113)를 형성할 수 있다. 돌출부(113)에 의하여 형성되는 리세스 영역(114)은 도전 부재(111)의 중앙에 위치할 수 있다. 리세스 영역(114)에 반도체 칩(120, 도 5 참조)이 수용되도록, 리세스 영역(114)은 반도체 칩(120, 도 5 참조)에 비하여 큰 면적을 가질 수 있다. 돌출부(113)를 형성한 후에, 원하지 않는 잔류물을 제거하기 위하여 세정 공정을 더 수행할 수 있다.
도 5를 참조하면, 반도체 칩(120)을 제1 캐리어 기판(119) 상에 부착한다. 예를 들어 반도체 칩(120)은 제1 캐리어 기판(119) 상에 제1 접착 부재(118)를 이용하여 부착될 수 있다. 반도체 칩(120)의 반도체 칩 패드(122)는 제1 캐리어 기판(119)을 향할 수 있고, 제1 접착 부재(118)와 접촉할 수 있다. 제1 캐리어 기판(119)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 제1 접착 부재(118)는 액상 접착제 또는 접착 테이프일 수 있다. 반도체 칩(120)은 메모리 칩이거나 또는 로직 칩일 수 있다. 반도체 칩(120)은 하나의 반도체 칩을 포함하거나 또는 복수의 반도체 칩들을 포함할 수 있다.
이어서, 도전 부재(111)를 제1 캐리어 기판(119) 상에 부착한다. 이때에, 도전 부재(111)는 뒤집어서 제1 캐리어 기판(119) 상에 부착한다. 돌출부(113)는 제1 캐리어 기판(119)을 향할 수 있고, 제1 접착 부재(118)와 접촉하여 제1 캐리어 기판(119)에 부착될 수 있다. 도전 부재(111)의 돌출부(113)는 반도체 칩(120)을 둘러싸도록 위치할 수 있다. 반도체 칩(120)은 도전 부재(111)의 리세스 영역(114) 내에 위치할 수 있다. 돌출부(113)가 반도체 칩(120)의 양측에 동일한 갯수로서 위치할 수 있다. 그러나, 이는 예시적이며 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 돌출부(113)가 반도체 칩(120)의 일측에만 위치하거나 또는 반도체 칩(120)의 양측에 다른 갯수로서 위치할 수 있다. 또한, 반도체 칩(120)을 중심으로 양측에 3개의 돌출부(113)가 위치하도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 반도체 칩(120)을 중심으로 양측에 다양한 갯수의 돌출부(113)가 위치할 수 있다.
도 6을 참조하면, 반도체 칩(120)과 도전 부재(111)를 밀봉하는 밀봉 부재(130)를 형성한다. 또한, 밀봉 부재(130)는 도전 부재(111)의 돌출부(113) 사이를 충전할 수 있고, 반도체 칩(120)과 도전 부재(111) 사이를 충전할 수 있다. 또한, 밀봉 부재(130)는 도전 부재(111)를 덮도록 형성될 수 있다. 밀봉 부재(130)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 밀봉 부재(130)를 형성하는 단계는 하나의 단계로 수행되거나 또는 복수의 단계들로 수행될 수 있다.
예를 들어, 밀봉 부재(130)가 복수의 단계들로 형성되는 경우는 다음과 같다. 도전 부재(111)의 돌출부(113) 사이를 충전하는 제1 밀봉 부재(131)를 형성하고, 이어서, 도전 부재(111)를 덮는 제2 밀봉 부재(132)를 형성함으로써, 밀봉 부재(130)를 형성할 수 있다. 제1 밀봉 부재(131)는 반도체 칩(120)과 도전 부재(111) 사이를 충전할 수 있다. 도 6에서는, 제1 밀봉 부재(131)와 제2 밀봉 부재(132)는 점선으로 분리되도록 도시되어 있다.
도 7을 참조하면, 밀봉 부재(130)의 일부와 도전 부재(111)의 평면부(112)를 제거하여, 밀봉 부재(130)로부터 도전 부재(111)의 돌출부(113)를 노출한다. 상기 노출된 도전 부재(111)의 돌출부(113)는 관통 배선(110)을 형성한다. 상기 관통 배선(110)은 TSV(through silicon via) 또는 TSV(through substrate via)일 수 있다. 관통 배선(110)은 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 상기 제거 공정은 연마, 에치백 또는 기계적 화학적 연마(mechanical chemical polishing, CMP)를 이용하여 수행될 수 있다. 상기 제거 공정이 수행된 후에, 반도체 칩(120)이 밀봉 부재(130)에 의하여 밀봉될 수 있다. 이러한 경우에는, 관통 배선(110)의 높이가 반도체 칩(120)의 높이에 비하여 클 수 있다. 대안적으로, 반도체 칩(120)의 상면이 밀봉 부재(130)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 이러한 경우에는, 관통 배선(110)의 높이가 반도체 칩(120)의 높이와 동일할 수 있다. 관통 배선(110)를 형성한 후에, 원하지 않는 잔류물을 제거하기 위하여 세정 공정을 더 수행할 수 있다.
도 8을 참조하면, 제1 캐리어 기판(119)과 제1 접착 부재(118)를 제거한다. 이에 따라, 관통 배선(110), 반도체 칩(120), 및 밀봉 부재(130)를 포함하는 구조체(137)가 형성될 수 있다. 또한, 반도체 칩(120)의 반도체 칩 패드(122)가 밀봉 부재(130)로부터 노출될 수 있다. 또한, 관통 배선(110)의 상측과 하측이 밀봉 부재(130)로부터 노출될 수 있다.
도 9를 참조하면, 반도체 칩(120)의 반도체 칩 패드(122)가 노출되도록, 관통 배선(110), 반도체 칩(120), 및 밀봉 부재(130)로 구성된 구조체(137)를 제2 캐리어 기판(139) 상에 부착한다. 즉, 제2 캐리어 기판(139)이 반도체 칩 패드(122)와는 반대 방향으로 위치하도록, 구조체(137)를 제2 캐리어 기판(139) 상에 부착한다. 예를 들어, 구조체(137)는 제2 캐리어 기판(139) 상에 제2 접착 부재(138)를 이용하여 부착될 수 있다. 제2 캐리어 기판(139)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 제1 캐리어 기판(119)과 제2 캐리어 기판(139)는 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수 있다. 제1 접착 부재(118)는 액상 접착제 또는 접착 테이프일 수 있다. 제1 접착 부재(118)와 제2 접착 부재(138)는 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수 있다.
도 10 내지 도 12를 참조하면, 관통 배선(110)과 반도체 칩(120)을 전기적으로 연결되는 재배선 패턴층(140)을 형성한다.
도 10을 참조하면, 구조체(137) 상에 제1 절연층(142)을 형성한다. 구체적으로, 관통 배선(110)과 반도체 칩(120) 상에 제1 절연층(142)을 형성한다. 이어서, 제1 절연층(142)의 일부 영역을 제거하여, 관통 배선(110)을 노출하는 제1 개구부(141)와 반도체 칩(120)의 반도체 칩 패드(122)를 노출하는 제2 개구부(143)를 형성한다. 제1 절연층(142)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
도 11을 참조하면, 제1 절연층(142) 상에 관통 배선(110)과 반도체 칩(120)의 반도체 칩 패드(122)를 전기적으로 연결하는 재배선 패턴(144)을 형성한다. 재배선 패턴(144)은 제1 개구부(141)를 충전할 수 있고, 이에 따라 재배선 패턴(144)은 관통 배선(110)과 전기적으로 연결될 수 있다. 또한, 재배선 패턴(144)은 제2 개구부(143)를 충전할 수 있고, 이에 따라 재배선 패턴(144)은 반도체 칩 패드(122)와 전기적으로 연결될 수 있다. 재배선 패턴(144)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 재배선 패턴(144)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 재배선 패턴(144)은 반도체 칩(120)을 재배선할 수 있다. 재배선 패턴(144)은 외측 연결 부재(150, 도 13 참조)에 전기적으로 연결될 수 있다. 이에 따라, 재배선 패턴(144)은 반도체 칩(120)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 재배선 패턴(144)에 의하여, 반도체 패키지(100)는 팬-아웃 구조를 가질 수 있다.
도 12를 참조하면, 재배선 패턴(144) 상에 제2 절연층(146)을 형성한다. 이어서, 제2 절연층(146)의 일부 영역을 제거하여, 재배선 패턴(144)의 일부 영역을 노출하는 제3 개구부(145)를 형성한다. 제2 절연층(146)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다. 제1 절연층(142)과 제2 절연층(146)은 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 제1 절연층(142), 재배선 패턴(144), 및 제2 절연층(146)은 재배선 패턴층(140)을 구성할 수 있다.
또한, 재배선 패턴층(140)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 반도체 칩(120) 및 밀봉 부재(130)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 13을 참조하면, 재배선 패턴(144)에 전기적으로 연결된 외측 연결 부재(150)를 부착한다. 외측 연결 부재(150)는 노출된 재배선 패턴(144)에 부착될 수 있다. 외측 연결 부재(150)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외측 연결 부재(150)는 솔더볼일 수 있다.
도 14를 참조하면, 제2 캐리어 기판(139)과 제2 접착 부재(138)를 제거한다. 이에 따라, 밀봉 부재(130)로부터 관통 배선(110)이 노출될 수 있다. 이 단계에서, 반도체 패키지의 제조 공정을 완료할 수 있다.
도 15를 참조하면, 노출된 관통 배선(110)의 일부를 제거하여, 밀봉 부재(130)의 표면(135)에 비하여 리세스된 표면(115)을 가지는 관통 배선(110)을 형성한다. 상기 관통 배선(110)의 일부를 제거하는 단계는 습식 식각을 이용하여 수행될 수 있다. 상기 습식 식각에 의하여, 관통 배선(110)의 표면이 세정될 수 있다. 이에 따라, 도 1의 반도체 패키지(100)를 완성한다.
도 16은 도 1의 반도체 패키지(100)가 복수로 적층된 패키지-온-패키지(Package-On-Package, POP)(1000)를 도시하는 단면도이다. 본 실시예들에 따른 패키지-온-패키지(1000)에 대하여, 상술한 실시예의 반도체 패키지(100)에 대한 설명과 중복된 설명은 생략하기로 한다.
도 16을 참조하면, 패키지-온-패키지(1000)는, 반도체 패키지들(100A, 100B, 100C)가 수직으로 적층되어 있다. 구체적으로, 반도체 패키지(100A) 상에 반도체 패키지(100B)가 위치하고, 반도체 패키지(100B) 상에 반도체 패키지(100C)가 위치한다. 또한, 두 개의 반도체 패키지들이 적층된 패키지-온-패키지를 형성하는 것과 더 많은 수의 반도체 패키지들이 적층된 패키지-온-패키지를 형성하는 것도 본 발명의 기술적 사상에 포함된다.
반도체 패키지(100A)의 외측 연결 부재(150A)는 반도체 패키지(100B)의 관통 배선(110B)과 전기적으로 연결될 수 있다. 이러한 연결을 위하여, 도 15를 참조하여 설명한 바와 같이, 관통 배선(110B)은 리세스된 표면(115, 도 15 참조)을 가질 수 있고, 외측 연결 부재(150A)가 밀봉 부재(130B)에 의하여 정렬 및/또는 고정될 수 있다.
반도체 패키지(100B)의 외측 연결 부재(150B)는 반도체 패키지(100C)의 관통 배선(110C)과 전기적으로 연결될 수 있다. 이러한 연결을 위하여, 관통 배선(110C)은 리세스된 표면(115, 도 15 참조)을 가질 수 있고, 외측 연결 부재(150B)가 밀봉 부재(130C)에 의하여 정렬 및/또는 고정될 수 있다.
반도체 패키지(100C)의 외측 연결 부재(150C)는 외부 기판(미도시)과 같은 외부 장치와 전기적으로 연결될 수 있다.
이하에서는, 반도체 패키지들(100A, 100B, 100C)의 전기적 연결관계에 대하여 설명하기로 한다.
반도체 패키지(100A)의 반도체 칩(120A)은 재배선 패턴(144A) 및 관통 배선(110A)을 통하여 외부 장치와 전기적으로 연결될 수 있다. 또한, 반도체 패키지(100A)의 반도체 칩(120A)은 재배선 패턴(144A), 외측 연결 부재(150A), 관통 배선(110B), 재배선 패턴(144B), 외측 연결 부재(150B), 관통 배선(110C), 재배선 패턴(144C), 및 외측 연결 부재(150C)를 통하여 외부 장치와 전기적으로 연결될 수 있다.
반도체 패키지(100A)의 반도체 칩(120A)은 재배선 패턴(144A), 외측 연결 부재(150A), 관통 배선(110B) 및 재배선 패턴(144B)을 통하여 반도체 패키지(100B)의 반도체 칩(120B)과 전기적으로 연결될 수 있다.
반도체 패키지(100A)의 반도체 칩(120A)은 재배선 패턴(144A), 외측 연결 부재(150A), 관통 배선(110B), 재배선 패턴(144B), 외측 연결 부재(150B), 관통 배선(110C), 및 재배선 패턴(144C)을 통하여 반도체 패키지(100C)의 반도체 칩(120C)과 전기적으로 연결될 수 있다.
반도체 패키지(100B)의 반도체 칩(120B)은 재배선 패턴(144B), 관통 배선(110B), 외측 연결 부재(150A), 재배선 패턴(144A), 및 관통 배선(110A)을 통하여 외부 장치와 전기적으로 연결될 수 있다. 또한, 반도체 패키지(100B)의 반도체 칩(120B)은 재배선 패턴(144B), 외측 연결 부재(150B), 관통 배선(110C), 재배선 패턴(144C), 및 외측 연결 부재(150C)를 통하여 외부 장치와 전기적으로 연결될 수 있다.
반도체 패키지(100B)의 반도체 칩(120B)은 재배선 패턴(144B), 외측 연결 부재(150B), 관통 배선(110C) 및 재배선 패턴(144C)을 통하여 반도체 패키지(100C)의 반도체 칩(120C)과 전기적으로 연결될 수 있다.
반도체 패키지(100C)의 반도체 칩(120C)은 재배선 패턴(144C), 관통 배선(110C), 외측 연결 부재(150B), 재배선 패턴(144B), 관통 배선(110B), 외측 연결 부재(150A), 재배선 패턴(144A), 관통 배선(110A)을 통하여 외부 장치와 전기적으로 연결될 수 있다. 또한, 반도체 패키지(100C)의 반도체 칩(120C)은 재배선 패턴(144C) 및 외측 연결 부재(150C)를 통하여 외부 장치와 전기적으로 연결될 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지(200)를 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지(200)는 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 17을 참조하면, 반도체 패키지(200)는 관통 배선(110), 반도체 칩(120), 밀봉 부재(230), 재배선 패턴층(140), 및 외측 연결 부재(150)을 포함한다. 반도체 칩(120)의 측면은 밀봉 부재(230)에 의하여 둘러싸이는 반면, 반도체 칩(120)의 표면은 밀봉 부재(230)로부터 노출된다. 이러한 구조는, 도 7을 참조하여 상술한 바와 같이, 밀봉 부재의 일부와 도전 부재의 평면부를 제거하는 공정에서, 반도체 칩(120)의 표면이 노출되도록 공정을 수행함으로써 구현될 수 있다. 본 실시예에서는, 반도체 칩(120)의 높이는 관통 배선(110)의 높이와 동일할 수 있다. 또한, 관통 배선(110)이 밀봉 부재(230)로부터 리세스된 표면을 가지는 경우에는, 반도체 칩(120)의 높이는 관통 배선(110)의 높이에 비하여 클 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지(300)를 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지(300)는 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 18을 참조하면, 반도체 패키지(300)는 관통 배선(110), 제1 반도체 칩(320a), 제2 반도체 칩(320b), 밀봉 부재(130), 재배선 패턴층(140), 및 외측 연결 부재(150)을 포함한다. 제1 반도체 칩(320a)과 제2 반도체 칩(320b)은 도 1의 반도체 칩(120)과 유사하게 재배선 패턴층(140)에 전기적으로 연결될 수 있다. 제1 반도체 칩(320a)과 제2 반도체 칩(320b)은 서로 동일한 크기를 가지거나 서로 다른 크기를 가질 수 있다. 제1 반도체 칩(320a)과 제2 반도체 칩(320b)은 메모리 칩이거나 또는 로직 칩일 수 있다. 또한, 제1 반도체 칩(320a)과 제2 반도체 칩(320b)은 서로 동일한 기능을 가지는 동종 제품들이거나 또는 서로 다른 기능을 가지는 이종 제품들일 수 있다. 예를 들어, 제1 반도체 칩(320a)은 로직칩이고 제2 반도체 칩(320b)은 메모리 칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(100)는 SOC(system on chip) 또는 SIP(system in package)를 구성할 수 있다.
도 18에서는 제1 반도체 칩(320a)과 제2 반도체 칩(320b)이 평면적으로 배열된 경우에 대하여 도시되어 있으나, 수직적으로 적층된 경우도 본 발명의 기술적 사상에 포함된다. 또한, 도 18의 반도체 패키지(300)에 도 17의 반도체 패키지(200)의 기술적 특징이 조합되는 경우도 본 발명의 기술적 사상에 포함된다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지(400)를 도시하는 평면도이다. 도 20은 본 발명의 일 실시예에 따른 도 19의 반도체 패키지(400)를 선 B-B를 따라 절단한 단면도이다. 도 21은 본 발명의 일 실시예에 따른 도 19의 반도체 패키지(400)를 선 C-C를 따라 절단한 단면도이다.
본 실시예들에 따른 반도체 패키지(400)는 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 19 내지 도 21을 참조하면, 반도체 패키지(400)는 관통 배선(110), 반도체 칩(120), 밀봉 부재(130), 재배선 패턴층(140), 및 외측 연결 부재(150)을 포함한다.
도 1 및 도 2를 참조하여 설명한 반도체 패키지(100)와는 달리, 본 실시예의 반도체 패키지(400)는 반도체 칩(120)이 일측에 치우쳐서 위치하고 있다. 즉, 반도체 칩(120)을 기준으로 세 측에는 외측 연결 부재(150)가 위치하는 반면, 일 측에는 외측 연결 부재(150)가 위치하지 않는다. 이에 따라, 관통 배선(110)도 외측 연결 부재(150)가 위치하지 않는 상기 일측에는 위치하지 않는다. 본 실시예는 반도체 칩(120)과 외측 연결 부재(150) 사이의 위치 관계에 대한 예시적인 실시예로서, 사익 위치 관계가 다양하게 변화하는 경우들도 본 발명의 기술적 사상에 포함된다. 또한, 도 20의 반도체 패키지(400)에 도 17의 반도체 패키지(200) 및/또는 도 18의 반도체 패키지(300)의 기술적 특징들이 조합되는 경우도 본 발명의 기술적 사상에 포함된다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 이용하면 반도체 패키지에서 정밀하고 공정 결함이 낮은 관통 배선을 제공할 수 있다.

Claims (20)

  1. 도전 부재를 준비하는 단계;
    상기 도전 부재의 일부 영역을 제거하여 평면부 및 상기 평면부로부터 돌출된 돌출부를 형성하는 단계;
    상기 도전 부재와 반도체 칩을 배치하고, 상기 반도체 칩과 상기 도전 부재를 밀봉하는 밀봉 부재를 형성하는 단계;
    상기 밀봉 부재로부터 상기 도전 부재의 상기 돌출부를 노출하여 관통 배선을 형성하는 단계;
    상기 관통 배선과 상기 반도체 칩을 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 및
    상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전 부재와 반도체 칩을 배치하는 단계는,
    상기 도전 부재와 상기 반도체 칩을 제1 캐리어 기판 상에 부착하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 관통 배선을 형성하는 단계와 상기 재배선 패턴층을 형성하는 단계 사이에,
    상기 제1 캐리어 기판을 제거하는 단계; 및
    상기 반도체 칩의 상기 반도체 칩 패드가 노출되도록, 상기 관통 배선과 상기 반도체 칩을 제2 캐리어 기판 상에 부착하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계를 수행한 후에,
    상기 제2 캐리어 기판을 제거하여, 상기 밀봉 부재로부터 상기 관통 배선을 노출하는 단계; 및
    상기 노출된 관통 배선의 일부를 제거하여, 상기 밀봉 부재의 표면에 비하여 리세스된 표면을 가지는 관통 배선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 3 항에 있어서,
    상기 밀봉 부재의 표면에 비하여 리세스된 표면을 가지는 관통 배선을 형성하는 단계는 습식 식각을 이용하여 수행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 돌출부를 형성하는 단계를 수행한 후에,
    원하지 않는 잔류물을 제거하기 위하여, 상기 돌출부가 형성된 상기 도전 부재를 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 2 항에 있어서,
    상기 도전 부재와 반도체 칩을 제1 캐리어 기판 상에 부착하는 단계는,
    상기 반도체 칩을 상기 제1 캐리어 기판 상에 부착하는 단계; 및
    상기 도전 부재의 상기 돌출부가 상기 반도체 칩을 둘러싸도록, 상기 도전 부재를 상기 제1 캐리어 기판 상에 부착하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 칩과 상기 도전 부재를 밀봉하는 밀봉 부재를 형성하는 단계는,
    상기 도전 부재의 상기 돌출부 사이를 충전하는 제1 밀봉 부재를 형성하는 단계; 및
    상기 도전 부재를 덮는 제2 밀봉 부재를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 밀봉 부재로부터 상기 도전 부재의 상기 돌출부를 노출하여 관통 배선을 형성하는 단계는,
    상기 밀봉 부재의 일부와 상기 도전 부재의 상기 평면부를 연마, 에치백 또는 기계적 화학적 연마를 이용하여 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 밀봉 부재로부터 상기 도전 부재의 상기 돌출부를 노출하여 관통 배선을 형성하는 단계는,
    상기 밀봉 부재의 일부와 상기 도전 부재의 상기 평면부를 연마, 에치백 또는 기계적 화학적 연마를 이용하여 제거하는 단계를 수행한 후에,
    원하지 않는 잔류물을 제거하기 위하여, 상기 관통 배선을 세정하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 1 항에 있어서,
    상기 관통 배선과 상기 반도체 칩을 전기적으로 연결되는 재배선 패턴층을 형성하는 단계는,
    상기 관통 배선과 상기 반도체 칩 상에, 상기 관통 배선과 상기 반도체 칩의 반도체 칩 패드를 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 관통 배선과 상기 반도체 칩 패드를 전기적으로 연결하는 재배선 패턴을 형성하는 단계; 및
    상기 재배선 패턴 상에, 상기 재배선 패턴의 일부 영역을 노출하는 제2 절연층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 1 항에 있어서,
    상기 돌출부를 형성하는 단계는, 상기 도전 부재를 포토리소그래피 및 식각 공정을 이용하여 일부 영역을 제거하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 1 항에 있어서,
    상기 돌출부를 형성하는 단계는, 상기 도전 부재를 프레스 가공하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 도전 부재의 일부 영역을 제거하여 형성한 돌출부를 이용하여 형성된 관통 배선;
    상기 관통 배선 사이에 위치하고, 상기 관통 배선과 전기적으로 연결된 반도체 칩;
    상기 반도체 칩 상에 위치하고, 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결되는 재배선 패턴층; 및
    상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재;를 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 관통 배선의 높이는 상기 반도체 칩의 높이에 비하여 큰 것을 특징으로 하는 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 관통 배선의 높이는 상기 반도체 칩의 높이와 동일한 것을 특징으로 하는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 관통 배선의 높이는 상기 반도체 칩의 높이에 비하여 작은 것을 특징으로 하는 반도체 패키지.
  18. 제 14 항에 있어서,
    상기 반도체 칩은 복수의 반도체 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 14 항에 있어서,
    상기 관통 배선은 상기 반도체 칩의 적어도 일측에 위치하는 것을 특징으로 하는 반도체 패키지.
  20. 제1 도전 부재의 일부 영역을 제거하여 형성한 돌출부를 이용하여 형성된 하부 관통 배선; 상기 하부 관통 배선 사이에 위치하고, 상기 하부 관통 배선과 전기적으로 연결된 하부 반도체 칩; 상기 하부 반도체 칩 상에 위치하고, 상기 하부 관통 배선과 상기 하부 반도체 칩을 전기적으로 연결되는 하부 재배선 패턴층; 및 상기 하부 재배선 패턴층에 전기적으로 연결되는 하부 외부 연결 부재;를 포함하는 하부 반도체 패키지; 및
    제2 도전 부재의 일부 영역을 제거하여 형성한 돌출부를 이용하여 형성된 상부 관통 배선; 상기 상부 관통 배선 사이에 위치하고, 상기 상부 관통 배선과 전기적으로 연결된 상부 반도체 칩; 상기 상부 반도체 칩 상에 위치하고, 상기 상부 관통 배선과 상기 상부 반도체 칩을 전기적으로 연결되는 상부 재배선 패턴층; 및 상기 상부 재배선 패턴층에 전기적으로 연결되는 상부 외부 연결 부재;를 포함하는 상부 반도체 패키지;를 포함하고,
    상기 상부 반도체 패키지는 상기 하부 반도체 패키지의 상측에 위치하고,
    상기 하부 반도체 패키지의 상기 하부 외부 연결 부재는, 상기 상부 반도체 패키지의 상기 상부 관통 배선과 전기적으로 연결되는 것을 특징으로 하는 패키지 온 패키지.
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