WO2011142581A2 - 적층형 반도체 패키지 - Google Patents

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    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a laminated semiconductor package, and more particularly, a mounting space is secured by a simple change of a stacking structure in which a chip laminate is stacked on a substrate and a simple structure change of a substrate, and the space utilization is increased to increase the size of the packaged product.
  • the present invention relates to a stacked semiconductor package capable of reducing the volume and reducing the amount of wire used and the work time required for wire bonding.
  • the thickness of the semiconductor chip is gradually thinner.
  • the semiconductor chip has a thickness of only 50 ⁇ m to 100 ⁇ m.
  • FIG. 4 is a block diagram illustrating a stacked semiconductor package according to the related art.
  • a plurality of semiconductor chips 21 are stacked on the substrate 10 in a stepped manner to be inclined in a plurality of steps to bond pads.
  • 22 includes a first cascade chip stack 20 that is externally exposed on one side of the chip, and steps the plurality of semiconductor chips 31 on the first cascade chip stack 20 in opposite directions.
  • reference numeral 14 denotes a solder ball provided on a lower surface of the substrate
  • 50 denotes a molding part formed of a resin material on the substrate.
  • the external force is applied to the bonding pads 32 exposed on one side of the chip, in the process of bonding the conductive pads 33 to the connection pads 13, the first cascade chip laminate protruding to the left in the drawing. Since there is no structure supporting the lower portion 20, it causes a bouncing during the bonding operation, making it difficult to perform a precise wire bonding operation, causing a poor bonding, and the adhesive layers 25 and 35 between the stacked semiconductor chips. May cause cracks.
  • the present invention is to solve the above problems, the object of the present invention is to secure a mounting space by a simple change of the laminated structure and a simple structure of the substrate to laminate the chip laminate on the substrate, to increase the space utilization
  • the present invention provides a stacked semiconductor package that can reduce the size and volume of a packaged product, reduce the amount of wire bonding and the work time required for wire bonding.
  • a substrate having at least one connection pad;
  • An external chip stack including a plurality of semiconductor chips mounted on the substrate, wherein one end of the plurality of semiconductor chips alternately protrudes in opposite directions to be laminated in multiple stages so that a bonding pad formed on an upface surface is exposed to the outside.
  • At least one internal chip disposed in a mounting space formed between the external chip stack and the substrate to be electrically connected to the substrate; Conductive wires electrically connecting the bonding pads of the semiconductor chip and the connection pads of the substrate; It provides a stacked semiconductor package comprising a.
  • the external chip stack is provided with a stacked structure in which the overlapping area between the semiconductor chips stacked up and down gradually increases toward the top, and the width gradually narrows toward the top.
  • the external chip stack includes a support member to support a free end of a semiconductor chip having a bonding pad wire-bonded with the conductive wire.
  • the support member is made of an elastic material or a thermally conductive material.
  • the inner chip is mounted on a down face surface or a substrate of a semiconductor chip corresponding to the opening formed through the substrate, and the other end of the inner conductive wire wire-bonded to the bonding pad of the inner chip is connected to the opening through the opening. Wire bonding to the lower connection pad formed on the lower surface of the substrate.
  • the inner chip is mounted in an arrangement groove recessed in a predetermined depth on the upper surface of the substrate, and the other end of the inner conductive wire wire-bonded to the bonding pad of the inner chip is formed on the upper surface of the substrate. Wire-bonded.
  • the inner chip is wire-bonded or flip-bonded to the bottom surface of the placement groove via a connection pad and an inner conductive wire formed on the bottom surface of the placement groove or the top surface of the substrate.
  • the conductive wire is composed of a single wire for simultaneously wire bonding between the connection pad of the substrate and a plurality of semiconductor chips.
  • the conductive wire is composed of a plurality of wires individually wire-bonded between the connection pad of the substrate and the plurality of semiconductor chips.
  • the substrate includes a molding to protect the external chip stack and the conductive wire from an external environment.
  • an external chip stack in which a plurality of semiconductor chips are stacked in multiple stages such that one side of the free end protrudes in a direction opposite to each other on the upper surface of the substrate to expose the bonding pads formed on the upface surface.
  • the internal chip is disposed between the laminate and the substrate, and the package is manufactured by wire-bonding the bonding pad of the semiconductor chip and the connection pad of the substrate via conductive wires, thereby simplifying the structure change of the electronic component such as the controller and the semiconductor chip.
  • wire bonding between a plurality of semiconductor chips and substrates is carried out by one single wire member, thereby reducing wire usage during wire bonding, reducing manufacturing time by reducing wire bonding, and reducing manufacturing cost and reducing price competitiveness.
  • the chip flow can be minimized while absorbing the external force applied to the semiconductor chip during wire bonding, thereby preventing cracks at the bonding portion between the chips. Product reliability and quality can be improved.
  • FIG. 1 is a cross-sectional view illustrating a stacked semiconductor package according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a stacked semiconductor package according to a second exemplary embodiment of the present invention.
  • FIG 3 is a cross-sectional view illustrating a stacked semiconductor package according to a third exemplary embodiment of the present invention.
  • FIG. 4 is a cross-sectional view illustrating a stacked semiconductor package according to the related art.
  • the stacked semiconductor package 100 includes a substrate 110, an external chip stack 120, an internal chip 130, and a conductive wire 140. do.
  • the substrate 110 includes a connection pad 111 wire-bonded to an end of the conductive wire 140 on an upper surface thereof, and an external terminal 112 such as a ball land to form a solder ball 115 on a lower surface thereof. do.
  • the substrate 110 may be mounted on the main substrate through the solder ball 115 applied on the external terminal 112.
  • An opening 113 may be formed in the upper surface of the substrate 110 on which the connection pad 111 is formed, or a recess 116 of a predetermined depth may be formed in a region corresponding to the internal chip 130. .
  • the substrate 110 has a printed circuit printed on the upper surface, and each of the solder ball 115 is applied on the ball land for the electrical connection with the main substrate not shown on the lower surface and through this on the main substrate It may be provided as a printed circuit board that can be mounted.
  • the plurality of semiconductor chips 121 may be stacked in multiple stages on the upper surface of the substrate 110 via the adhesive layer 125, and the bonding pads 122 may be provided on one surface of the upper surface of the substrate 110.
  • the plurality of semiconductor chips 121 are stacked in a stepped manner, with one end of each of the bonding pads 122 protruding alternately in opposite directions.
  • the external chip stack 120 may be provided as a cascade stacked structure having a pyramid shape in which an overlap region between the semiconductor chips 121 stacked up and down gradually increases toward the top, and the width gradually narrows toward the top. have.
  • the semiconductor chip 121 may be provided with any one of a memory chip such as an SRAM and a DRAM, a digital integrated circuit chip, an RF integrated circuit chip, and a baseband chip according to a set device to which a package is applied.
  • the external chip stack 120 stacked on the substrate 110 in a cascade stacked structure may have at least one support so as to be in contact with and support the free end, which is one end of the bonding pad 122.
  • Member 126 may be any support so as to be in contact with and support the free end, which is one end of the bonding pad 122.
  • the support member 126 may be formed between a semiconductor chip 121 having a free end at one end thereof and a bonding pad 122 wire-bonded with the conductive wire 140 and another semiconductor chip 121 (adjacent thereto) or a substrate ( Between 110).
  • the support member 126 may be formed by a method of doping a resin material such as epoxy on the upface surface of the semiconductor chip, but is not limited thereto and may be provided by various methods.
  • the support member 126 is made of an elastic material such as resin material so as to elastically support the free end of the semiconductor chip 121 that is alternately protruded on both sides of the substrate 110 on the left and right sides, or when the chip is driven. It may be made of a thermally conductive material to transfer heat generated from the outside to guide the release.
  • the inner chip 130 is disposed in a mounting space formed between the outer chip stack 120 and the substrate 110 and is provided as a chip type electronic component such as a controller electrically connected to the substrate.
  • the internal chip 130 may be disposed in a region corresponding to the opening 113 formed through the substrate 110 to be attached to the adhesive layer 125 applied to the down face surface of the semiconductor chip 121 or may be attached to the substrate ( It is attached to the adhesive layer applied to the upper surface of 110.
  • one end of the inner chip 130 is wire-bonded to a bonding pad, and the other end thereof is connected to the substrate 110 by an inner conductive wire 132 wire-bonded to a lower connection pad formed on a lower surface of the substrate 110. Is electrically connected to the internal conductive wire 132 and is wire bonded through the opening 113.
  • the inner chip 130 is attached to the placement groove 116 recessed in a predetermined depth on the upper surface of the substrate through the adhesive layer 135.
  • the placement groove 116 may be formed by etching and removing a solder resist layer having a predetermined thickness of 25 to 35 ⁇ m on the upper surface of the substrate 110 by etching a predetermined thickness of 20 to 25 ⁇ m.
  • the inner chip 130 is electrically connected to the substrate 110 by an inner conductive wire 132 having one end wire bonded to a bonding pad and the other end wire bonded to a connection pad at an upper surface of the substrate 110. do.
  • the internal chip 130 is shown and described as being wire-bonded through the connection pad and the inner conductive wire 132 formed on the upper surface of the substrate 110, but is not limited thereto, the placement groove 116 It may be flip-bonded to the bottom surface of the.
  • the internal chip 130 disposed in the placement groove 116 is interposed between the semiconductor chip 121 and the substrate 110 disposed above the internal chip 130 to be protected from the external environment.
  • the filling amount of the supporting member 126 may be expanded to be covered or may be covered by the internal chip protection unit 170 formed by supplying a sufficient resin material into the space between the substrate and the semiconductor chip.
  • the inner chip protection unit 170 may be made of the same resin material as the support member 126 or may be made of different resin materials as well as contact or be spaced apart from the support member.
  • the inner chip 130 is disposed between the substrate 110 and the outer chip stack 130 to reduce the size and volume of the package compared to a package in which a chip-type electronic component such as a controller is disposed outside the stack. Enables light and short of
  • the conductive wire 140 is externally exposed to an upside surface of the upper side of the semiconductor chip 121 so as to electrically connect the semiconductor chip 121 constituting the external chip stack 130 with the substrate 110. It is made of a wire member of a predetermined length that is bonded between the bonding pad 122 and the connection pad 111 formed on the upper surface of the substrate 110.
  • the conductive wire 140 wire-bonding the plurality of semiconductor chips 131 constituting the external chip stack 130 and the substrate 110 may include a plurality of semiconductor chips ( One end is wire-bonded to the bonding pad of the semiconductor chip of the uppermost layer of 131, the other end is wire-bonded to the connection pad 111 of the substrate 110, and then to the wire bonding jig 180 which generates heat when power is applied.
  • the middle of the length may be made of a single wire member 141 that is wire-bonded continuously to the bonding pad of the semiconductor chip of the lower layer.
  • the overall height of the package can be reduced by lowering the loop height of the conductive wires wire-bonded between the substrate 110 and the semiconductor chip 131, enabling a miniaturized design, and due to the wire swept during molding. Preventing shorting can reduce wire usage and wirebonding processes.
  • the conductive wire 140 wire-bonded with the connection pad 111 of the substrate 110 may include a plurality of semiconductor chips 121 constituting the external chip stack 120. One end of each bonding pad 122 may be wire-bonded, and then the other end may be individually wire-bonded to the connection pad 111 of the substrate 110.
  • the substrate 110 has a resin bag such as an epoxy molding compound (Epoxy Molding Compound) so as to protect the conductive wire 140 together with the external chip stack 120 from the external environment such as external physical damage and corrosion
  • the package part is formed by providing the mold part 150 which is wrapped using ash.

Abstract

적층형 반도체 패키지를 제공한다. 본 발명은 적어도 하나의 접속패드를 구비하는 기판; 상기 기판상에 탑재되는 복수개의 반도체칩을 구비하고, 상기 복수개의 반도체칩의 일측단이 서로 반대방향으로 교대로 돌출되어 업페이스면에 형성된 본딩패드가 외부노출되도록 다단으로 적층되는 외부칩 적층체; 상기 기판과 전기적으로 연결되도록 상기 외부칩 적층체와 상기 기판사이에 형성되는 탑재공간에 배치되는 적어도 하나의 내부칩; 및 상기 반도체칩의 본딩패드와 상기 기판의 접속패드를 전기적으로 연결하는 도전성와이어; 를 포함한다.

Description

적층형 반도체 패키지
본 발명은 적층형 반도체 패키지에 관한 것으로, 더욱 상세히는 기판상에 칩적층체를 적층하는 적층구조의 간단한 변경 및 기판의 간단한 구조변경에 의하여 탑재공간을 확보하고, 공간활용도를 높여 패키지 제품의 크기 및 부피를 줄일 수 있고, 와이어 본딩시 사용되는 사용량 및 와이어 본딩시 소요되는 작업시간을 줄일 수 있는 적층형 반도체 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 더 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이러한 전자기에 채용되는 반도체 칩을 패키징하는 기술은 이러한 요구에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 것이다.
반도체 패키지의 사이즈가 반도체 칩(chip) 또는 다이(die) 사이즈의 약 110% 내지 120%에 불과한 칩 스케일 패키지(chipscale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수 개의 반도체 칩들을 상호적층 시킨 적층형 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
복수개의 반도체 칩들을 적층한 적층형 반도체 패키지의 경우, 적층된 반도체 칩들의 본딩패드 및 기판의 접속패드를 도전성 와이어로 연결하는 고도의 기술이 요구된다.
이에 따라, 보다 많은 반도체 칩들을 제한된 공간에서 적층하여 데이터 용량 및 처리 속도를 향상시기 위해서 반도체 칩의 두께는 점차 얇아지고 있으며, 이 결과 최근 반도체 칩은 50㎛ 내지 100㎛에 불과한 두께를 갖는다.
도 4는 종래기술에 따른 적층형 반도체 패키지를 도시한 구성도로서, 종래의 적층형 반도체 패키지(1)는 기판(10)상에 복수개의 반도체 칩(21)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(22)가 칩상단 일측에 외부노출되는 제1캐스캐이드 칩적층체(20)를 구비하고, 상기 제1캐스케이드 칩적층체(20) 상에 반대방향으로 복수개의 반도체 칩(31)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(32)가 칩상단 타측에 외부노출되는 제2캐스캐이드 칩적층체(30)를 구비한 다음, 상기 제1,2캐스캐이드 칩적층체(20,30)의 각 반도체칩(21,31)에 구비되는 각각의 본딩패드(22,32)는 상기 기판(10)의 상부면에 구비된 접속패드(12,13)와 복수개의 도전성 와이어(23,33)를 매개로 하여 와이어본딩된다.
도 4에서 미설명 부호 14는 기판 하부면에 구비되는 솔더볼이고, 50은 기판상에 수지재로 성형되는 몰딩부이다.
그러나, 이러한 종래의 적층형 반도체 패키지(1)를 제조하는 공정중, 상기 제1캐스캐이드 칩적층체(20)상에 다단으로 경사진 계단형으로 적층된 반도체칩(31)의 본딩패드(32)를 접속패드(13)에 도전성 와이어(33)를 매개로 본딩하는 과정에서 칩상단 일측에 노출된 본딩패드(32)에 외력이 가해지면 도면상 좌측으로 돌출된 제1캐스캐이드 칩적층체(20)를 하부에서 지지하는 구조물이 없기 때문에 본딩작업시 바운싱(bouncing)을 유발하여 정밀한 와이어본딩 작업을 곤란하게 하고, 본딩불량을 유발하는 한편, 적층된 반도체칩들간의 접착층(25,35)에 크랙을 유발할 수 있다.
그리고, 각각의 본딩패드(22,32)와 접속패드(12,13)사이를 복수개의 도전성 와이어(23,33)를 매개로 와이어본딩해야만 하기 때문에 와이어 사용량 및 본딩작업시간이 과다하게 소요되어 제조원가를 상승시키는 요인으로 작용할 뿐만 아니라 몰딩시 와이어본딩된 도전성 와이어의 휩쓸림(sweeping)에 기인하는 루프(loop)간 쇼트에 의하여 제품불량을 초래하였다.
또한, 상기 제1캐스캐이드 칩적층체(20)에 근접하여 콘트롤러와 같은 전자부품(40)을 탑재하고자 경우, 상기 반도체칩(21)과 접속패드(12)사이를 와이어본딩하는 도전성 와이어의 본딩영역에 의해서 전자부품의 탑재영역이 기판의 외측에 배치되어야만 하고 충분한 탑재영역을 확보해야만 하기 때문에 패키지의 크기 및 부피가 커지면서 패키지를 소형화 설계하는데 한계가 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 기판상에 칩적층체를 적층하는 적층구조의 간단한 변경 및 기판의 간단한 구조변경에 의하여 탑재공간을 확보하고, 공간활용도를 높여 패키지 제품의 크기 및 부피를 줄일 수 있고, 와이어 본딩시 사용되는 사용량 및 와이어 본딩시 소요되는 작업시간을 줄일 수 있는 적층형 반도체 패키지를 제공하고자 한다.
상기 목적을 달성하기 위한 구체적인 수단으로서 본 발명은, 적어도 하나의 접속패드를 구비하는 기판 ; 상기 기판상에 탑재되는 복수개의 반도체칩을 구비하고, 상기 복수개의 반도체칩의 일측단이 서로 반대방향으로 교대로 돌출되어 업페이스면에 형성된 본딩패드가 외부노출되도록 다단으로 적층되는 외부칩 적층체 ; 상기 기판과 전기적으로 연결되도록 상기 외부칩 적층체와 상기 기판사이에 형성되는 탑재공간에 배치되는 적어도 하나의 내부칩 ; 및 상기 반도체칩의 본딩패드와 상기 기판의 접속패드를 전기적으로 연결하는 도전성와이어 ; 를 포함하는 적층형 반도체 패키지를 제공한다.
바람직하게, 상기 외부칩 적층체는 상하적층되는 반도체칩간의 중첩영역이 상부로 갈수록 서서히 커지면서 폭은 상부로 갈수록 서서히 좁아지는 적층구조로 구비된다.
바람직하게, 상기 외부칩 적층체는 상기 도전성 와이어와 와이어본딩되는 본딩패드를 구비하는 반도체칩의 자유단을 지지하도록 지지부재를 구비한다.
더욱 바람직하게, 상기 지지부재는 탄성소재 또는 열전도성 소재로 이루어진다.
바람직하게, 상기 내부칩은 상기 기판에 관통형성된 개구부와 대응하는 반도체칩의 다운페이스면 또는 기판에 탑재되고, 상기 내부칩의 본딩패드에 일단이 와이어본딩된 내부 도전성 와이어의 타단은 개구부를 통하여 상기 기판의 하부면에 형성된 하부 접속패드에 와이어본딩한다.
바람직하게, 상기 내부칩은 상기 기판의 상부면에 일정깊이 함몰형성된 배치홈에 탑재되고, 상기 내부칩의 본딩패드에 일단이 와이어본딩된 내부 도전성 와이어의 타단은 상기 기판의 상부면에 형성된 접속패드에 와이어본딩된다.
더욱 바람직하게, 상기 내부칩은 상기 배치홈의 바닥면이나 기판의 상부면에 형성된 접속패드와 내부 도전성 와이어를 매개로 와이어본딩되거나 상기 배치홈의 바닥면에 플립본딩된다.
바람직하게, 상기 도전성 와이어는 상기 기판의 접속패드와 복수개의 반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어진다.
바람직하게, 상기 도전성 와이어는 기판의 접속패드와 복수개의 반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어진다.
바람직하게, 상기 기판은 상기 외부칩 적층체 및 도전성 와이어를 외부환경으로부터 보호하는 몰딩부를 포함한다.
본 발명에 의하면, 기판의 상부면에 일측 자유단이 서로 반대방향으로 돌출되어 업페이스면에 형성된 본딩패드가 외부노출되도록 복수개의 반도체칩을 다단으로 적층한 외부칩 적층체를 구비하고, 외부칩 적층체와 기판사이에 내부칩을 배치하며, 반도체칩의 본딩패드와 기판의 접속패드를 도전성 와이어를 매개로 와이어 본딩하여 패키지를 제조함으로써, 콘트롤러와 같은 전자부품을 기판의 간단한 구조변경 및 반도체칩을 다단으로 적층하는 적층구조의 간단한 구조변경에 의하여 형성되는 탑재공간에 배치하여 외부칩 적층체와 기판사이에 구비할 수 있기 때문에 패키지의 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 효과가 얻어진다.
또한, 복수개의 반도체칩과 기판간의 와이어본딩을 하나의 단일 와이어부재에 의해서 와이어본딩처리함으로써 와이어본딩시 소요되는 와이어 사용량을 줄이고, 와이본딩시 소요되는 작업시간을 줄여 제조원가를 절감하고, 가격경쟁력을 높일 수 있는 한편, 와이어본딩된 후 형성되는 와이어 루프간의 접촉에 의한 쇼트사고를 미연방지할 수 있다.
그리고, 본딩패드를 형성한 반도체칩의 일측 자유단을 지지부재로서 안정적으로 지지함으로써 와이어 본딩시 반도체칩에 인가되는 외력을 흡수하면서 칩 유동을 최소화할 수 있기 때문에 칩간의 접착부위에서의 크랙을 방지하여 제품의 신뢰성 및 품질을 높일 수 있다.
도 1은 본 발명의 제1실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 4는 종래기술에 따른 적층형 반도체 패키지를 도시한 단면도이다.
본 발명의 바람직한 실시예에 대해서 첨부된 도면을 따라 더욱 상세히 설명한다.
본 발명의 제1실시예에 따른 적층형 반도체 패키지(100)는 도 1에 도시한 바와 같이, 기판(110), 외부칩 적층체(120), 내부칩(130) 및 도전성 와이어(140)를 포함한다.
상기 기판(110)은 상기 도전성 와이어(140)의 단부와 와이어본딩되는 접속패드(111)를 상부면에 형성하고, 하부면에는 솔더볼(115)이 형성되도록 볼랜드와 같은 외부단자(112)를 구비한다.
이에 따라, 상기 기판(110)은 외부단자(112)상에 도포되는 솔더볼(115)을 매개로 메인기판상에 탑재할 수 있다.
상기 접속패드(111)가 형성되는 기판(110)의 상부면에는 상기 내부칩(130)과 대응하는 영역에 개구부(113)를 관통형성하거나 일정깊이의 배치홈(116)을 함몰형성할 수도 있다.
이러한 기판(110)은 상부면에 패턴회로가 인쇄되고, 하부면에 미도시된 메인기판과의 전기적인 연결을 위해서 볼랜드상에 도포되는 솔더볼(115)을 각각 구비하여 이를 매개로 메인기판상에 탑재할 수 있는 인쇄회로기판으로 구비될 수 있다.
상기 외부칩 적층체(120)는 상기 기판(110)의 상부면에 접착층(125)을 매개로 다단으로 적층되고, 일측단 업페이스면에 본딩패드(122)를 구비하는 복수개의 반도체칩(121)을 포함하는바, 이러한 복수개의 반도체칩(121)은 상기 본딩패드(122)를 형성한 일측단이 서로 반대방향으로 교대로 돌출되면서 계단형으로 적층된다.
즉, 상기 외부칩 적층체(120)는 상하적층되는 반도체칩(121)간의 중첩영역이 상부로 갈수록 서서히 커지면서 폭은 상부로 갈수록 서서히 좁아지는 피라미드 형상을 갖는 캐스캐이드형 적층구조로 구비될 수 있다.
여기서, 상기 반도체칩(121)은 패키지가 적용되는 세트기기에 따라 SRAM, DRAM과 같은 메모리 칩, 디지탈집적회로칩, RF집적회로칩 및 베이스밴드칩중 어느 하나로 구비될 수 있다.
그리고, 상기 기판(110)상에 캐스캐이드형 적층구조로 다단 적층되는 외부칩 적층체(120)는 상기 본딩패드(122)를 갖는 일측단인 자유단과 접하여 이를 지지할 수 있도록 적어도 하나의 지지부재(126)를 포함한다.
이러한 지지부재(126)는 상기 도전성 와이어(140)와 와이어본딩되는 본딩패드(122)를 일측단인 자유단에 구비하는 반도체칩(121)과 인접하는 다른 반도체칩(121()사이 또는 기판(110)사이에 구비된다.
상기 지지부재(126)는 에폭시와 같은 수지재를 반도체칩의 업페이스면에 도팅하는 방식에 의해서 형성할 수 있지만 이에 한정되는 것은 아니며 다양한 방법에의해서 구비될 수 있다.
이러한 지지부재(126)는 상기 기판(110)상에 좌우양측으로 번갈아 돌출되도록 적층되는 반도체칩(121)의 자유단을 탄력적으로 지지하도록 수지물과 같은 탄성소재로 이루어지거나 반도체칩의 구동시 칩에서 발생하는 열을 외부로 전달하여 방출안내하도록 열전도성 소재로 이루어질 수 있다.
이에 따라, 상기 본딩패드(122)를 형성한 자유단을 지지하는 지지부재(126)를 구비함으로써 상기 반도체칩(121)의 본딩패드(122)에 도전성 와이어(120)의 일단을 와이어본딩할 때 발생하는 외력을 흡수하면서 안정적으로 지지할수 있기 때문에 반도체칩간의 접착부위에 크랙이 발생되는 것을 방지하면서 와이어본딩작업을 안정적으로 수행할 수 있는 것이다.
상기 내부칩(130)은 상기 외부칩 적층체(120)와 상기 기판(110)사이에 형성되는 탑재공간에 배치되어 상기 기판과 전기적으로 연결되는 콘트롤러와 같은 칩형 전자부품으로 구비된다.
이러한 내부칩(130)은 상기 기판(110)에 관통형성된 개구부(113)와 대응하는 영역에 배치되어 상기 반도체칩(121)의 다운페이스면에 도포된 접착층(125)에 어태칭되거나 상기 기판(110)의 상부면에 도포된 접착층에 어태칭된다.
그리고, 상기 내부칩(130)은 본딩패드에 일단이 와이어본딩되고, 타단이 상기 기판(110)의 하부면에 형성된 하부 접속패드에 와이어본딩되는 내부 도전성 와이어(132)에 의해서 상기 기판(110)과 전기적으로 연결되며, 상기 내부 도전성 와이어(132)는 개구부(113)를 통하여 와이어본딩처리된다.
또한, 상기 내부칩(130)은 도 2에 도시한 바와 같이, 상기 기판의 상부면에 일정깊이로 함몰형성된 배치홈(116)에 접착층(135)을 매개로 어태칭된다.
이러한 배치홈(116)은 상기 기판(110)의 상부면에 일정두께 25 내지 35㎛로 형성되는 솔더레지스트층을 일정두께 20 내지 25㎛ 식각하여 제거함으로써 형성할 수 있다.
상기 내부칩(130)은 본딩패드에 일단이 와이어본딩되고, 타단이 상기 기판(110)의 상부면에 접속패드에 와이어본딩되는 내부 도전성 와이어(132)에 의해서 상기 기판(110)과 전기적으로 연결된다.
여기서, 상기 내부칩(130)은 상기 기판(110)의 상부면에 형성된 접속패드와 내부 도전성 와이어(132)를 매개로 와이어본딩되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 상기 배치홈(116)의 바닥면에 플립본딩될 수도 있다.
또한, 상기 배치홈(116)에 배치된 내부칩(130)은 외부환경으로부터 보호될 수있도록 상기 내부칩(130)의 상측에 배치되는 반도체칩(121)과 기판(110)과의 사이에 개재되는 지지부재(126)의 충진량을 확대하여 덮어지거나 상기 기판과 반도체칩사이의 공간으로 별도의 수지물을 충분히 공급하여 형성되는 내부칩 보호부(170)에 의해서 덮어질 수 있다.
이때, 상기 내부칩 보호부(170)는 지지부재(126)와 동일한 수지재로 이루어지거나 서로 다른 수지재로 이루어질 수 있을 뿐만 아니라 상기 지지부재에 접하거나 이격될 수 있다.
이에 따라, 상기 내부칩(130)은 상기 기판(110)과 외부칩 적층체(130)사이에 배치됨으로써 콘트롤러와 같은 칩형 전자부품이 적층체의 외측에 배치되는 패키지에 비하여 크기 및 부피를 줄여 패키지의 경박단소를 가능하게 한다.
상기 도전성 와이어(140)는 상기 외부칩 적층체(130)를 구성하는 반도체칩(121)을 기판(110)과 전기적으로 연결하도록 상기 반도체칩(121)의 상단 일측의 업페이스면에 외부노출되는 본딩패드(122)와 상기 기판(110)의 상부면에 형성된 접속패드(111)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
상기 외부칩 적층체(130)를 구성하는 복수개의 반도체칩(131)과 기판(110)사이를 와이어본딩하는 도전성 와이어(140)는 도 1과 도 2에 도시한 바와 같이, 복수개의 반도체칩(131) 중 최상층의 반도체칩의 본딩패드에 일단이 와이어본딩되고, 상기 기판(110)의 접속패드(111)에 타단이 와이어본딩된 다음, 전원인가시 열을 발생시키는 와이어본딩지그(180)에 의해서 길이중간이 아래층의 반도체칩의 본딩패드에 연속하여 와이어본딩되는 단일 와이어부재(141)로 이루어질 수 있다.
이러한 경우, 상기 기판(110)과 반도체칩(131)사이를 와이어본딩하는 도전성 와이어의 루프높이를 낮추어 패키지의 전체높이를 줄일 수 있고, 소형화 설계를 가능하게 하고, 몰딩시 와이어의 휩쓸림에 의한 쇼트를 방지함은 물른 와이어사용량 및 와이어본딩 공정을 줄일 수 있는 것이다.
또한, 상기 기판(110)의 접속패드(111)와 와이어본딩되는 도전성 와이어(140)는 도 4에 도시한 바와 같이, 상기 외부칩 적층체(120)를 구성하는 복수개의 반도체칩(121)의 각 본딩패드(122)에 일단이 와이어본딩된 다음 상기 기판(110)의 접속패드(111)에 타단이 개별적으로 와이어본딩되는 복수개의 와이어부재(142)로 이루어질 수 있다.
한편, 상기 기판(110)에는 외부칩 적층체(120)와 더불어 도전성 와이어(140)를 외부의 물리적 손상 및 부식과 같은 외부환경으로부터 보호할 수 있도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지봉지재를 이용하여 감싸는 몰드부(150)를 구비함으로써 하나의 패키지형태를 구성한다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.

Claims (10)

  1. 적어도 하나의 접속패드를 구비하는 기판 ;
    상기 기판상에 탑재되는 복수개의 반도체칩을 구비하고, 상기 복수개의 반도체칩의 일측단이 서로 반대방향으로 교대로 돌출되어 업페이스면에 형성된 본딩패드가 외부노출되도록 다단으로 적층되는 외부칩 적층체 ;
    상기 기판과 전기적으로 연결되도록 상기 외부칩 적층체와 상기 기판사이에 형성되는 탑재공간에 배치되는 적어도 하나의 내부칩 ; 및
    상기 반도체칩의 본딩패드와 상기 기판의 접속패드를 전기적으로 연결하는 도전성와이어 ; 를 포함하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 외부칩 적층체는 상하적층되는 반도체칩간의 중첩영역이 상부로 갈수록 서서히 커지면서 폭은 상부로 갈수록 서서히 좁아지는 적층구조로 구비됨을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 외부칩 적층체는 상기 도전성 와이어와 와이어본딩되는 본딩패드를 구비하는 반도체칩의 자유단을 지지하도록 지지부재를 구비함을 특징으로 하는 적층형 반도체 패키지.
  4. 제3항에 있어서,
    상기 지지부재는 탄성소재 또는 열전도성 소재로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 내부칩은 상기 기판에 관통형성된 개구부와 대응하는 반도체칩의 다운페이스면 또는 기판에 탑재되고, 상기 내부칩의 본딩패드에 일단이 와이어본딩된 내부 도전성 와이어의 타단은 개구부를 통하여 상기 기판의 하부면에 형성된 하부 접속패드에 와이어본딩함을 특징으로 하는 적층형 반도체 패키지.
  6. 제1항에 있어서,
    상기 내부칩은 상기 기판의 상부면에 일정깊이 함몰형성된 배치홈에 탑재되고, 상기 내부칩의 본딩패드에 일단이 와이어본딩된 내부 도전성 와이어의 타단은 상기 기판의 상부면에 형성된 접속패드에 와이어본딩됨을 특징으로 하는 적층형 반도체 패키지.
  7. 제6항에 있어서,
    상기 내부칩은 상기 배치홈의 바닥면이나 기판의 상부면에 형성된 접속패드와 내부 도전성 와이어를 매개로 와이어본딩되거나 상기 배치홈의 바닥면에 플립본딩됨을 특징으로 하는 적층형 반도체 패키지.
  8. 제1항에 있어서,
    상기 도전성 와이어는 상기 기판의 접속패드와 복수개의 반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  9. 제1항에 있어서,
    상기 도전성 와이어는 기판의 접속패드와 복수개의 반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  10. 제1항에 있어서,
    상기 기판은 상기 외부칩 적층체 및 도전성 와이어를 외부환경으로부터 보호하는 몰딩부를 포함함을 특징으로 하는 적층형 반도체 패키지.
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