WO2011162488A2 - 적층형 반도체 패키지 - Google Patents

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김현주
정용하
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a stacked semiconductor package, and more particularly, to minimize cracks and flow of the semiconductor chip due to external force while securing a space to prevent contact between the semiconductor chip protruding to one side and the conductive wire as much as possible during wire bonding.
  • the present invention relates to a laminated semiconductor package capable of securing a supporting force so that the support force can be secured.
  • the thickness of the semiconductor chip is gradually thinner.
  • the semiconductor chip has a thickness of only 50 ⁇ m to 100 ⁇ m.
  • FIG. 4 is a block diagram illustrating a stacked semiconductor package according to the related art.
  • a plurality of semiconductor chips 21 are stacked on the substrate 10 in a stepped manner to be inclined in a plurality of steps to bond pads.
  • the first cascade chip stack 20 is externally exposed on one side of the upper chip, and the plurality of semiconductor chips 31 are disposed on the first cascade chip stack 20 in the opposite direction.
  • a second cascade chip stack 30 in which the bonding pads 32 are externally exposed on the other side of the chip top by stacking the casing in multiple stages in an inclined manner.
  • Bonding pads 22 and 32 of the semiconductor chips 21 and 31 of the first and second cascade chip stacks 20 and 30 are connected to the upper surface of the substrate 10. Wire bonding is performed via the pads 12 and 13 and the plurality of conductive wires 23 and 33.
  • reference numeral 14 denotes a solder ball provided on a lower surface of the substrate
  • 50 denotes a molding part formed of a resin material on the substrate.
  • the semiconductor chip 21 of the first cascade chip stacked body 20 stacked in an inclined multilayer on the substrate 10 is connected to the substrate.
  • the bonding pads 32 of the semiconductor chip 31 stacked on the upper surface of the first cascade chip stack 29 in a multi-stepped inclination form are connected to the other connection pads 13 of the substrate 10.
  • the bonding pads 32 exposed on one side of the upper end of the chip in the process of bonding the conductive wires 33 through the conductive wire 33 the first cascade chip laminate having a lower overhang shape protruding to the left in the drawing. Since there is no structure supporting the lower portion of 20, it causes a bouncing during the bonding operation, which makes it difficult to perform a precise wire bonding operation, causing bonding defects and causing cracks of the semiconductor chips stacked in multiple layers.
  • the contact between the conductive wire 23 of the first cascade chip stack 20 and the semiconductor chip 31 of the second cascade chip stack 30 and the first cascade chip stack Defects in which the semiconductor chip 21 of the sieve 20 is damaged by external forces increase and become more frequent as the thickness of the semiconductor chip becomes thinner.
  • the present invention is to solve the above problems, the object is to crack the semiconductor chip by the external force while ensuring a space to prevent the contact between the semiconductor chip and the conductive wire protruding to one side as possible during wire bonding And to provide a stacked semiconductor package that can secure a supporting force to minimize the flow.
  • a substrate having a first connection pad and a second connection pad on the upper surface;
  • a first cascade chip stack mounted on the substrate and having a plurality of first semiconductor chips stacked in a step shape such that a first bonding pad is exposed to the outside;
  • At least one spacer stacked on an upper surface of the uppermost semiconductor chip to externally expose a bonding pad of the uppermost semiconductor chip stacked on the first cascade chip stack;
  • a second cascade chip stacked body mounted on an upper surface of the spacer and having a plurality of second semiconductor chips stacked in a step shape such that a second bonding pad is exposed to the outside;
  • a first conductive wire that serves to electrically connect the first bonding pad of the first semiconductor chip and the first connection pad of the substrate;
  • a second conductive wire connected to the second bonding pad of the second semiconductor chip and an electrical connection between the second connection pad of the substrate.
  • the spacers are arranged stepwise between the uppermost semiconductor chip stacked on the first cascade chip stack and the lowermost semiconductor chip stacked on the second cascade chip stack.
  • the spacer is overlapped with the uppermost semiconductor chip stacked on the first cascade chip stack so as to expose the lower surface of the one end.
  • the upper surface of the substrate is in contact with the one end and the upper end of the spacer or the one end and the upper end of the semiconductor chip of the second cascade chip stack contact the constant support for supporting the second cascade chip stack It has a support member of height.
  • the substrate includes a molding to protect the first cascade chip stack and the second cascade chip stack from an external environment.
  • the present invention by providing a spacer having a constant thickness between the first cascade chip stack and the second cascade chip stack, the upper overhang region and the first cascade of the second cascade chip stack A semiconductor chip stacked on a second cascade protruding to one side during wire bonding of the first conductive wire because a space having a wide upper and lower interval between the first bonding pads of the uppermost semiconductor chip stacked on the chip stack can be formed.
  • the electrical short accident can be prevented by preventing contact between the uppermost loop of the first conductive wire and the first conductive wire.
  • the second cascade chip stack or the spacer is provided with a support member having a predetermined height in contact with the upper end, the second conductive wire can be supported by being inclined and stacked in multiple stages on the upper surface of the spacer. The effect of improving the reliability and quality of the product by minimizing and preventing cracks and flow of the semiconductor chips stacked on the first cascade by the external force of the lower part transmitted to one side end of the second cascade during wire bonding of Is obtained.
  • FIG. 1 is a cross-sectional view illustrating a stacked semiconductor package according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a stacked semiconductor package according to a second exemplary embodiment of the present invention.
  • FIG 3 is a cross-sectional view illustrating a stacked semiconductor package according to a third exemplary embodiment of the present invention.
  • FIG. 4 is a cross-sectional view illustrating a stacked semiconductor package according to the related art.
  • the stacked semiconductor package 100 may include a substrate 110, a first cascade chip stack 120, a spacer 140, and a second cascade.
  • the chip chip stack 130, the first and second conductive wires 123, and the second conductive wire 133 are included.
  • the substrate 110 is wire-bonded with an end portion of the first conductive wire 123 on an upper surface on which the first cascade chip stack 120 and the second cascade 130 are sequentially stacked and disposed.
  • a second connection pad 113 is wire-bonded with an end of the second conductive wire 113 together with the first connection pad 112.
  • the substrate 110 is provided with a printed circuit board that can be mounted on the main substrate through each of the solder ball 114 is applied on the ball land for electrical connection with the main substrate not shown on the lower surface Can be.
  • the first cascade chip stack 120 includes a plurality of first semiconductor chips 121 mounted on at least two or more stages on an upper surface of the substrate 110, and the plurality of first semiconductor chips 121 forms a first bonding pad 122 wire-bonded with the first conductive wire 123 on one side end upper surface, and is inclined to the left in the drawing to expose the first bonding pad 122 to the outside. Multi-stage stacking stepped.
  • the spacer 140 is an intervening material having a predetermined thickness interposed between the first cascade chip stack 120 and the second cascade chip stack 130, and the spacer 140 is formed in the first casing.
  • the first bonding pad 122 of the uppermost semiconductor chip 121 stacked on the tide chip stack 120 is stacked on the upper surface of the uppermost semiconductor chip.
  • the mounting position of the second cascade chip stack 130 is raised by the thickness of the spacer 140 so that the first semiconductor chip 121 of the uppermost semiconductor chip 121 of the first cascade chip stack 120 is raised.
  • the space between the bonding pad 122 and the upper overhang region of the first cascade chip stack 130 facing the same may be increased.
  • the spacer 140 may be made of a material such as silicon or may be made of a thermally conductive material having high thermal conductivity so that heat generated from a semiconductor chip can be easily released to the outside.
  • the second cascade chip stack 130 includes a plurality of second semiconductor chips 131 mounted on at least two or more stages on an upper surface of the spacer 140, and the plurality of second semiconductor chips 131 is stacked in a stepped manner so that the second bonding pad 132 formed on one side of the upper surface is exposed to the outside.
  • the second cascade chip stacks are disposed such that the second bonding pads 132 of the second semiconductor chip 131 and the first bonding pads 122 of the first semiconductor chip 121 are disposed in opposite directions.
  • the semiconductor chips 131 of the sieve 130 are turned and stacked in multiple stages.
  • the first and second semiconductor chips 121 and 131 may be provided as any one of a memory chip such as an SRAM and a DRAM, a digital integrated circuit chip, an RF integrated circuit chip, and a baseband chip according to a set device to which a package is applied. Can be.
  • the spacer 140 may include the uppermost semiconductor chip 121 stacked on the first cascade chip stack 120 so as to expose the lower surface of one side end thereof downward.
  • the second cascade chip stack 130 may be disposed in a stepped manner with the lowermost semiconductor chip 131 stacked on the semiconductor chip 131.
  • the spacer 140 may include the uppermost semiconductor chip 121 stacked on the first cascade chip stack 120 so as to expose a lower surface of one side end thereof. Can be nested.
  • the first conductive wire 123 may electrically connect the plurality of first semiconductor chips 121 constituting the first cascade chip stack 120 with the substrate 110 to be electrically connected to the first semiconductor chip 121. It consists of a wire member of a predetermined length bonded between the first bonding pad 122 formed on the upper surface of one side end of the first side and the first connection pad 112 formed on the upper surface of the substrate 110.
  • the first bonding pad 122 of the semiconductor chip 121 and the first connection pad 112 of the substrate 110 are wire-bonded as a wire bonder through the first conductive wire 123.
  • the uppermost loop of the first conductive wire 123 having one end wire bonded to the bonding pad 122 may prevent an electrical short accident in contact with the second semiconductor chip 131.
  • an electrical short accident may be prevented by preventing contact between the first conductive wire 123 and the second semiconductor chip 131 swept by the resin material injected during molding of the molding part for forming the molding part 150 on the substrate. It can be prevented.
  • the second conductive wire 133 may electrically connect the plurality of second semiconductor chips 131 constituting the second cascade chip stacked body 130 with the substrate 110 to be electrically connected to the second semiconductor chip 131.
  • one side end and the upper end of the spacer 140 may be in contact with the upper surface of the substrate 110 corresponding to the lower surface of one side end of the spacer 140 to contact the second cascade chip stack 130. It may be provided with a support member 145 of a predetermined height.
  • the support member 145 may be disposed on an upper surface of the substrate such that one end and an upper end of the spacer 140 overlapping the lowermost semiconductor chip 131 stacked on the second cascade chip stack 130 are in contact with each other. Although illustrated and described as being provided, the present invention is not limited thereto and may be provided on an upper surface of the substrate 110 such that one end and an upper end of the semiconductor chip 131 protruding outward from the spacer 140 are in contact with each other.
  • the second cascade chip stacked body 130 can be reinforced while being supported by the support member 145 having an upper end contacting the spacer 140 or the semiconductor chip 131, the spacer ( It is possible to prevent the crack phenomenon in which the second cascade chip stack 130 stacked on the upper surface of the 140 is inclined in a flow or the semiconductor chip 121 of the first cascade chip stack 120 is damaged. It is.
  • the support 145 is made of an elastic material such as resin or heat generated from the chip when the semiconductor chip is driven to elastically support the load of the entire semiconductor chip of the second cascade chip stack 130. It may be made of a material having excellent thermal conductivity, such as copper and aluminum to guide the emission to the substrate 110.
  • the substrate 110 has an upper physical surface of the first and second conductive wires 123 and 133 together with the first cascade chip stack 120 and the second cascade chip stack 130.
  • it comprises a mold portion 150 wrapped using a resin encapsulation material such as epoxy molding compound (Epoxy Molding Compound) to form a package form.

Abstract

적층형 반도체 패키지를 제공한다. 본 발명은 제1접속패드와 제2접속패드를 상부면에 구비하는 기판; 상기 기판상에 탑재되고 제1본딩패드가 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체; 상기 제1캐스캐이드 칩적층체에 적층된 최상층 반도체칩의 본딩패드를 외부노출하도록 상기 최상층 반도체칩의 상부면에 적층되는 적어도 하나의 스페이서; 상기 스페이서의 상부면에 탑재되고, 제2본딩패드가 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제2캐스캐이드 칩적층체; 상기 제1반도체칩의 제1본딩패드와 상기 기판의 제1접속패드의 전기적 연결을 매개하는 역활의 제1도전성 와이어; 및 상기 제2반도체칩의 제2본딩패드와 상기 기판의 제2접속패드의 전기적 연결을 매개하는 연결의 제2도전성 와이어를 포함한다.

Description

적층형 반도체 패키지
본 발명은 적층형 반도체 패키지에 관한 것으로, 더욱 상세히는 와이어 본딩시 일측으로 돌출된 반도체 칩과 도전성 와이어와의 접촉을 최대한 방지할 수 있도록 공간을 확보하면서 외력에 의한 반도체 칩의 크랙 및 유동을 최소화할 수 있도록 지지력을 확보할 수 있는 적층형 반도체 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 더 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이러한 전자기에 채용되는 반도체 칩을 패키징하는 기술은 이러한 요구에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 것이다.
반도체 패키지의 사이즈가 반도체 칩(chip) 또는 다이(die) 사이즈의 약 110% 내지 120%에 불과한 칩 스케일 패키지(chipscale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수 개의 반도체 칩들을 상호적층 시킨 적층형 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
복수개의 반도체 칩들을 적층한 적층형 반도체 패키지의 경우, 적층된 반도체 칩들의 본딩패드 및 기판의 접속패드를 도전성 와이어로 연결하는 고도의 기술이 요구된다.
이에 따라, 보다 많은 반도체 칩들을 제한된 공간에서 적층하여 데이터 용량 및 처리 속도를 향상시기 위해서 반도체 칩의 두께는 점차 얇아지고 있으며, 이 결과 최근 반도체 칩은 50 ㎛ 내지 100 ㎛에 불과한 두께를 갖는다.
도 4는 종래기술에 따른 적층형 반도체 패키지를 도시한 구성도로서, 종래의 적층형 반도체 패키지(1)는 기판(10)상에 복수개의 반도체 칩(21)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(22)가 칩상단 일측에 외부노출되는 제1캐스캐이드 칩적층체(20)를 구비하고, 상기 제1캐스캐이드 칩적층체(20) 상에 반대방향으로 복수개의 반도체 칩(31)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(32)가 칩상단 타측에 외부노출되는 제2캐스캐이드 칩적층체(30)를 구비한다.
상기 제1,2캐스캐이드 칩적층체(20,30)의 각 반도체칩(21,31)에 구비되는 각각의 본딩패드(22,32)는 상기 기판(10)의 상부면에 구비된 접속패드(12,13)와 복수개의 도전성 와이어(23,33)를 매개로 하여 와이어본딩된다.
도 4에서 미설명 부호 14는 기판 하부면에 구비되는 솔더볼이고, 50은 기판상에 수지재로 성형되는 몰딩부이다.
그러나, 이러한 종래의 적층형 반도체 패키지(1)를 제조하는 공정 중, 상기 기판(10)상에 경사지게 다층으로 적층된 제1캐스캐이드 칩적층체(20)의 반도체 칩(21)을 기판의 접속패드(12)와 도전성 와이어(23)를 매개로 와이어본딩하는 과정에서 상기 도전성 외어어(23)의 최상부에 형성되는 루프가 적층구조상 와이어본딩 영역으로 도면상 우측으로 돌출된 상부 오버행(overhang) 형태를 갖는 제2캐스케이드(30)의 반도체칩(31)에 접촉되면서 전기적 쇼트사고를 유발하는 한편, 몰딩부를 형성하는 과정에서 주입되는 수지에 의해 휩쓸려지는 도전성 와이어와 반도체칩간을 접촉을 유발하였다.
또한, 상기 제1캐스캐이드 칩적층체(29)의 상부면에 다단으로 경사진 계단형으로 적층된 반도체칩(31)의 본딩패드(32)를 기판(10)의 다른 접속패드(13)에 도전성 와이어(33)를 매개로 본딩하는 과정에서 칩상단 일측에 노출된 본딩패드(32)에 직하부로 외력이 가해지면 도면상 좌측으로 돌출된 하부오버행 형태를 갖는 제1캐스캐이드 칩적층체(20)를 하부에서 지지하는 구조물이 없기 때문에 본딩작업시 바운싱(bouncing)을 유발하여 정밀한 와이어본딩 작업을 곤란하게 하여 본딩불량을 유발하고 다층으로 적층된 반도체칩의 크랙을 유발시키는 문제점이 있었다.
그리고, 와이어본딩시 제1캐스캐이드 칩적층체(20)의 도전성 와이어(23)와 제2캐스캐이드 칩적층체(30)의 반도체 칩(31)간의 접촉 및 제1캐스캐이드 칩적층체(20)의 반도체칩(21)이 외력에 의해서 파손되는 불량은 반도체 칩의 두께가 얇아지는 박형화 추세에 따라 증가하여 빈번해지고 있는 실정이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 와이어 본딩시 일측으로 돌출된 반도체 칩과 도전성 와이어와의 접촉을 최대한 방지할 수 있도록 공간을 확보하면서 외력에 의한 반도체 칩의 크랙 및 유동을 최소화할 수 있도록 지지력을 확보할 수 있는 적층형 반도체 패키지를 제공하고자 한다.
상기 목적을 달성하기 위한 구체적인 수단으로서 본 발명은, 제1접속패드와 제2접속패드를 상부면에 구비하는 기판 ; 상기 기판상에 탑재되고 제1본딩패드가 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ; 상기 제1캐스캐이드 칩적층체에 적층된 최상층 반도체칩의 본딩패드를 외부노출하도록 상기 최상층 반도체칩의 상부면에 적층되는 적어도 하나의 스페이서 ; 상기 스페이서의 상부면에 탑재되고, 제2본딩패드가 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제2캐스캐이드 칩적층체 ; 상기 제1반도체칩의 제1본딩패드와 상기 기판의 제1접속패드의 전기적 연결을 매개하는 역활의 제1도전성 와이어; 및 상기 제2반도체칩의 제2본딩패드와 상기 기판의 제2접속패드의 전기적 연결을 매개하는 연결의 제2도전성 와이어를 포함하는 적층형 반도체 패키지를 포함한다.
바람직하게, 상기 스페이서는 상기 제1캐스캐이드 칩적층체에 적층된 최상층 반도체 칩과 상기 제2캐스캐이드 칩적층체에 적층된 최하층 반도체칩과의 사이에 계단형으로 배치된다.
바람직하게, 상기 스페이서는 일측단의 하부면을 하부로 노출시킬 수 있도록 상기 제1캐스캐이드 칩적층체에 적층된 최상층 반도체 칩과 중첩배치된다.
바람직하게, 상기 기판의 상부면에는 상기 스페이서의 일측단과 상부단이 접하거나 상기 제2캐스캐이드 칩적층체의 반도체칩의 일측단과 상부단이 접하여 제2캐스캐이드 칩적층체를 지지하는 일정높이의 지지부재를 구비한다.
바람직하게, 상기 기판은 상기 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체를 외부환경으로부터 보호하는 몰딩부를 포함한다.
본 발명에 의하면, 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체사이에일정두께를 갖는 스페이서를 구비함으로써 제2캐스캐이드 칩적층체의 상부 오버행 영역과 제1캐스캐이드 칩적층체에 적층된 최상층 반도체칩의 제1본딩패드간의 상하간격을 넓게 확보한 공간을 형성할 수 있기 때문에 제1도전성와이어의 와이어 본딩시 일측으로 돌출된 제2캐스캐이드에 적층된 반도체 칩과 제1도전성 와이어의 최상단 루프간의 접촉을 방지하여 전기적인 쇼트사고를 예방할 수 있다.
또한, 제2캐스캐이드 칩적층체 또는 스페이서에 상부단이 접하는 일정높이의 지지부재를 구비함으로써 스페이서의 상부면에 경사지게 다단으로 적층된 제2캐스캐이드를 지지할 수 있기 때문에 제2도전성 와이어의 와이어 본딩시 제2캐스캐이드의 일측단에 전달되는 직하부의 외력에 의하여 제1캐스캐이드에 적층된 반도체 칩의 크랙 및 유동을 방지하면서 최소화하여 제품의 신뢰성 및 품질을 높일 수 있는 효과가 얻어진다.
도 1은 본 발명의 제1 실시 예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2 실시 예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3 실시 예에 따른 적층형 반도체 패키지를 도시한 단면도이다
도 4는 종래기술에 따른 적층형 반도체 패키지를 도시한 단면도이다.
본 발명의 바람직한 실시예에 대해서 첨부된 도면을 따라 더욱 상세히 설명한다.
본 발명의 제1실시예에 따른 적층형 반도체 패키지(100)는 도 1에 도시한 바와 같이, 기판(110), 제1캐스캐이드 칩적층체(120), 스페이서(140), 제2캐스캐이드 칩적층체(130), 제1,2도전성 와이어(123), 제2도전성 와이어(133)를 포함한다.
상기 기판(110)은 상기 제1캐스캐이드 칩적층체(120)와 제2캐스캐이드(130)가 연속하여 적층되어 배치되는 상부면에 상기 제1도전성 와이어(123)의 단부와 와이어본딩되는 제1접속패드(112)와 더불어 상기 제2도전성 와이어(113)의 단부와 와이어본딩되는 제2접속패드(113)를 구비한다.
이러한 기판(110)은 하부면에 미도시된 메인기판과의 전기적인 연결을 위해서 볼랜드상에 도포되는 솔더볼(114)을 각각 구비하여 이를 매개로 메인기판상에 탑재할 수 있는 인쇄회로기판으로 구비될 수 있다.
상기 제1캐스캐이드 칩적층체(120)는 상기 기판(110)의 상부면에 적어도 2개이상 다단으로 탑재되는 복수개의 제1반도체칩(121)을 포함하고, 이러한 복수개의 제1반도체칩(121)은 일측단 상부면에 제1도전성 와이어(123)와 와이어본딩되는 제1본딩패드(122)를 형성하고, 상기 제1본딩패드(122)를 외부로 노출시키도록 도면상 좌측으로 경사지게 계단형으로 다단 적층된다.
상기 스페이서(140)는 상기 제1캐스캐이드 칩적층체(120)와 제2캐스캐이드 칩적층체(130)사이에 개재되는 일정두께의 개재물로서, 이러한 스페이서(140)는 상기 제1캐스태이드 칩적층체(120)에 적층된 최상층 반도체칩(121)의 제1본딩패드(122)를 외부노출하도록 상기 최상층 반도체칩의 상부면에 적층배치된다.
이에 따라, 상기 스페이서(140)의 두께만큼 상기 제2캐스캐이드 칩적층체(130)의 탑재위치를 상승시켜 제1캐스캐이드 칩적층체(120)의 최상층 반도체칩(121)의 제1본딩패드(122)와 이에 대향하는 제1캐스캐이드 칩적층체(130)의 상부 오버행영역간의 간격을 넓혀 공간을 확보할 수 있는 것이다.
이러한 스페이서(140)는 실리콘과 같은 소재로 이루어지거나 반도체 칩에서 발생한 열을 외부로 용이하게 방출할 수 있도록 열전도도가 높은 열전도성 소재로 이루어질 수 있다.
상기 제2캐스캐이드 칩적층체(130)는 상기 스페이서(140)의 상부면에 적어도 2개이상 다단으로 탑재되는 복수개의 제2반도체칩(131)을 포함하고, 이러한 복수개의 제2반도체칩(131)은 상부면 일측에 형성된 제2본딩패드(132)가 상부로 외부노출되도록 경사지게 계단형으로 적층된다.
이때, 상기 제2반도체 칩(131)의 제2본딩패드(132)와 상기 제1반도체 칩(121)의 제1본딩패드(122)는 서로 반대방향으로 배치되도록 상기 제2 캐스캐이드 칩적층체(130)의 반도체칩(131)은 방향 전환되어 다단으로 적층된다.
여기서, 상기 제1,2 반도체칩(121)(131)은 패키지가 적용되는 세트기기에 따라 SRAM, DRAM과 같은 메모리 칩, 디지탈집적회로칩, RF집적회로칩 및 베이스밴드칩중 어느 하나로 구비될 수 있다.
한편, 상기 스페이서(140)는 도 1에 도시한 바와 같이, 일측단의 하부면을 하부로 노출시킬 수 있도록 상기 제1캐스 캐이드 칩적층체(120)에 적층된 최상층 반도체 칩(121)과 상기 제2캐스캐이드 칩적층체(130)에 적층된 최하층 반도체칩(131)과의 사이에 계단형으로 배치될 수 있다.
또한, 상기 스페이서(140)는 도 2에 도시한 바와 같이, 일측단의 하부면을 하부로 노출시킬 수 있도록 상기 제1캐스 캐이드 칩적층체(120)에 적층된 최상층 반도체 칩(121)과 중첩배치될 수 있다.
상기 제1도전성 와이어(123)는 상기 제1캐스캐이드 칩적층체(120)를 구성하는 복수개의 제1반도체칩(121)을 기판(110)과 전기적으로 연결하도록 상기 제1반도체칩(121)의 일측단 상부면에 형성된 제1본딩패드(122)와 상기 기판(110)의 상부면에 형성된 제1접속패드(112)와의 사이에 본딩연결되는 일정길이의 와이어부재로 이루어진다.
이러한 제1도전성 와이어(123)를 매개로 반도체칩(121)의 제1본딩패드(122)와 기판(110)의 제1접속패드(112)를 와이어본딩기로서 와이어 본딩하는 공정시 상기 제1캐스캐이드 칩적층체(120)와 제2캐스캐이드 칩적층체(130)사이에 개재되는 스페이서(140)에 의해서 상기 제1캐스캐이드 칩적층체(120)에 적층된 최상층 반도체 칩(121)의 제1본딩패드(122)와 상기 제2캐스캐이드 칩적층체(130)의 상부 오버행영역사이의 상하간격을 넓힌 공간을 확보할 수 있기 때문에 상기 최상층 반도체 칩(121)의 제1본딩패드(122)에 일단이 와이어본딩되는 제1도전성와이어(123)의 최상단 루프가 제2반도체칩(131)에 접촉되는 전기적 쇼트사고를 방지할 수 있는 것이다.
또한, 상기 기판상에 몰딩부(150)를 형성하기 위한 몰딩부 성형시 주입되는 수지재에 의해서 휩쓸리는 제1도전성 와이어(123)와 제2반도체칩(131)간의 접촉을 방지하여 전기적 쇼트사고를 예방할 수 있는 것이다.
상기 제2도전성 와이어(133)는 상기 제2캐스캐이드 칩적층체(130)를 구성하는 복수개의 제2반도체칩(131)를 기판(110)과 전기적으로 연결하도록 상기 제2반도체칩(131)의 일측단 상부면에 형성되어 상부로 외부노출되는 제2본딩패드(132)와 상기 기판(110)의 상부면에 형성된 제2접속패드(113)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
그리고, 상기 스페이서(140)의 일측단 하부면과 대응하는 기판(110)의 상부면에는 상기 스페페이서(140)의 일측단과 상부단이 접하여 상기 제2캐스캐이드 칩적층체(130)를 지지하는 일정높이의 지지부재(145)를 구비할 수 있다.
여기서, 상기 지지부재(145)는 상기 제2캐스캐이드 칩적층체(130)에 적층된 최하층 반도체칩(131)과 중첩된 스페이서(140)의 일측단과 상부단이 접하도록 기판의 상부면에 구비되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 상기 스페이서(140)로부터 외측으로 돌출된 반도체칩(131)의 일측단과 상부단이 접하도록 기판(110)의 상부면에 구비될 수도 있다.
이에 따라, 상기 제2도전성 와이어(133)를 매개로 반도체칩(131)의 제2본딩패드(132)와 기판(110)의 제2접속패드(113)를 와이어본딩기로서 와이어 본딩하는 공정시 상기 스페이서(140) 또는 반도체칩(131)에 상단이 접하는 지지부재(145)에 의해서 제2캐스캐이드 칩적층체(130)를 지지하면서 보강할 수 있기 때문에 직하부의 외력에 의해서 상기 스페이서(140)의 상부면에 경사지게 다단 적층된 제2캐스캐이드 칩적층체(130)가 유동되거나 제1캐스캐이드 칩적층체(120)의 반도체칩(121)이 파손되는 크랙현상을 방지할 수 있는 것이다.
또한, 상기 지지대(145)는 제2캐스캐이드 칩적층체(130)의 전체 반도체칩의 하중을 탄력적으로 지지하도록 수지물과 같은 탄성소재로 이루어지거나 반도체칩의 구동시 칩에서 발생하는 열을 기판(110)으로 방출안내하도록 구리,알루미늄과 같이 열전도성이 우수한 소재로 이루어질 수 있다.
한편, 상기 기판(110)은 상부면에 상기 제1캐스캐이드 칩적층체(120)와 제2캐스캐이드 칩적층체(130)와 더불어 제1,2도전성 와이어(123,133)를 외부의 물리적 손상 및 부식과 같은 외부환경으로부터 보호할 수 있도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지봉지재를 이용하여 감싸는 몰드부(150)를 구비함으로써 하나의 패키지형태를 구성한다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.

Claims (5)

  1. 제1접속패드와 제2접속패드를 상부면에 구비하는 기판 ;
    상기 기판상에 탑재되고 제1본딩패드가 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ;
    상기 제1캐스캐이드 칩적층체에 적층된 최상층 반도체칩의 본딩패드를 외부노출하도록 상기 최상층 반도체칩의 상부면에 적층되는 적어도 하나의 스페이서 ;
    상기 스페이서의 상부면에 탑재되고, 제2본딩패드가 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제2캐스캐이드 칩적층체 ;
    상기 제1반도체칩의 제1본딩패드와 상기 기판의 제1접속패드의 전기적 연결을 매개하는 역활의 제1도전성 와이어; 및
    상기 제2반도체칩의 제2본딩패드와 상기 기판의 제2접속패드의 전기적 연결을 매개하는 연결의 제2도전성 와이어를 포함하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 스페이서는 상기 제1캐스캐이드 칩적층체에 적층된 최상층 반도체 칩과 상기 제2캐스캐이드 칩적층체에 적층된 최하층 반도체칩과의 사이에 계단형으로 배치됨을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 스페이서는 일측단의 하부면을 하부로 노출시킬 수 있도록 상기 제1캐스캐이드 칩적층체에 적층된 최상층 반도체 칩과 중첩배치됨을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 기판의 상부면에는 상기 스페이서의 일측단과 상부단이 접하거나 상기 제2캐스캐이드 칩적층체의 반도체칩의 일측단과 상부단이 접하여 제2캐스캐이드 칩적층체를 지지하는 일정높이의 지지부재를 구비함을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 기판은 상기 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체를 외부환경으로부터 보호하는 몰딩부를 포함함을 특징으로 하는 적층형 반도체 패키지.
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