KR102065648B1 - 반도체 패키지 - Google Patents

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KR102065648B1
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박수재
전현석
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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 패키지 기판, 패키지 기판 상에 실장된 제1 반도체 칩, 제1 반도체 칩 상에 실장되며 제1 반도체 칩의 적어도 일부를 노출시키는 제2 반도체 칩 및 제1 반도체 칩의 가장자리에 배치되며 제1 및 제2 반도체 칩들 사이의 스트레스를 완화하기 위한 스트레스 완화 구조물을 포함한다.

Description

반도체 패키지{Semiconductor package}

본 발명은 반도체 패키지에 관련된 것으로, 더욱 상세하게는 다수의 반도체 칩들이 수직 적층된 반도체 패키지에 관련된 것이다.

반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.

전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 다양한 공정들에서 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.

본 발명이 이루고자 하는 일 기술적 과제는 고집적화 및/또는 고속화된 반도체 패키지를 제공하는 데 있다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 실장된 제1 반도체 칩; 상기 제1 반도체 칩 상에 실장되며, 상기 제1 반도체 칩의 적어도 일부를 노출시키는 제2 반도체 칩; 및 상기 제1 반도체 칩의 가장자리에 배치되며, 상기 제1 및 제2 반도체 칩들 사이의 스트레스를 완화하기 위한 스트레스 완화 구조물을 포함한다.

본 발명의 일 실시예에 따르면, 상기 스트레스 완화 구조물은 에폭시 수지(epoxy resin), 폴리이미드(polyimide), 실리콘(silicon) 및 고무(rubber) 중 적어도 하나를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 제2 반도체 칩 상에 상기 스트레스 완화 구조물을 오버랩하며 실장되는 제3 반도체 칩을 더 포함할 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩 상에 배치될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 스트레스 완화 구조물의 적어도 일부는 상기 제2 반도체 칩과 오버랩되며, 다른 일부는 상기 제2 반도체 칩의 가장자리로부터 돌출될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 스트레스 완화 구조물은 상기 제2 반도체 칩 가장자리 아래에 배치되어 상기 제2 반도체 칩에 의해 완전하게 오버랩될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 스트레스 완화 구조물은 상기 제1 반도체 칩의 코너 상에, 상기 제1 반도체 칩으로부터 돌출된 구조를 가질 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩의 코너에 배치될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩의 가장자리를 따라 연장하는 라인 형상일 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩의 적어도 두 개의 변이 만나는 코너에서 'L'자 형상을 가질 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 2a 내지 도 2d는 도 1의 반도체 패키지를 I-I'으로 절단한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 실시예들에 따른 스트레스 완화 구조물의 구조들을 설명하기 위한 평면도들이다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 4b는 도 4a의 반도체 패키지를 I-I'으로 절단한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 6a 내지 도 6d는 도 5의 반도체 패키지를 I-I'으로 절단한 단면도들이다.
도 7a 내지 도 7e는 본 발명의 실시예들에 따른 스트레스 완화 구조물의 구조들을 설명하기 위한 평면도들이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따른 스트레스 완화 구조물의 구조들을 설명하기 위한 평면도들이다.
도 10a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 10b는 도 10a의 반도체 패키지를 I-I'으로 절단한 단면도이다.
도 11a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 11b는 도 11a의 반도체 패키지를 I-I'으로 절단한 단면도이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 공정을 설명하기 위한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 제조하는 공정을 설명하기 위한 단면도들이다.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.

(반도체 패키지_ 제1 실시예 )

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다. 도 2a 내지 도 2d는 도 1의 반도체 패키지를 I-I'으로 절단한 단면도들이다.

도 1 및 도 2a를 참조하면, 반도체 패키지는 패키지 기판(100)과, 상기 패키지 기판(100) 상에 수직 적층된 다수의 반도체 칩들(110, 120, 130, 140)과, 상기 패키지 기판(100) 및 상기 다수의 반도체 칩들을 덮는 몰드막(mold layer, 150)을 포함할 수 있다.

상기 패키지 기판(100)은 평판 형태를 가지며, 배선 패턴들을 포함할 수 있다. 일 예로, 상기 배선 패턴들은 상기 패키지 기판(100)의 상부면에 형성될 수 있다. 다른 예로, 상기 배선 패턴들은 상기 패키지 기판(100)의 상부면 및 하부면에 형성될 수 있다. 상기 패키지 기판(100)은 인쇄회로기판, 테이프 배선 기판 및 세라믹 기판 중 하나일 수 있다.

상기 다수의 반도체 칩들(110, 120, 130, 140)은 상기 패키지 기판(100)의 상부면에 수직 적층될 수 있다. 상기 다수의 반도체 칩들(110, 120, 130, 140) 각각은 메모리 소자들(memory devices) 또는 로직 소자들(logic devices)이 형성된 반도체 기판을 포함할 수 있다. 일 예로, 상기 반도체 칩들(110, 120, 130, 140) 중 일 반도체 칩(110)은 플래쉬 메모리(flash memory), DRAM(dynamic random access memory), 혹은 SRAM(static random access memory)일 수 있으며, 상기 반도체 칩들(110, 120, 130, 140) 중 다른 반도체 칩(120)은 메모리 컨트롤러(memory controller), 프로세서(processor) 혹은 시스템 온 칩(system on chip)일 수 있다. 상기 반도체 기판은 실리콘, 게르마늄 및/또는 실리콘 게르마늄을 포함할 수 있다.

본 실시예에 따르면, 반도체 칩들(110, 120, 130, 140)중 적어도 두 개의 반도체 칩들이 상기 패키지 기판(100) 상에 수직 적층되며, 아래에 배치된 반도체 칩의 적어도 일부가 위에 배치된 반도체 칩에 의해 노출되도록 적층될 수 있다.

본 발명의 실시예들에 따르면, 4개의 반도체 칩들(110, 120, 130, 140)을 예시적으로 도시한다. 또한, 설명의 용이함을 위하여, 상기 패키지 기판(100)에 가장 인접한 반도체 칩부터 제1 반도체 칩(110), 제2 반도체 칩(120), 제3 반도체 칩(130) 및 제4 반도체 칩(140)이라 명명한다.

도 1에 도시된 본 발명의 일 실시예에 따르면, 4개의 반도체 칩들(110, 120, 130, 140)의 크기는 실질적으로 동일할 수 있다. 상기 4개의 반도체 칩들(110, 120, 130, 140)은 계단식(cascade)으로 적층될 수 있다. 아래의 반도체 칩에서 위로 적층되는 반도체 칩들은 변 방향으로 이동하면서 적층될 수 있다. 예를 들어 구체적으로 설명하면, 상기 패키지 기판(100) 상에 제1 반도체 칩(110)이 적층되고, 상기 제1 반도체 칩(110)의 오른쪽 일부를 노출되도록 상기 제2 반도체 칩(120)이 왼쪽으로 이동하여 적층될 수 있다. 상기 제3 반도체 칩(130)은 상기 제2 반도체 칩(120)의 오른쪽 일부를 노출되도록 왼쪽으로 이동하여 적층되며, 상기 제4 반도체 칩(140)은 상기 제3 반도체 칩(130)의 오른쪽 일부가 노출되도록 왼쪽으로 이동하여 적층될 수 있다.

도 2a 내지 도 2d를 참조하면, 상기 패키지 기판(100) 및 상기 제1 반도체 칩(110)을 전기적으로 연결하는 제1 연결 패턴들(102)이 상기 패키지 기판(100)과 상기 제1 반도체 칩(110) 사이에 배치될 수 있다. 상기 제1 연결 패턴들(102)은 솔더 볼(solder ball)을 포함할 수 있다. 상기 제1 연결 패턴들(102)은 제1 언더 필(first under fill, 104)에 의해 보호될 수 있다. 또한, 상기 제1 반도체 칩(110)은, 상기 패키지 기판(100) 및 상기 제2 반도체 칩(120)을 전기적으로 연결하며, 상기 제1 반도체 칩(110)을 관통하는 제1 비아들(first vias, 106)을 포함할 수 있다.

상기 제1 및 제2 반도체 칩들(110, 120)을 전기적으로 연결하는 제2 연결 패턴들(112)이 상기 제1 및 제2 반도체 칩들(110, 120) 사이에 배치될 수 있다. 상기 제2 연결 패턴들(112)은 솔더 볼을 포함할 수 있다. 상기 제2 연결 패턴들(112)은 제2 언더 필(114)에 의해 보호될 수 있다. 또한, 상기 제2 반도체 칩(120)은, 상기 제1 반도체 칩(110) 및 상기 제3 반도체 칩(130)을 전기적으로 연결하며, 상기 제2 반도체 칩(120)을 관통하는 제2 비아들(116)을 포함할 수 있다.

상기 제2 및 제3 반도체 칩들(120, 130)을 전기적으로 연결하는 제3 연결 패턴들(122)이 상기 제2 및 제3 반도체 칩들(120, 130) 사이에 배치될 수 있다. 상기 제3 연결 패턴들(122)은 솔더 볼을 포함할 수 있다. 상기 제3 연결 패턴들(122)은 제3 언더 필(124)에 의해 보호될 수 있다. 또한, 상기 제3 반도체 칩(130)은, 상기 제2 반도체 칩(120) 및 상기 제4 반도체 칩(140)을 전기적으로 연결하며, 상기 제3 반도체 칩(130)을 관통하는 제3 비아들(126)을 포함할 수 있다.

상기 제3 및 제4 반도체 칩들(130, 140)을 전기적으로 연결하는 제4 연결 패턴들(132)이 상기 제3 및 제4 반도체 칩들(130, 140) 사이에 배치될 수 있다. 상기 제4 연결 패턴들(132)은 솔더 볼을 포함할 수 있다. 상기 제4 연결 패턴들(132)은 제4 언더 필(134)에 의해 보호될 수 있다.

도 2a에 도시된 일 실시예에 따르면, 상기 제1 반도체 칩(110) 상에, 상기 제2 언더 필(114)에 인접하게 제1 스트레스 완화 구조물(115)이 배치될 수 있다. 본 실시예에서 상기 제1 스트레스 완화 구조물(115)은 상기 제2 언더 필(114)과 이격되어 배치될 수 있다. 또한, 상기 제1 스트레스 완화 구조물(115)은 상기 제2 반도체 칩(120)과 오버랩(overlap)되지 않을 수 있다.

유사하게, 제2 및 제3 스트레스 완화 구조물들(125, 135)이 상기 제2 및 제3 반도체 칩들(120, 130) 상에 각각 배치될 수 있다. 상기 제2 및 제3 스트레스 완화 구조물들(125, 135)의 구조 및 배치관계는 상기 제1 스트레스 완화 구조물(115)과 동일하여 생략하기로 한다.

상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 상기 제1 내지 제4 반도체 칩들(110, 120, 130, 140) 가장자리 부근에 발생되는 스트레스를 완화시키기 위하여 제공될 수 있다. 이하에서는 제1 스트레스 완화 구조물(115)을 대표적으로 구체적으로 설명하기로 한다. 상세하게 설명하면, 상기 제1 반도체 칩(110)의 가장자리는 제2 반도체 칩(120)의 일부에 의해 노출되며, 노출된 부분은 몰드막(150)에 의해 덮일 수 있다. 상기 몰드막(150)에 덮인 제1 반도체 칩(110)의 코너 부위는 외부의 스트레스에 특히 취약할 수 있으며, 상기 부위에서 크랙(crack)이나 손상(failing)이 발생될 수 있다. 이러한, 불량은 상기 부위의 단단함(stiffness)에 의해 좌우될 수 있다.

나아가, 상기 제1 반도체 칩(110)은 제1 반도체 기판을 포함하며, 상기 제2 반도체 칩(120)은 제2 반도체 기판을 포함할 수 있다. 상기 제1 및 제2 반도체 기판이 실리콘을 포함하는 경우, 상기 실리콘의 열팽창 계수와 상기 제2 언더 필(114)의 열팽창 계수가 상이하여, 온도가 급격히 변화하는 경우 상기 제2 반도체 칩(120)의 가장자리 부근에 스트레스가 가해질 수 있으며 심한 경우, 상기 제2 반도체 칩(120)이 깨질 수 있다.

이를 억제하기 위하여, 상기 제2 반도체 칩(120)에 의해 노출된 제1 반도체 칩(110) 상에 제1 스트레스 완화 구조물(115)을 배치할 수 있다.

도 2b에 도시된 다른 실시예에 따르면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110) 상에서, 상기 제2 언더 필(114)과 접하며 배치될 수 있다. 또한, 상기 제1 스트레스 완화 구조물(115)의 일부는 상기 제2 언더 필(114)에 의해 덮일 수 있으며, 상기 제1 스트레스 완화 구조물(115)의 다른 일부는 상기 몰드부에 의해 덮일 수 있다. 본 실시예에서, 상기 제1 스트레스 완화 구조물(115)은 상기 제2 반도체 칩(120)과 적어도 일부 오버랩되며 상기 제2 반도체 칩(120)의 가장자리로부터 외부로 돌출된 구조를 가질 수 있다. 유사하게, 제2 및 제3 스트레스 완화 구조물들(125, 135)이 상기 제2 및 제3 반도체 칩들(120, 130) 상에 각각 배치될 수 있다. 상기 제2 및 제3 스트레스 완화 구조물들(125, 135)의 구조 및 배치관계는 상기 제1 스트레스 완화 구조물(115)과 동일하여 생략하기로 한다.

도 2c에 도시된 또 다른 실시예에 따르면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110) 상에서, 상기 제2 언더 필(114) 내에 배치될 수 있다. 본 실시예에서, 상기 제1 스트레스 완화 구조물(115)은 상기 제2 반도체 칩(120)의 가장자리에서 상기 제2 반도체 칩(120)과 완전하게 오버랩될 수 있다. 또한, 상기 제1 스트레스 완화 구조물(115)은 상기 제2 언더 필(114)에 의해 완전하게 고립(isolation)될 수 있다. 유사하게, 제2 및 제3 스트레스 완화 구조물들(125, 135)이 상기 제2 및 제3 반도체 칩들(120, 130) 상에 각각 배치될 수 있다. 상기 제2 및 제3 스트레스 완화 구조물들(125, 135)의 구조 및 배치관계는 상기 제1 스트레스 완화 구조물(115)과 동일하여 생략하기로 한다.

도 2d에 도시된 또 다른 실시예에 따르면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너 부위에서, 상기 제1 반도체 칩(110)의 외부로 돌출된 구조를 가질 수 있다. 상기 제1 스트레스 완화 구조물(115)은 실질적인 원형을 가질 수 있다. 유사하게, 제2 및 제3 스트레스 완화 구조물들(125, 135)이 상기 제2 및 제3 반도체 칩들(120, 130) 상에 각각 배치될 수 있다. 상기 제2 및 제3 스트레스 완화 구조물들(125, 135)의 구조 및 배치관계는 상기 제1 스트레스 완화 구조물(115)과 동일하여 생략하기로 한다.

본 발명의 실시예들에서, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)의 단면들이 각각 사각 형상을 갖는 것으로 설명하고 있으나, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)의 구조 및 형상은 후속하여 상세하게 설명하기로 한다.

본 발명의 일 실시예에 따르면, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 변형율(modulus)가 작은 물질을 포함할 수 있다. 예컨대, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 에폭시 수지(epoxy resin), 폴리이미드(polyimide), 실리콘(silicon), 고무(rubber) 중 적어도 하나를 포함할 수 있다.

이하에서, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)의 구조 및 배치를 설명하기로 한다.

도 3a 내지 도 3e는 본 발명의 실시예들에 따른 스트레스 완화 구조물의 구조들을 설명하기 위한 평면도들이다. 도 3a 내지 도 3e에서는 설명의 용이함을 위하여 제1 스트레스 완화 구조물(115)을 대표적으로 설명하기로 한다. 제2 및 제3 스트레스 완화 구조물들(125, 135)의 형상, 구조 및 배치는 제1 스트레스 완화 구조물(115)과 실질적으로 동일하게 생략하기로 한다.

도 3a를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 사각 형상을 가질 수 있다. 일 실시예에 따르면, 상기 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110)의 코너(corner)에 배치될 수 있다. 또한, 상기 제1 스트레스 완화 구조물(115)은 제2 반도체 칩(120)에 의해 노출되는 제1 반도체 칩(110)의 양측 코너 중 적어도 하나에 배치될 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 평면적으로 다각형을 가질 수 있다.

도 3b를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 원형을 가질 수 있다. 상기 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110)의 코너에 배치될 수 있다. 또한, 상기 제1 스트레스 완화 구조물(115)은 제2 반도체 칩(120)에 의해 노출되는 제1 반도체 칩(110)의 양측 코너 중 적어도 하나에 배치될 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 평면적으로 타원형을 가질 수 있다.

도 3c를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 라인(line) 형상을 가질 수 있다. 일 실시예에 따르면, 상기 제1 스트레스 완화 구조물(115)은 제2 반도체 칩(120)에 의해 노출되는 제1 반도체 칩(110)의 가장자리를 따라 연장할 수 있다.

도 3d를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 상기 제2 반도체 칩(120)에 의해 노출된 제1 반도체 칩(110)의 가장자리를 따라 일렬로 배치된 도트(dot) 형상을 가질 수 있다.

도 3e를 참조하면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너에 배치될 수 있다. 도 3a 내지 도 3d와는 상이하게 본 실시예에서 상기 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너 부위에서, 상기 제1 반도체 칩(110)의 외부로 돌출된 구조를 가질 수 있다. 상기 제1 스트레스 완화 구조물(115)은 실질적인 원형을 가질 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 다각형 및 타원형을 가질 수 있다.

상세하게 도시되어 있지는 않지만, 도 3a 내지 도 3e에 도시된 제1 스트레스 완화 구조물(115)이 하나의 반도체 패키지 내에 서로 결합되거나 복합적으로 사용될 수 있다. 또한, 도 3a 내지 도 3e에서 제1 스트레스 완화 구조물(115)의 구조를 설명하고 있으나, 본 발명의 제1 스트레스 완화 구조물(115)의 구조를 이것으로 한정하는 것은 아니다.

도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이며, 도 4b는 도 4a의 반도체 패키지를 I-I'으로 절단한 단면도들이다.

도 4a 및 도 4b를 참조하면, 반도체 패키지는 패키지 기판(100)과, 상기 패키지 기판(100) 상에 수직 적층된 다수의 반도체 칩들(110, 120, 130, 140)과, 상기 패키지 기판(100) 및 상기 반도체 칩들(110, 120, 130, 140)을 덮는 몰드막(150)을 포함할 수 있다.

도 4a 및 도 4b의 반도체 패키지는, 패키지 기판(100)과 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 본딩 와이어들(bonding wires, 164, 166, 168, 170)에 의해 전기적으로 각각 연결될 수 있다. 상기 패키지 기판(100)은 패드(162)을 더 포함하며, 상기 본딩 와이어들(164, 166, 168, 170)은 상기 패키지 기판의 패드에 전기적으로 연결될 수 있다.

상기 패키지 기판(100)과 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 본딩 와이어들(164, 166, 168, 170)에 의해 전기적으로 각각 연결된다는 점을 제외하면, 도 1, 도 2a 내지 도 2d에서 설명된 반도체 패키지와 실질적으로 동일할 수 있다. 따라서, 도 4a 및 도 4b의 반도체 패키지의 구성 요소들의 상세한 설명은 생략하기로 한다.

이하에서 설명되는 반도체 패키지들은 패키지 기판(100)이 제1 내지 제4 반도체 칩들(110, 120, 130, 140)과 제1 내지 제4 비아들(106, 116, 126, 136)을 통해 전기적으로 연결되는 것을 대표적으로 설명하고 있으나, 패키지 기판(100)과 제1 내지 제4 반도체 칩들(110, 120, 130, 140)은 본딩 와이어들(164, 166, 168, 170)에 의해 전기적으로 연결될 수 있다. 그러나 본 발명에서 패키지 기판(100)과 제1 내지 제4 반도체 칩들(110, 120, 130, 140)의 연결 방법을 상기의 방법들로 한정하지는 않는다.

(반도체 패키지_ 제2 실시예 )

도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다. 도 6a 내지 도 6d는 도 5의 반도체 패키지를 I-I'으로 절단한 단면도들이다.

도 5, 도 6a 내지 도 6d을 참조하면, 반도체 패키지는 패키지 기판(100) 및 상기 패키지 기판(100) 상에 수직 적층된 다수의 반도체 칩들(110, 120, 130, 140)을 포함할 수 있다.

도 5를 참조하면, 4개의 반도체 칩들(110, 120, 130, 140)은 그 크기가 실질적으로 동일할 수 있다. 상기 4개의 반도체 칩들(110, 120, 130, 140)은 계단식으로 적층될 수 있다. 일 실시예에 따르면, 상기 반도체 칩이 사각형일 때, 아래의 반도체 칩에서 위로 적층되는 반도체 칩들은 상기 반도체 칩의 대각선 방향으로 이동하면서 배치될 수 있다. 예를 들어 구체적으로 설명하면, 상기 패키지 기판(100) 상에 제1 반도체 칩(110)이 적층되고, 상기 제1 반도체 칩(110)의 오른쪽 및 아래쪽이 노출되도록 상기 제2 반도체 칩(120)은 왼쪽 및 위쪽으로 이동하여 적층될 수 있다. 상기 제3 반도체 칩(130)은 상기 제2 반도체 칩(120)의 오른쪽 및 아래쪽이 노출되도록 왼쪽 및 위쪽으로 이동하여 적층되며, 상기 제4 반도체 칩(140)은 상기 제3 반도체 칩(130)의 오른쪽 및 아래쪽이 노출되도록 왼쪽 및 위쪽으로 이동하여 적층될 수 있다.

도 6a 내지 도 6d를 참조하면, 상기 반도체 패키지는 제1 연결 패턴들(102), 제1 언더 필(104), 제2 연결 패턴들(112), 제2 언더 필(114), 제3 연결 패턴들(122), 제3 언더 필(124), 제4 연결 패턴들(132) 및 제4 언더 필(134)을 더 포함할 수 있다.

일 실시예에 따르면, 상기 제1 반도체 칩(110)은 제1 비아(106)를 포함하며, 상기 제2 반도체 칩(120)은 제2 비아(116)를 포함하고, 제3 반도체 칩(130)은 제3 비아(126)를 포함하며, 제4 반도체 칩(140)은 제4 비아(136)를 포함할 수 있다. 상기 제1 내지 제4 비아들(136)을 통해 상기 패키지 기판(100)은 상기 제1 내지 제4 반도체 칩들(110, 120, 130, 140)과 전기적으로 연결될 수 있다. 다른 실시예에 따르면, 패키지 기판(100)은 상기 제1 내지 제4 반도체 칩들(110, 120, 130, 140)과 각각 본딩 와이어에 의해 전기적으로 연결될 수 있다.

도 6a에 도시된 일 실시예에 따르면, 상기 제1 반도체 칩(110) 상에, 상기 제2 언더 필(114)에 인접하게 제1 스트레스 완화 구조물(115)이 배치될 수 있다. 상기 제1 스트레스 완화 구조물(115)은 상기 제2 언더 필(114)에 접하지 않으며, 상기 제2 반도체 칩(120)과 오버랩되지 않을 수 있다. 상기 반도체 패키지는 제2 및 제3 스트레스 완화 구조물들(125, 135)을 더 포함하되, 상기 제1 스트레스 완화 구조물(115)의 구조와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.

도 6b에 도시된 다른 실시예에 따르면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110) 상에, 상기 제2 언더 필(114)과 접하며 상기 제2 반도체 칩(120)과 적어도 일부 오버랩되며 상기 제2 반도체 칩(120)의 가장자리로부터 외부로 돌출된 구조를 가질 수 있다. 상기 반도체 패키지는 제2 및 제3 스트레스 완화 구조물들(125, 135)을 더 포함하되, 상기 제1 스트레스 완화 구조물(115)의 구조와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.

도 6c에 도시된 또 다른 실시예에 따르면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110) 상에, 상기 제2 언더 필(114) 내에 배치되며 제2 반도체 칩(120) 가장자리에서 상기 제2 반도체 칩(120)과 완전하게 오버랩될 수 있다. 상기 반도체 패키지는 제2 및 제3 스트레스 완화 구조물들(125, 135)을 더 포함하되, 상기 제1 스트레스 완화 구조물(115)의 구조와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.

도 6d에 도시된 또 다른 실시예에 따르면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너 부위에서, 상기 제1 반도체 칩(110)의 외부로 돌출된 구조를 가질 수 있다. 상기 제1 스트레스 완화 구조물(115)은 실질적인 원형을 가질 수 있다. 상기 반도체 패키지는 제2 및 제3 스트레스 완화 구조물들(125, 135)을 더 포함하되, 상기 제1 스트레스 완화 구조물(115)의 구조와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.

도 5, 도 6a 내지 도 6d의 반도체 패키지는 도 1, 도 2a 내지 도 2d에서 설명된 반도체 패키지와 반도체 칩들(110, 120, 130, 140)의 적층 방식을 제외하고는 실질적으로 동일하여, 그 상세한 설명을 생략하기로 한다.

이하에서, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)의 구조 및 배치를 설명하기로 한다.

도 7a 내지 도 7e는 본 발명의 실시예들에 따른 스트레스 완화 구조물의 구조들을 설명하기 위한 평면도들이다. 도 7a 내지 도 7e에서는 설명의 용이함을 위하여 제1 스트레스 완화 구조물(115)을 대표적으로 설명하기로 한다. 제2 및 제3 스트레스 완화 구조물들(125, 135)의 형상, 구조 및 배치는 제1 스트레스 완화 구조물(115)과 실질적으로 동일하게 생략하기로 한다.

도 7a를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 사각형을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 3개의 코너들이 노출되며, 상기 제1 스트레스 완화 구조물(115)은 상기 3개의 코너들 중 적어도 하나에 배치될 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 평면적으로 다각형을 가질 수 있다.

도 7b를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 원형을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 3개의 코너들이 노출되며, 상기 제1 스트레스 완화 구조물(115)은 상기 3개의 코너들 중 적어도 하나에 배치될 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 평면적으로 타원형을 가질 수 있다.

도 7c를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 상기 제1 반도체 칩(110)의 가장자리를 따라 연장하는 라인 형상을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 가장자리가 'L'형상으로 노출될 수 있다. 상기 제1 스트레스 완화 구조물(115)은 상기 두 변이 만나는 영역으로부터 인접한 코너를 향해 연장되는 적어도 하나의 라인일 수 있다.

도 7d를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 'L'형상 형상을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 가장자리가 'L'형상으로 노출될 수 있다. 상기 제1 스트레스 완화 구조물(115)은 노출된 두 변이 만나는 영역에 배치될 수 있다. 나아가, 상기 'L' 형상의 제1 스트레스 완화 구조물(115)은 인접한 코너를 향해 연장될 수도 있다.

도 7e를 참조하면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너에 배치될 수 있다. 도 7a 내지 도 7d와는 상이하게 본 실시예에서 상기 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너 부위에서, 상기 제1 반도체 칩(110)의 외부로 돌출된 구조를 가질 수 있다. 상기 제1 스트레스 완화 구조물(115)은 실질적인 원형을 가질 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 다각형 및 타원형을 가질 수 있다.

상세하게 도시되어 있지는 않지만, 도 7a 내지 도 7e에 도시된 제1 스트레스 완화 구조물(115)이 하나의 반도체 패키지 내에 서로 결합되거나 복합적으로 사용될 수 있다. 또한, 도 7a 내지 도 7e에서 제1 스트레스 완화 구조물(115)의 구조를 설명하고 있으나, 본 발명의 제1 스트레스 완화 구조물(115)의 구조를 이것으로 한정하는 것은 아니다.

(반도체 패키지_ 제3 실시예 )

도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이다. 본 실시예의 도 8의 반도체 패키지를 I-I'으로 절단한 단면도들은 도 6a 내지 도 6d의 단면도들과 유사하여, 이들을 참조하기로 한다.

도 8을 참조하면, 반도체 패키지는 패키지 기판(100) 및 상기 패키지 기판(100) 상에 수직 적층된 다수의 반도체 칩들을 포함할 수 있다.

도 8을 참조하면, 4개의 반도체 칩들은 그 크기가 서로 상이할 수 있다. 구체적으로, 상기 제1 반도체 칩(110)이 상기 제2 반도체 칩(120)보다 크고, 상기 제2 반도체 칩(120)은 상기 제3 반도체 칩(130)보다 크며, 상기 제3 반도체 칩(130)은 상기 제4 반도체 칩(140)보다 클 수 있다. 상기 제1 내지 제4 반도체 칩들(110, 120, 130, 140)은 서로 중심을 동일하게 두고 적층될 수 있다. 그래서, 상기 제1 반도체 칩(110)의 가장자리는 상기 제2 내지 제4 반도체 칩들(120, 130, 140)에 의해 노출되고, 상기 제2 반도체 칩(120)의 가장자리는 상기 제3 및 제4 반도체 칩들(130, 140)에 의해 노출되고, 상기 제3 반도체 칩(130)의 가장자리는 상기 제4 반도체 칩(140)에 의해 노출될 수 있다.

상기 반도체 패키지는 제1 반도체 칩(110) 상에 배치된 제1 스트레스 완화 구조물(115), 제2 반도체 칩(120) 상에 배치된 제2 스트레스 완화 구조물(125) 및 상기 제3 반도체 칩(130) 상에 배치된 제3 스트레스 완화 구조물(135)을 포함할 수 있다.

상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)의 구조들은 도 6a 내지 도 6d와 실질적으로 동일하여 설명을 생략하기로 한다.

도 8, 도 6a 내지 도 6d의 반도체 패키지는 도 1, 도 2a 내지 도 2d에서 설명된 반도체 패키지와 반도체 칩들의 크기 및 적층 방식을 제외하고는 실질적으로 동일하여, 그 상세한 설명을 생략하기로 한다.

이하에서, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)의 구조 및 배치를 설명하기로 한다.

도 9a 내지 도 9e는 본 발명의 실시예들에 따른 스트레스 완화 구조물의 구조들을 설명하기 위한 평면도들이다. 도 9a 내지 도 9e에서는 설명의 용이함을 위하여 제1 스트레스 완화 구조물(115)을 대표적으로 설명하기로 한다. 제2 및 제3 스트레스 완화 구조물들(125, 135)의 형상, 구조 및 배치는 제1 스트레스 완화 구조물(115)과 실질적으로 동일하게 생략하기로 한다.

도 9a를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 사각형을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 4개의 코너들이 노출되며, 상기 제1 스트레스 완화 구조물(115)은 상기 4개의 코너들 중 적어도 하나에 배치될 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 평면적으로 다각형을 가질 수 있다.

도 9b를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 원형을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 4개의 코너들이 노출되며, 상기 제1 스트레스 완화 구조물(115)은 상기 4개의 코너들 중 적어도 하나에 배치될 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 평면적으로 타원형을 가질 수 있다.

도 9c를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 상기 제1 반도체 칩(110)의 가장자리를 따라 연장하는 라인 형상을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 가장자리가 사각 링 형상으로 노출될 수 있다. 상기 제1 스트레스 완화 구조물(115)은 상기 두 변이 만나는 영역으로부터 인접한 코너를 향해 연장되는 적어도 하나의 라인일 수 있다.

도 9d를 참조하면, 제1 스트레스 완화 구조물(115)은 제1 반도체 칩(110) 상에 배치되며, 'L' 형상을 가질 수 있다. 상기 제2 반도체 칩(120)에 의해 상기 제1 반도체 칩(110)의 가장자리가 사각링 형상으로 노출될 수 있다. 상기 제1 스트레스 완화 구조물(115)은 노출된 두 변이 만나는 영역에 적어도 하나가 배치될 수 있다. 나아가, 상기 'L' 형상의 제1 스트레스 완화 구조물(115)은 인접한 코너를 향해 연장될 수도 있다.

도 9e를 참조하면, 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너에 배치될 수 있다. 도 9a 내지 도 9d와는 상이하게 본 실시예에서 상기 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너 부위에서, 상기 제1 반도체 칩(110)의 외부로 돌출된 구조를 가질 수 있다. 상기 제1 스트레스 완화 구조물(115)은 실질적인 원형을 가질 수 있다. 본 실시예의 변형예로, 상기 제1 스트레스 완화 구조물(115)은 다각형 및 타원형을 가질 수 있다.

상세하게 도시되어 있지는 않지만, 도 9a 내지 도 9e에 도시된 제1 스트레스 완화 구조물(115)이 하나의 반도체 패키지 내에 서로 결합되거나 복합적으로 사용될 수 있다. 또한, 도 9a 내지 도 9e에서 제1 스트레스 완화 구조물(115)의 구조를 설명하고 있으나, 본 발명의 제1 스트레스 완화 구조물(115)의 구조를 이것으로 한정하는 것은 아니다.

(반도체 패키지_ 제4 실시예 )

도 10a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 사시도이고, 도 10b는 도 10a의 반도체 패키지를 I-I'으로 절단한 단면도이다.

도 10a 및 도 10b를 참조하면, 반도체 패키지는 패키지 기판(100)과, 상기 패키지 기판(100) 상에 수직 적층된 다수의 반도체 칩들과, 상기 패키지 기판(100) 및 반도체 칩들을 덮는 몰드막(150)을 포함할 수 있다.

본 실시예에서는 4개의 반도체 칩들을 예시적으로 도시한다. 또한, 설명의 용이함을 위하여, 상기 패키지 기판(100)에 가장 인접한 반도체 칩부터 제1 반도체 칩(110), 제2 반도체 칩(120), 제3 반도체 칩(130) 및 제4 반도체 칩(140)이라 명명한다.

4개의 반도체 칩들은 그 크기가 실질적으로 동일할 수 있다. 상기 4개의 반도체 칩들은 지그재그로 적층될 수 있다. 예를 들어 구체적으로 설명하면, 상기 패키지 기판(100) 상에 제1 반도체 칩(110)이 적층되고, 상기 제1 반도체 칩(110)의 오른쪽이 노출되도록 상기 제2 반도체 칩(120)은 왼쪽으로 이동하여 적층될 수 있다. 상기 제3 반도체 칩(130)은 상기 제2 반도체 칩(120)의 오른쪽이 노출되도록 왼쪽으로 이동하여 적층되며, 상기 제4 반도체 칩(140)은 상기 제3 반도체 칩(130)의 오른쪽이 노출되도록 왼쪽으로 이동하여 적층될 수 있다. 도 10b를 참조하면, 상기 제1 반도체 칩(110) 및 제3 반도체 칩(130)은 오른쪽으로 돌출된 구조이고, 상기 제2 반도체 칩(120) 및 제4 반도체 칩(140)은 왼쪽으로 돌출된 구조를 가질 수 있다.

상기 반도체 패키지는 상기 제1 반도체 칩(110) 상에 배치된 제1 스트레스 완화 구조물(115)과, 상기 제2 반도체 칩(120) 상에 배치된 제2 스트레스 완화 구조물(125)을 포함할 수 있다. 상세하게 도시되지는 않았으나, 상기 제3 반도체 칩(130) 상에 제3 스트레스 완화 구조물(135)을 더 포함할 수 있다.

상기 제1 및 제2 스트레스 완화 구조물(125)의 평면적 배치는 도 3a 내지 도 3e에 도시된 것과 유사하며, 이에 대한 설명은 생략하기로 한다. 또한 도 10a와 10b에서는 반도체 칩들(110, 120, 130, 140)은 서로 지그재그로 적층된 구조를 갖지만, 도시하지 않지만 반도체 칩들(110, 120, 130, 140)은 수직하게 교차하며 적층될 수 있다. 실질적으로 적층 구조를 제외하곤 스트레스 완화 구조물(125)의 평면적 배치는 도 3a 내지 도 3e에 도시된 것과 유사하여 이에 대한 설명은 생략하기로 한다.

변형예로, 패키지 기판(100) 상에 크기가 동일한 4개의 반도체 칩들(110, 120, 130, 140)은 서로 수직하게 교차하며 적층될 수 있다. 예를 들어 구체적으로 설명하면, 상기 4개의 반도체 칩들(110, 120, 130, 140)은 장변을 갖는 직사각형을 가질 수 있다. 상기 패키지 기판(100) 상에 제1 반도체 칩(110)의 장변이 제1 방향과 평행하게 적층되고, 상기 제1 반도체 칩(110) 상에 제2 반도체 칩(120)의 장변이 상기 제1 방향과 수직인 제2 방향과 평행하게 적층될 수 있다. 상기 제2 반도체 칩(120) 상에 상기 제3 반도체 칩(130)의 장변이 상기 제1 방향과 평행하게 적층되며, 상기 제3 반도체 칩(130) 상에 상기 제4 반도체 칩(140)의 장변이 상기 제2 방향과 평행하게 적층될 수 있다. 이때, 상기 제1 내지 제4 반도체 칩들(110, 120, 130, 140)의 중심은 동일한 위치일 수 있다. 상기 반도체 패키지는 상기 제1 반도체 칩(110) 상에 배치된 제1 스트레스 완화 구조물(115)을 포함하며, 상기 제2 반도체 칩(120) 상에 배치된 제2 스트레스 완화 구조물(125)을 포함할 수 있다. 상세하게 도시되지는 않았으나, 상기 제3 반도체 칩(130) 상에 제3 스트레스 완화 구조물(135)을 더 포함할 수 있다. 상기 제1 및 제2 스트레스 완화 구조물(125)의 평면적 배치는 도 9a 내지 도 9e에 도시된 것과 유사하며, 이에 대한 설명은 생략하기로 한다.

(반도체 패키지의 제조 방법_제1 실시예 )

도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.

도 11a를 참조하면, 패키지 기판(100) 상에 반도체 칩들을 순차적으로 실장할 수 있다. 본 실시예에 따르면, 상부의 반도체 칩이 바로 아래의 반도체 칩의 적어도 일부를 노출시키도록 실장될 수 있다. 예컨대, 반도체 칩들은 4개일 수 있으며, 설명의 용이함을 위하여, 상기 패키지 기판(100)에 가장 인접한 반도체 칩부터 제1 반도체 칩(110), 제2 반도체 칩(120), 제3 반도체 칩(130) 및 제4 반도체 칩(140)이라 명명한다.

상기 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 상기 패키지 기판(100) 상에 실장하는 공정은 통상적으로 당업자에게 알려진 공정으로 통해 수행될 수 있다.

도 11b를 참조하면, 상기 제1 내지 제3 반도체 칩들(110, 120, 130)의 노출된 가장자리에 각각 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 형성할 수 있다.

상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 변형율(modulus)이 작은 물질을 포함할 수 있다. 예컨대, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 에폭시 수지(epoxy resin), 폴리이미드(polyimide), 실리콘(silicon), 고무(rubber) 중 적어도 하나를 포함할 수 있다.

일 예로, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 물질막을 형성한 후, 패터닝하여 형성될 수 있다. 다른 예로, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 접착물질에 의해 상기 제1 내지 제3 반도체 칩들(110, 120, 130) 상에 각각 부착될 수 있다. 본 발명에서 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 형성하는 공정은 상기의 방식으로 한정하지는 않는다.

도 11c를 참조하면, 상기 패키지 기판(100), 제1 내지 제4 반도체 칩들(110, 120, 130, 140) 및 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 덮는 몰드막(150)을 형성할 수 있다.

(반도체 패키지의 제조 방법_제2 실시예 )

도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 공정을 설명하기 위한 단면도들이다.

도 12a를 참조하면, 상부면에 제1 연결 패턴들(102)이 형성된 패키지 기판(100) 상에 상부면에 제2 연결 패턴들(112)이 형성된 제1 반도체 칩(110)을 실장할 수 있다.

구체적으로, 상기 제1 연결 패턴들(102)이 상기 제1 반도체 칩(110)의 하부면과 접촉하고, 상기 제1 반도체 칩(110) 및 상기 패키지 기판(100) 사이에 제1 언더 필(104)을 충진할 수 있다.

도 12b를 참조하면, 상기 제1 반도체 칩(110)의 상부면 상 가장자리에 제1 스트레스 완화 구조물(115)을 형성할 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 스트레스 완화 구조물(115)의 적어도 일부가 후속하여 실장되는 제2 반도체 칩(120)에 의해 오버랩될 수 있다. 상기 제1 스트레스 완화 구조물(115)의 적어도 일부는 상기 제2 반도체 칩(120)의 가장자리로부터 돌출될 수 있다. 이 경우, 후속 공정들을 통해 도 2b 및 6b에 도시된 반도체 패키지가 완성될 수 있다.

본 발명의 다른 실시예에 따르면, 상기 제1 스트레스 완화 구조물(115)은 후속하여 실장되는 제2 반도체 칩(120)에 의해 완전하게 오버랩될 수 있다. 이 경우, 후속 공정들을 통해 도 2c 및 6c에 도시된 반도체 패키지가 완성될 수 있다.

도 12c를 참조하면, 상기 제1 반도체 칩(110) 상에, 상부면에 제3 연결 패턴들(122)이 형성된 제2 반도체 칩(120)을 실장할 수 있다.

구체적으로, 상기 제2 반도체 칩(120)의 하부면이 상기 제2 연결 패턴들(112)과 접촉하고, 상기 제1 및 제2 반도체 칩들(110, 120) 사이에 제2 언더 필(114)을 충진할 수 있다.

일 실시예에 따르면, 상기 제2 언더 필(114)은 상기 제1 스트레스 완화 구조물(115)의 적어도 일부를 덮을 수 있다. 다른 실시예에 따르면, 상기 제2 언더 필(114)은 상기 제1 스트레스 완화 구조물(115)을 완전하게 덮을 수 있다.

도 12d를 참조하면, 도 12a 및 도 12c와 유사한 공정을 통해 제3 반도체 칩(130), 제3 스트레스 완화 구조물(135) 및 제4 반도체 칩(140)을 순차적으로 형성할 수 있다. 이어서, 상기 패키지 기판(100), 제1 내지 제4 반도체 칩들(110, 120, 130, 140) 및 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 덮는 몰드막(150)을 형성할 수 있다.

상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 변형율(modulus)가 작은 물질을 포함할 수 있다. 예컨대, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 에폭시 수지(epoxy resin), 폴리이미드(polyimide), 실리콘(silicon), 고무(rubber) 중 적어도 하나를 포함할 수 있다.

일 예로, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 물질막을 형성한 후, 패터닝하여 형성될 수 있다. 다른 예로, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 접착물질에 의해 상기 제1 내지 제3 반도체 칩들(110, 120, 130) 상에 각각 부착될 수 있다. 또 다른 예로, 끝이 뾰쪽한 노즐을 이용하여 형성할 수 있다. 본 발명에서 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 형성하는 공정은 상기의 방식으로 한정하지는 않는다.

(반도체 패키지의 제조 방법_제3 실시예 )

도 13a 내지 도 13c는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 제조하는 공정을 설명하기 위한 단면도들이다.

도 13a를 참조하면, 패키지 기판(100) 상에 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 순차적으로 실장할 수 있다. 상기 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 상기 패키지 기판(100) 상에 실장하는 공정은 통상적으로 당업자에게 알려진 공정으로 통해 수행될 수 있다.

도 13b를 참조하면, 상기 제1 내지 제3 반도체 칩들(110, 120, 130) 코너들 각각에 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 형성할 수 있다.

상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 변형율(modulus)가 작은 물질을 포함할 수 있다. 예컨대, 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)은 에폭시 수지(epoxy resin), 폴리이미드(polyimide), 실리콘(silicon), 고무(rubber) 중 적어도 하나를 포함할 수 있다.

예컨대 상기 제1 스트레스 완화 구조물(115)은 상기 제1 반도체 칩(110)의 코너에, 단부가 뾰쪽한 노즐을 갖는 장치를 이용하여 형성할 수 있다. 상기 제2 및 제3 스트레스 완화 구조물들(125, 135)도 동일한 장치를 이용하여 동일한 방식으로 형성될 수 있다. 본 발명에서 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 형성하는 공정은 상기의 방식으로 한정하지는 않는다.

도 13c를 참조하면, 상기 패키지 기판(100), 제1 내지 제4 반도체 칩들(110, 120, 130, 140) 및 상기 제1 내지 제3 스트레스 완화 구조물들(115, 125, 135)을 덮는 몰드막(150)을 형성할 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 패키지 기판
110, 120, 130, 140: 반도체 칩
115, 125, 135: 스트레스 완화 구조물

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 실장되며, 상기 제1 반도체 칩의 적어도 일부를 노출시키는 제2 반도체 칩;
    상기 제1 반도체 칩의 가장자리에 배치되며, 상기 제1 및 제2 반도체 칩들 사이의 스트레스를 완화하기 위한 스트레스 완화 구조물;
    상기 제1 및 제2 반도체 칩들 사이에서, 상기 제1 및 제2 반도체 칩들을 전기적으로 연결시키는 연결 패턴들; 및
    상기 제1 및 제2 반도체 칩들 사이에서, 상기 연결 패턴들을 덮는 언더 필(under fill)을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 스트레스 완화 구조물은 에폭시 수지(epoxy resin), 폴리이미드(polyimide), 실리콘(silicon) 및 고무(rubber) 중 적어도 하나를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 반도체 칩 상에 상기 스트레스 완화 구조물을 오버랩하며 실장되는 제3 반도체 칩을 더 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩 상에 배치되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 스트레스 완화 구조물의 적어도 일부는 상기 제2 반도체 칩과 오버랩되며, 다른 일부는 상기 제2 반도체 칩의 가장자리로부터 돌출된 반도체 패키지.
  6. 제1항에 있어서,
    상기 스트레스 완화 구조물은 상기 제2 반도체 칩 가장자리 아래에 배치되어 상기 제2 반도체 칩에 의해 완전하게 오버랩되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 스트레스 완화 구조물은 상기 제1 반도체 칩의 코너 상에, 상기 제1 반도체 칩으로부터 돌출된 구조를 갖는 반도체 패키지.
  8. 제1항에 있어서,
    상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩의 코너에 배치되는 반도체 패키지.
  9. 제1항에 있어서,
    상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩의 가장자리를 따라 연장하는 라인 형상인 반도체 패키지.
  10. 제1항에 있어서,
    상기 스트레스 완화 구조물은 상기 제2 반도체 칩에 의해 노출된 제1 반도체 칩의 적어도 두 개의 변이 만나는 코너에서 'L'자 형상을 갖는 반도체 패키지.
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