KR20060029925A - 멀티칩 패키지 및 그 제조방법 - Google Patents

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    • H01L2924/01082—Lead [Pb]

Abstract

본 발명은 멀티칩 패키지에 관한 것으로서, 기판과, 그 기판 상에 실장되는 하부 반도체 칩과, 그 하부 반도체 칩 상에 실장되며, 그 기판과 서로 대향되는 오버행(over-hang) 부분을 포함하는 상부 반도체 칩과, 그 기판과 그 오버행 부분사이에 개재(介在)되어 그 오버행 부분을 지지하는 하나 이상의 범프(bump)를 포함하는 구성을 특징으로 한다. 또한 본 발명은 멀티칩 패키지의 제조방법에 관한 것으로서, 종래의 와이어 본딩 기술을 이용하여 그 기판상에 그 오버행 부분을 지지하기 위한 하나 이상의 범프가 형성되는 단계를 포함하는 것을 특징으로 한다.
이에 따라, 상부 반도체 칩의 오버행 부분이 전술한 범프에 의해 지지되므로 그 오버행(over-hang) 부분의 휨 또는 크랙이 억제된다. 또한 그 범프는 통상의 와이어 본딩 기술로 형성되므로 추가의 제조장비가 요구되지 않아 반도체 제조시 제조비용이 절감되고, 별도 장비에 의한 추가공정이 필요치 않아 반도체 제조시 제조시간이 단축된다.
오버행, 스터드 범프, 멀티칩 패키지, 크랙, 지지, 와이어 본딩

Description

멀티칩 패키지 및 그 제조방법{Multi-chip package and fabrication method thereof}
도 1은 종래의 멀티칩 패키지를 보여주는 사시도이다.
도 2는 도 1의 I-I'에 대한 단면도이다.
도 3은 본 발명에 따른 멀티칩 패키지의 사시도이다.
도 4는 도 3의 II-II'에 대한 단면도의 일부분이다.
도 5는 도 4의 A부분에 대한 부분 확대도이다.
도 6 내지 도 8은 각각 본 발명에 따른 멀티칩 패키지의 제조방법을 설명하기 위한 사시도이다.
도 9는 도 7의 III-III'에 대한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
121: 기판 122: 접착제
123: 하부 반도체 칩 125: 상부 반도체 칩
127: 접착 테이프 139: 더미 패드
131, 135: 제1 및 제2기판패드 123a, 125a: 하부 및 상부칩 패드
140a: 범프 140: 범프군
본 발명은 반도체 칩 적층 구조 및 그 적층 방법에 관한 것으로, 더욱 상세하게는 오버행 형(over-hang type) 멀티칩 패키지(multi chip package: MCP)에 있어서 반도체 칩의 오버행 부분이 범프(bump)에 의해 지지되도록 개선된 멀티칩 패키지 및 그 제조방법에 관한 것이다.
최근 휴대용 전자제품들(portable electronic devices)의 크기가 점점 소형화됨에 따라, 상기 휴대용 전자제품들 내에 장착되는 반도체 패키지들의 크기도 작아지고 있다. 또한, 패키지의 집적용량(capacity)을 증가시키기 위하여 하나의 반도체 패키지 내에 복수개의 반도체 칩들을 탑재시키는 기술, 즉 멀티칩 패키지 기술이 널리 사용되고 있다. 이와 같은 멀티칩 패키지 기술을 이용하여 제조된 MCP는 복수의 반도체 칩들이 3차원으로 적층되어 있으므로 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다.
도 1은 종래의 멀티칩 패키지를 보여주는 사시도이고, 도 2는 도 1의 I-I’에 대한 단면도이다.
도 1 및 도 2를 참조하면, 기판(21)상에 각각 장방형의 하부 반도체 칩(23) 및 상부 반도체 칩(25)이 차례로 서로 엇갈려 적층된다. 즉 하부 반도체 칩(23)상에 상부 반도체 칩(25)이 적층된 형태는 오버행 형(over-hang type) 칩 적층구조이다. 하부 반도체 칩(23)은 상부 반도체 칩(25)과 동일한 크기 및 동일한 기능(function)을 가질 수 있다. 하부 반도체 칩(23)의 저면(底面)은 접착제(22)에 의해 기판(21) 상면(上面)에 부착되고, 상부 반도체 칩(25)의 저면도 접착제(27) 에 의해 하부 반도체 칩(23) 상면에 부착된다. 도 2에서 도시된 바와 같이, 상부 반도체 칩(25)의 장방향 길이(D1)는 하부 반도체 칩(23)의 단방향 길이(D2)보다 길다. 따라서, 상부 반도체 칩(25)은 하부 반도체 칩(23)에 의해 직접 지지되지 않고 기판(21)과 서로 대향되는 양 단들, 즉 오버행(over hang) 부분(H1)을 갖는다.
도 1에서 도시된 바와 같이, 하부 반도체 칩(23)의 양 단들 상에 형성된 하부칩 패드(23a)들은 제1본딩 와이어(29)들을 통하여 기판(21)의 가장자리에 형성된 제1기판패드(31)들과 전기적으로 접속된다. 이와 마찬가지로, 도 2에서 도시된 바와 같이, 상부 반도체 칩(25)의 양 단들 상에 형성된 상부칩 패드(25a)들은 제2본딩 와이어(33)들을 통하여 기판(21)의 가장자리에 형성된 제2기판패드(35)와 전기적으로 접속된다. 제1 및 제2본딩 와이어들(29, 33)을 형성하기 위해서는 도 2에 도시된 통상의 캐필러리(41)가 사용된다.
그러나 종래의 멀티칩 패키지의 경우에 상부칩 패드(25a)상에 제2본딩 와이어(33)를 형성하는 와이어본딩 공정시 도 2에서와 같이 하강하는 캐필러리(41)에 의해 상부칩 패드(25a)가 하방향으로 가압되어 오버행 부분(H1)이 A1 또는 A2방향으로 휘어지므로, 제2본딩 와이어(33)들과 상부칩 패드(25a)들과의 접촉불량(contact fail)이 유발되는 문제점이 있다. 특히 오버행 부분(H1)의 길이(L)가 증가할수록 이러한 접촉불량은 더욱 심화된다. 또한, 상부 반도체 칩(25)의 오버행 부분(H1) 휘어짐(warpage)으로 인하여 오버행 부분(H1)에 크랙(crack)이 발생 되어 반도체 제조공정시 불량률이 상승하는 문제점이 있다. 이와 같은 오버행 부분(H1)의 휨 또는 크랙은 반도체 칩의 두께가 얇아지고 오버행이 길어질수록 더욱 심각해진다.
이와 같은 문제를 해결하기 위한 방법이 일본 공개특허공보번호 제2001-320014호에 “반도체 장치 및 그 제조방법” 이라는 제목으로 개시된 바 있지만, 상부 반도체칩과 기판 사이에 지지재(支持材) 또는 충전재를 배치하는 개념적인 내용만 기재되어 있을 뿐이고 이러한 지지재 또는 충전재를 배치하기 위해서는 별도의 추가공정이 요구되어 반도체 제조공정의 생산성이 저하되는 문제점이 있으며, 제조 원가도 상승되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상부 반도체 칩의 오버행 부분의 휨 또는 크랙이 방지되도록 개선된 멀티칩 패키지 및 기존의 제조장비를 활용하여 제조가능한 멀티칩 패키지의 제조방법을 제공하는 데 있다.
본 발명에 따른 멀티칩 패키지는, 기판; 그 기판 상에 실장되는 하부 반도체 칩; 그 하부 반도체 칩 상에 실장되며, 그 기판과 서로 대향되는 오버행(over-hang) 부분을 포함하는 상부 반도체 칩; 그 기판과 그 하부 반도체 칩을 전기적으로 연결하는 제1 전기적 연결 수단; 그 기판과 그 상부 반도체 칩을 전기적으로 연결하는 제2 전기적 연결 수단; 및 그 기판과 그 오버행 부분사이에 개재(介在)되어 그 오버행 부분을 지지하는 하나 이상의 범프(bump);를 포함하는 것을 특징으로 한 다.
본 발명의 바람직한 실시예에 따르면, 그 상부 또는 하부 반도체 칩은 장방형 반도체 칩이고, 각 장방향 양단부의 상면에 각각 상부칩 패드 및 하부칩 패드가 마련되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 범프가 복수개로 이루어져 서로 적층 형성된 범프군(群)을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 범프군 중에서 최상단에 적층된 범프는 상측끝이 뾰족한 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 범프가 그 기판상에 투영(投影)되는 제1투영 영역의 중심은, 그 상부칩 패드가 그 기판상에 투영되는 제2투영 영역내에 위치하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 기판의 상면에는 전기적으로 플로팅(floating)된 더미 패드(dummy pad)가 마련되고, 그 범프는 그 더미 패드상에 형성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제1 및 제2 전기적 연결 수단들은 본딩 와이어인 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 상부 반도체 칩의 저면에는 그 하부 반도체 칩과의 접착을 위한 칩접착층이 마련되고, 그 범프군 중에서 최상단에 적층된 범프의 상측끝은 그 칩접착층 내에 삽입되어 있는 것을 특징으로 하는 멀티칩 패키지.
본 발명의 바람직한 실시예에 따르면, 그 칩접착층은 그 상부 반도체의 저면(底面) 전체를 덮는 접착테이프인 것을 특징으로 한다.
본 발명에 따른 멀티칩 패키지의 제조방법은, (A1) 제1 및 제2기판패드가 마련되고, 그 제1 및 제2기판패드와 전기적으로 플로팅(floating)된 더미패드(dummy pad)가 마련되며, 그 제1기판패드와 전기적으로 연결된 하부 반도체 칩이 실장된 기판이 준비되는 단계; (A2) 그 더미패드상에 하나 이상의 범프가 형성되는 단계; (A3) 그 기판에 대향되고 그 범프에 의해 지지되는 오버행(over-hang) 부분을 포함하는 상부 반도체칩이 그 하부 반도체칩상에 실장되는 단계; 및 (A4) 그 상부 반도체 칩과 그 제2기판패드가 전기적으로 연결되는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A2)단계는, 그 더미패드상에 복수의 범프가 차례로 적층되어 범프군을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 범프군 중에서 최상단에 적층된 범프는 상측끝이 뾰족하게 형성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 상부 반도체 칩의 저면에는 그 하부 반도체 칩과의 접착을 위한 칩접착층이 마련되고, 그 범프군 중에서 최상단에 적층된 범프의 상측끝이 그 칩접착층 내에 삽입되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A1)단계는, 그 제1기판패드와 그 하부 반도체 칩이 통상적인 와이어본딩 공정의 와이어본딩 장치에 의해 본딩와 이어를 매개로 하여 전기적으로 연결되는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A2)단계는, 그 와이어본딩 장치에 의해 그 범프가 형성되는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A4)단계는, 그 와이어본딩 장치에 의해 그 제2기판패드와 그 상부 반도체 칩이 본딩와이어를 매개로 하여 전기적으로 연결되는 단계를 포함하는 것을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 일실시예에 따른 멀티칩 패키지의 사시도이고, 도 4는 도 3의 II-II'에 대한 단면도의 일부분이다. 도 3 및 도 4에서 도시된 바와 같이, 하부 반도체 칩(123)상에 실장되는 상부 반도체 칩(125)의 오버행 부분(H2)을 지지하기 위한 범프군(140)이 형성되어 있다. 이러한 범프군(140)은 기판(121)상에 순차적으로 적층된 복수의 범프(140a)를 포함한다. 범프(140a)는 솔더범프(solder bump)를 포함할 수도 있고, 특히 스터드 범프(stud bump)의 형태로 될 수도 있다.
보다 구체적으로 설명하면, 기판(121)상에 각각 장방형의 하부 반도체 칩(123) 및 상부 반도체 칩(125)이 차례로 서로 엇갈려 적층된다. 즉 하부 반도체 칩(123)상에 상부 반도체 칩(125)이 적층된 형태는 오버행 형(over-hang type) 칩 적층구조이다. 하부 반도체 칩(123)은 상부 반도체 칩(125)과 동일한 크기 및 동일한 기능(function)을 가질 수 있다. 하부 반도체 칩(123)의 저면(底面)은 접착체(122)에 의해 기판(121) 상면(上面)에 부착되고, 상부 반도체 칩(125)의 저면은 접착 테이프(127)에 의해 하부 반도체 칩(123) 상면에 부착된다. 도 4에서 도시된 바와 같이, 상부 반도체 칩(125)의 장방향 길이(D3)는 하부 반도체 칩(123)의 단방향 길이(D4)보다 길다. 따라서, 상부 반도체 칩(125)은 하부 반도체 칩(123)에 의해 직접 지지되지 않는 양 단들, 즉 오버행(over hang) 부분(H2)을 갖는다. 여기서 오버행 부분(H2)은, 도 4에서와 같이, 상부 반도체 칩(125)이 하부 반도체 칩(123)과는 대향되지는 않지만, 기판(121)과는 서로 대향되는 부분이다.
도 3에서 도시된 바와 같이, 하부 반도체 칩(123)의 양 단들 상에 형성된 하부칩 패드(123a)들은 제1 본딩 와이어(129)들을 통하여 기판(121)의 가장자리에 형성된 제1기판패드(131)와 전기적으로 접속된다. 이와 마찬가지로, 도 4에서 도시된 바와 같이, 상부 반도체 칩(125)의 양 단들 상에 형성된 상부칩 패드(125a)들은 제2본딩 와이어(133)들을 통하여 기판(121)의 다른쪽 가장자리에 형성된 제2기판패드(135)와 전기적으로 접속된다.
도 4에서 도시된 바와 같이, 기판(121)상에 순차적으로 적층된 복수개의 범 프(140a)를 포함하는 범프군(140)은, 하부 반도체 칩(123)상에 실장되는 상부 반도체 칩(125)의 오버행 부분(H2)을 지지하기 위한 것이다. 한편, 전술한 범프군(140)의 형성 위치는 상부 반도체 칩(125)의 오버행 부분을 지지하는 한 특별한 제한은 없으나 상부 반도체 칩(125)의 오버행 부분(H2)에 위치하는 다수의 상부칩 패드(125a)의 바로 밑에 위치시키는 것이 바람직하다. 왜냐하면 상부칩 패드(125a)에 대한 와이어 본딩시 본딩용 캐필러리의 접촉 충격으로 인한 상부 반도체 칩(125)의 휨 또는 크랙 발생을 보다 효과적으로 방지할 수가 있기 때문이다. 따라서, 도 4에서 도시된 바와 같이, 범프군(140)이 기판(121)상에 투영(投影)되는 제1투영 영역의 중심은, 상부칩 패드(125a)가 기판(121)상에 투영된 제2투영 영역내에 위치하는 것이 바람직하다.
상부 반도체 칩(125), 하부 반도체 칩(123) 및 본딩 와이어들(129)(133)을 보호하는 봉지재는 도시의 편의상 도시하지 않았다. 또한 기판(121)의 저면에 위치하여 외부와의 전기적 연결을 위한 복수개의 솔더볼도 도시하지 않았다.
도 5는 도 4의 A부분에 대한 부분 확대도이다. 범프군(140)은 기판(121)과 상부 반도체 칩(125) 사이에 종방향으로 적층된 복수개의 범프(140a)로 구성되어 있다. 범프군(140)은 기판(121)상에 마련된 하나 이상의 더미 패드(dummy pad)(139) 위에 형성되어 있다. 더미 패드(139)는 전기적으로 플로팅(floating)되어 있으므로, 제1 및 제2기판패드(131)(135)와 전기적으로 연결되어 있지 않다. 범프군(140)중에서 최상위 범프(140b)는 상측끝이 뾰족하게 되어 있고, 이러한 최상위 범프(140b)의 상측끝은 접착 테이프(127)의 일부에 삽입 고정되어 있다. 따라서 오버행 부분(H2)이 범프군(140)에 의해 더욱 견고하게 지지될 수 있다. 여기서 접착 테이프(127)는 하부 반도체 칩(123)상에 상부 반도체 칩(125)을 접착시키는 칩접착층이 되는데, 상부 반도체 칩(125) 저면의 전면(全面)에 부착되어 있을 수 있다.
도 6 내지 도 8은 각각 본 발명에 따른 멀티칩 패키지의 제조방법을 설명하기 위한 사시도이다.
이하에서는 본 발명에 따른 멀티칩 패키지의 제조방법을 도 6 내지 도 8을 참조하여 설명한다.
먼저, 도 6에서와 같이, 반도체 패키지용 기판(121)이 제공된다. 기판(121)은 통상의 인쇄회로기판이 될 수도 있는데, 이러한 기판(121)의 상면에는 제1기판패드(131), 제2기판패드(135) 및 더미 패드(dummy pad)(139)가 마련된다. 제1기판패드(131) 및 제2기판패드(135)는 기판(121) 저면의 솔더볼 패드(미도시)와 전기적으로 연결되어 있다. 더미 패드(139)는 전기적으로 플로팅 (floating)되어 있다. 기판(121)상에는 하부 반도체 칩(123)이 접착제(도 4의 122)에 의해 부착되어 있다.
하부 반도체 칩(123)의 양 단들 상에 형성된 하부칩 패드(123a)들은 제1본딩 와이어(129)들에 의해 기판(121) 상면의 가장자리에 형성된 제1기판패드(131)와 전기적으로 접속된다. 제1본딩 와이어(129)는 통상의 와이어본딩 장치(미도시)를 사용한 통상의 와이어 본딩 기술로 형성될 수도 있다.
다음으로, 도 7에서 도시된 바와 같이, 통상의 와이어 본딩 기술로 더미 패 드(139)상에 범프군(140)이 형성된다. 즉 전술한 제1본딩 와이어(129)를 형성시킨 와이어본딩 장치를 그대로 사용하여 범프군(140)을 형성시킬 수 있다. 마찬가지로 후술할 제2본딩 와이어(도 8의 133)도 동일한 본딩와이어 장치를 사용하여 형성시킬 수 있다. 따라서 제1 및 제2본딩 와이어(129)(133) 및 범프군(140)이 모두 동일한 본딩 와이어 장치로 형성될 수 있어 추가적인 별도의 공정/공정장치 없이도 범프군(140)을 형성시킬 수 있으므로, 반도체 제조공정의 신속성이 증대되고 제조비용이 절감된다.
도 9는 도 7의 III-III'에 대한 단면도이다. 도 9에서 나타낸 바와 같이, 더미패드(139)상에는 복수개의 범프(140a)들이 종방향으로 적층되어 이루어진 범프군(140)이 마련된다. 이 경우에 기판(121) 상면으로부터 범프군(140)의 상측끝까지의 높이(K1)는 기판(121) 상면으로부터 하부 반도체 칩(123)의 상면까지의 높이(K2) 보다 높아야 한다. 왜냐하면 도 4의 오버행 부분(H2) 또는 그 오버행 부분(H2) 밑의 접착테이프(127)가 범프군(140)에 의해 지지되어야만 오버행 부분(H2)의 하방향 휨현상이 억제될 수 있기 때문이다. 도 7 및 도 9에서 도시된 범프군(140)은 복수의 범프(140a)를 포함하는데 이중에서 최상위의 범프(140b)는 상측끝이 뾰족하게 되어 있다.
다음으로, 도 8에서 도시된 바와 같이, 하부 반도체 칩(123)상에 상부 반도체 칩(125)을 적층한다. 상부 반도체 칩(125)의 저면의 대부분은 접착 테이프(도 4의 127)가 형성되어 있다. 전술한 바와 같이, 범프군(140)중에서 최상위 범프(도 9의 140b)는 상측끝이 뾰족하게 구성되어 있고, 이렇게 뾰족한 상측끝이 도 5에서 와 같이 접착 테이프(127)에 삽입 고정되어 있다.
도 8에서와 같이, 상부 및 하부 반도체 칩(123)(125)은 모두 장방형 반도체 칩이고, 상부 반도체 칩(125)은 하부 반도체 칩(123)과 엇갈려 적층된다. 이 경우에, 전술한 바와 같이 상부 반도체 칩(125)의 장방향 길이(D3)는 하부 반도체 칩(123)의 단방향 길이(D4)보다 길다. 상부 반도체 칩(125)의 상부칩 패드(125a)와 제2기판패드(135)는 통상의 와이어본딩 장치에 의해 제2본딩 와이어(133)와 전기적으로 연결된다. 앞서 설명한 바와 같이, 도 7의 범프군(140) 형성시 사용되는 와이어본딩 장치가 그대로 제2본딩 와이어(133) 형성시에도 사용될 수 있다.
마지막으로, 도시하지는 않았지만 상부 반도체 칩(125), 하부 반도체 칩(123) 및 본딩 와이어들을 보호하는 봉지재가 기판 상에 형성된다. 또한, 기판(121) 저면의 솔더볼 패드(미도시)에 외부와의 전기적 접속을 위한 복수개의 솔더볼이 형성된다. 이로써 본 발명에 따른 멀티칩 패키지가 완성된다.
상술한 바와 같이 본 발명에 따른 멀티칩 패키지 및 그 제조방법에 의하면, 상부 반도체 칩의 오버행(over-hang) 부분이 기판 상에 순차적으로 적층된 복수개의 범프에 의해 지지되므로 그 오버행 부분의 휨 또는 크랙 이 억제되는 이점이 있다. 더욱이 그 오버형 부분을 지지하는 범프는 와이어본딩 기술로 적층되는데 기존의 와이어본딩 기술을 사용하더라도 복수개의 범프 적층시 um단위의 정교한 높이조절이 가능하므로 상부 반도체 칩의 저면에 부착된 접착 테이프에 까지 정확하게 범프가 적층될 수 있어 더욱 견고하게 그 오버행 부분을 지지할 수 있는 이점이 있 다. 또한, 복수개의 범프는 통상의 와이어본딩 기술로 형성될 수 있으므로 추가의 제조장비가 필요하지 않아 반도체 제조시 제조비용이 절감되고 제조시간이 단축되는 이점이 있다.

Claims (16)

  1. 기판;
    상기 기판 상에 실장되는 하부 반도체 칩;
    상기 하부 반도체 칩 상에 실장되며, 상기 기판과 서로 대향되는 오버행(over-hang) 부분을 포함하는 상부 반도체 칩;
    상기 기판과 상기 하부 반도체 칩을 전기적으로 연결하는 제1 전기적 연결 수단;
    상기 기판과 상기 상부 반도체 칩을 전기적으로 연결하는 제2 전기적 연결 수단; 및
    상기 기판과 상기 오버행 부분사이에 개재(介在)되어 상기 오버행 부분을 지지하는 하나 이상의 범프(bump);
    를 포함하는 것을 특징으로 하는 멀티칩 패키지.
  2. 제 1 항에 있어서,
    상기 상부 및 하부 반도체 칩은 장방형 반도체 칩이고,
    상기 상부 및 하부 반도체 칩의 각 장방향 양단부 상면에 상부칩 패드 및 하부칩 패드가 각각 마련되는 것을 특징으로 하는 멀티칩 패키지.
  3. 제 1 항에 있어서,
    상기 범프가 복수개로 이루어져 서로 적층 형성된 범프군(群)을 포함하는 것을 특징으로 하는 멀티칩 패키지.
  4. 제 3 항에 있어서,
    상기 범프군 중에서 최상단에 적층된 범프는 상측끝이 뾰족한 것을 특징으로 하는 멀티칩 패키지.
  5. 제 2 항에 있어서,
    상기 범프가 상기 기판상에 투영(投影)되는 제1투영 영역의 중심은,
    상기 상부칩 패드가 상기 기판상에 투영되는 제2투영 영역내에 위치하는 것을 특징으로 하는 멀티칩 패키지.
  6. 제 1 항에 있어서,
    상기 기판 상면에는 전기적으로 플로팅(floating)된 더미 패드(dummy pad)가 마련되고,
    상기 범프는 상기 더미 패드상에 형성되는 것을 특징으로 하는 멀티칩 패키지.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 제1 및 제2 전기적 연결 수단들은 본딩 와이어인 것을 특징으로 하는 멀티칩 패키지.
  8. 제 3 항 또는 제 4 항에 있어서,
    상기 상부 반도체 칩의 저면에는 상기 하부 반도체 칩과의 접착을 위한 칩접착층이 마련되고,
    상기 범프군 중에서 최상단에 적층된 범프의 상측끝은 상기 칩접착층내에 삽입되는 것을 특징으로 하는 멀티칩 패키지.
  9. 제 8 항에 있어서,
    상기 칩접착층은 상기 상부 반도체의 저면(底面) 전체를 덮는 접착테이프인 것을 특징으로 하는 멀티칩 패키지.
  10. (A1) 제1 및 제2기판패드가 마련되고, 상기 제1 및 제2기판패드와 전기적으로 플로팅(floating)된 더미패드(dummy pad)가 마련되며, 상기 제1기판패드와 전기적으로 연결된 하부 반도체 칩이 실장된 기판이 준비되는 단계;
    (A2) 상기 더미패드상에 하나 이상의 범프가 형성되는 단계;
    (A3) 상기 기판에 대향되고 상기 범프에 의해 지지되는 오버행(over-hang) 부분을 포함하는 상부 반도체칩이 상기 하부 반도체칩 상에 실장되는 단계; 및
    (A4) 상기 상부 반도체 칩과 상기 제2기판패드가 전기적으로 연결되는 단계;
    를 포함하는 것을 특징으로 하는 멀티칩 패키지의 제조방법.
  11. 제 10 항에 있어서,
    상기 (A2)단계는,
    상기 더미패드상에 복수의 범프가 차례로 적층되어 범프군을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티칩 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 범프군 중에서 최상단에 적층된 범프는 상측끝이 뾰족하게 형성되는 것을 특징으로 하는 멀티칩 패키지의 제조방법.
  13. 제 12 항에 있어서,
    상기 상부 반도체 칩의 저면에는 상기 하부 반도체 칩과의 접착을 위한 칩접착층이 마련되고,
    상기 범프군 중에서 최상단에 적층된 범프의 상측끝이 상기 칩접착층 내에 삽입되는 것을 특징으로 하는 멀티칩 패키지의 제조방법.
  14. 제 10 항에 있어서,
    상기 (A1)단계는,
    상기 제1기판패드와 상기 하부 반도체 칩이 와이어본딩 공정의 와이어본딩 장치에 의해 본딩와이어를 매개로 하여 전기적으로 연결되는 단계를 포함하는 것을 특징으로 하는 멀티칩 패키지의 제조방법.
  15. 제 14 항에 있어서,
    상기 (A2)단계는,
    상기 와이어본딩 장치에 의해 상기 범프가 형성되는 단계를 포함하는 것을 특징으로 하는 멀티칩 패키지의 제조방법.
  16. 제 15 항에 있어서,
    상기 (A4)단계는,
    상기 와이어본딩 장치에 의해 상기 제2기판패드와 상기 상부 반도체 칩이 본딩와이어를 매개로 하여 전기적으로 연결되는 단계를 포함하는 것을 특징으로 하는 멀티칩 패키지의 제조방법.
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