KR101374144B1

KR101374144B1 - 워피지 방지 구조를 갖는 반도체 장치

Info

Publication number: KR101374144B1
Application number: KR1020120007124A
Authority: KR
Inventors: 박진희; 나종칠; 이민재; 송재규; 도원철; 이동희; 이창민; 정양규; 박선우
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2012-01-25
Filing date: 2012-01-25
Publication date: 2014-03-18
Also published as: KR20130086403A

Abstract

본 발명은 워피지 방지 구조를 갖는 반도체 장치에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아를 갖는 인터포져를 매개로 다수의 칩이 기판에 적층되는 반도체 패키지의 워피지를 줄일 수 있도록 한 워피지 방지 구조를 갖는 반도체 장치에 관한 것이다.
즉, 본 발명은 인터포져 역할을 하는 하부칩을 수평상태로 잡아줄 수 있는 구속수단을 기판과 인터포져 역할의 하부칩 사이에 형성하여, 기판으로부터 워피지 현상이 발생되더라도 하부칩이 구속수단에 의하여 구속되면서 기판과 함께 휘어지지 않고 수평상태를 유지하도록 함으로써, 워피지 현상에 따른 넌-웨트 현상 및 전도성 연결체의 과도한 압축 현상을 방지할 수 있도록 한 워피지 방지 구조를 갖는 반도체 장치를 제공하고자 한 것이다.

Description

워피지 방지 구조를 갖는 반도체 장치{Semiconductor device for preventing warpage}

본 발명은 워피지 방지 구조를 갖는 반도체 장치에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아를 갖는 인터포져를 매개로 다수의 칩이 기판에 적층되는 반도체 패키지의 워피지를 줄일 수 있도록 한 워피지 방지 구조를 갖는 반도체 장치에 관한 것이다.

각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 복합화 추세를 충족하기 위한 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 칩 적층형 패키지, 그리고 패키지끼리를 상하로 적층시킨 적층형 패키지 등 다양한 구조의 패키지가 개발되고 있다.

특히, 기판과 반도체 칩을 도전성 와이어로 연결하던 일반적인 방식에서 탈피하여, 첨부한 도 5 및 도 6에 도시된 바와 같이 기판에 형성된 전도성패드 간의 간격 및 반도체 칩의 신호 입출력을 위한 본딩패드 간의 간격이 조밀하게 형성된 점을 감안하여 기판과 반도체 칩을 범프와 같은 전도성 매개수단을 이용하여 연결시켜서, 전체적인 크기를 경박단소화시킨 반도체 패키지가 제조되고 있다.

첨부한 도 5 및 도 6에서, 도면부호 10은 기판(PCB: Printed Circuit Board)을 나타내고, 도면부호 20은 기판(10)에 도전 가능하게 부착되는 실리콘 재질의 인터포져로서 하부칩을 나타낸다.

상기 하부칩(20)은 관통 실리콘 비아(22)를 매개로 상부칩(30)과 기판(10) 간의 전기적 신호 전달 역할을 하는 동시에 상부칩(30)과 기판(10) 간의 실질적인 접촉을 회피하여 상부칩(30)과 기판(10) 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 상부(30)이 기판으로부터 이탈되는 것을 완충시키는 인터포져 역할을 하는 것으로서, 상부 칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성되어 있다.

상기 관통 실리콘 비아(22)는 레이저 가공을 이용하여 하부칩(20)에 비아홀을 관통 형성한 후, 비아홀내에 도전성 충진재를 충진시킨 것이다.

이렇게 관통 실리콘 비아(22)의 하단면에 제1전도성 연결체(24: 솔더볼, 범프 등)를 부착한 다음, 이 제1전도성 연결체(24)를 기판(10)의 전도성패드에 도전 가능하게 융착시킴으로써, 기판(10)에 대한 하부칩(20)의 탑재가 이루어진다.

이어서, 본딩패드에 제2전도성 연결체(26: 범프, 솔더볼 등)가 부착된 다수개의 상부칩(30)을 구비하여 하부칩(20) 위에 부착하는 바, 각 상부칩(30)의 제2전도성 연결체(26)를 관통 실리콘 비아(22)의 상단면에 융착시킴으로써, 하부칩(20)에 대한 상부칩(30)의 부착이 이루어진다.

한편, 상부칩(30)과 하부칩(20)의 사이 공간, 그리고 하부칩(20)와 기판(10)의 사이 공간내에 에폭시와 같은 비전도성의 언더필(underfill) 재료(미도시됨)를 충진하게 되며, 언더필(underfill) 재료가 사용되는 이유는 각 전도성 연결체를 감싸서 절연시키는 동시에 전도성 연결체를 견고하게 고정시키기 위함에 있다.

그러나, 상부칩 및 인터포져(interposer)인 하부칩(bottom die), 그리고 기판은 서로 다른 열팽창계수를 갖기 때문에 기판(10)에 하부칩(20)을 제1전도성 연결체(24)를 매개로 적층하고, 하부칩(20) 위에 제2전도성 연결체(26)를 매개로 상부칩(30)을 적층 부착한 후, 경화를 위한 리플로우 공정 진행시 기판(10)과 하부칩(20)에 워피지(휘어짐: warpage) 현상이 발생하여, 결국 첨부한 도 5에서 보듯이 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 하부칩(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상이 발생하는 문제점이 있었다.

또한, 상기와 같은 워피지 현상으로 인하여, 첨부한 도 6에서 보듯이 기판(10)과 하부칩(20) 간을 도전 가능하게 연결하는 제1전도성 연결체(24)중 에지부에 배열된 제1전도성 연결체(24)가 과도하게 압축 변형되어 하부칩의 수평 상태가 무너지는 문제점이 있었다.

본 발명은 상기와 같은 점을 해결하기 위하여 안출한 것으로서, 인터포져 역할을 하는 하부칩을 수평상태로 잡아줄 수 있는 구속수단을 기판과 인터포져 역할의 하부칩 사이에 형성하여, 기판으로부터 워피지 현상이 발생되더라도 하부칩이 구속수단에 의하여 구속되면서 기판과 함께 휘어지지 않고 수평상태를 유지하도록 함으로써, 워피지 현상에 따른 넌-웨트 현상 및 전도성 연결체의 과도한 압축 현상을 방지할 수 있도록 한 워피지 방지 구조를 갖는 반도체 장치를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 다수의 관통 실리콘 비아가 형성된 인터포져로서 기판에 제1전도성 연결체를 매개로 도전 가능하게 부착되는 하부칩과, 하부칩의 관통 실리콘 비아에 제2전도성 연결체를 매개로 도전 가능하게 부착되는 상부칩을 포함하는 워피지 방지 구조를 갖는 반도체 장치에 있어서,

상기 기판과 인터포져 역할의 하부칩 사이에 하부칩을 잡아줄 수 있는 구속수단을 형성하여, 기판의 워피지 현상 발생시 하부칩이 구속수단에 의하여 구속되며 수평상태를 유지하도록 한 것을 특징으로 하는 워피지 방지 구조를 갖는 반도체 장치를 제공한다.

본 발명의 일 구현예에 따른 상기 구속수단은 비전도성 페이스트로서, 기판과 하부칩 사이 공간중 일부 영역에 도포되는 열경화성의 비전도성 페이스트로 채택된 것을 특징으로 한다.

바람직하게는, 상기 비전도성 페이스트는 기판의 상면 테두리 영역과 하부칩의 저면 테두리 영역 사이에 지지블럭체 형상으로 도포되는 것을 특징으로 한다.

본 발명의 다른 구현예에 따른 상기 구속수단은 하부칩의 저면 테두리에 일체로 형성되어 기판의 상면 테두리 영역에 지지되는 스터드 범프로 채택된 것을 특징으로 한다.

바람직하게는, 상기 스터드 범프는 하부칩의 저면에서 각 코너 부분에만 1개 또는 2개가 형성되거나, 각 코너 및 사방 변 부분에 1개 또는 2개가 형성된 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.

본 발명에 따르면, 기판 위에 인터포져 역할의 하부칩이 도전 가능하게 부착되고, 하부칩 위에 상부칩이 도전 가능하게 적층되는 반도체 패키지에 있어서, 기판과 하부칩 사이에 비전도성 페이스트 또는 스터드 범프로 채택된 구속수단을 형성하여, 기판으로부터 워피지 현상이 발생되더라도 하부칩이 구속수단에 의하여 구속되면서 기판과 함께 휘어지지 않고 수평상태를 유지하도록 함으로써, 종래의 워피지 현상에 따른 넌-웨트 현상 및 전도성 연결체의 과도한 압축 현상을 용이하게 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 워피지 방지 구조를 갖는 반도체 장치를 나타내는 단면도,
도 2는 본 발명의 일 실시예에 따른 워피지 방지 구조를 갖는 반도체 장치를 나타내는 전자 현미경 사진,
도 3은 본 발명의 다른 실시예에 따른 워피지 방지 구조를 갖는 반도체 장치를 나타내는 단면도,
도 4는 본 발명의 다른 실시예에 따른 워피지 방지 구조를 갖는 반도체 장치의 하부칩에 스터드 범프가 형성된 것을 보여주는 개략도,
도 5 및 도 6은 종래의 반도체 장치에서 발생되는 문제점을 설명하는 도면.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

본 발명은 기판 위에 관통 실리콘 비아가 형성된 하부칩이 적층되고, 하부칩 위에 하나 또는 두 개 이상의 상부칩이 적층된 구조의 반도체 패키지 제조시, 리플로우 공정과 같은 고온 발생 공정에서 기판과 하부칩과 상부칩 간의 열팽창계수가 다름에 따른 워피지 현상을 최소화하는 동시에 상부칩과 기판을 연결하는 전도성 연결체의 탈락 현상을 방지할 수 있도록 한 점에 주안점이 있다.

첨부한 도 1 및 도 2에 도시된 바와 같이, 기판(10, PCB) 위에 형성된 전도성패드에 다수의 관통 실리콘 비아(22)가 형성된 하부칩(20)이 적층된다.

즉, 관통 실리콘 비아(22)의 하단면에 제1전도성 연결체(24: 솔더볼, 범프 등)를 부착한 다음, 이 제1전도성 연결체(24)를 기판(10)의 전도성패드에 도전 가능하게 융착시킴으로써, 기판(10)에 대한 하부칩(20)의 탑재가 이루어진다.

또한, 상기 하부칩(20) 위에 하나 또는 두 개 이상의 상부칩(30)이 적층 부착된다.

즉, 본딩패드에 제2전도성 연결체(26: 범프, 솔더볼 등)가 부착된 다수개의 상부칩(30)을 구비하여 하부칩(20) 위에 부착하는 바, 각 상부칩(30)의 제2전도성 연결체(26)를 관통 실리콘 비아(22)의 상단면에 융착시킴으로써, 하부칩(20)에 대한 상부칩(30)의 부착이 이루어진다.

본 발명에 따르면, 상기 기판(10)과 인터포져 역할의 하부칩(20) 사이에 워피지 현상이 발생할 때 하부칩(20)을 수평상태로 잡아줄 수 있는 구속수단(40)을 형성하여, 기판(10)의 워피지 현상 발생시 하부칩(20)이 구속수단에 의하여 구속되며 수평상태를 유지하도록 한 점에 특징이 있다.

본 발명의 일 실시예에 따르면, 도 1 및 도 2에서 보듯이 상기 구속수단(40)은 기판(10)과 하부칩(20) 사이 공간중 일부 영역에 도포되는 열경화성의 비전도성 페이스트(40a)로 채택된다.

보다 상세하게는, 상기 기판(10)의 테두리 영역(각 코너 영역 또는 각 코너 영역 및 사방 변 영역)에 비전도성 페이스트(40a)를 직사각체 형상의 지지블럭체와 같은 구조로 도포한 다음, 하부칩(20)을 제1전도성 연결체(24)를 매개로 기판(10) 위에 도전 가능하게 적층 부착할 때 하부칩(20)의 저면 테두리 부분이 비전도성 페이스트(40a)에 의하여 받쳐지도록 한다.

이어서, 상기와 같이 하부칩(20) 위에 제2전도성 연결체(26)를 매개로 하나 또는 두 개 이상의 상부칩(30)을 부착한 다음, 제1 및 제2전도성 연결체(26)의 접합부분에 대한 경화를 위하여 리플로우 공정이 진행된다.

이때, 리플로우 공정을 비롯한 그 이후 공정에서 기판(10)을 비롯한 하부칩(20) 및 상부칩(30)이 고온의 열에 노출되는 상태가 되고, 그에 따라 기판(10)과 하부칩(20)과 상부칩(30) 간의 열팽창계수가 다름에 따른 워피지 현상이 발생될 수 있다.

따라서, 기판(10)이 휘어지는 워피지 현상이 발생하더라도, 상기 구속수단(40)으로 채택된 비전도성 페이스트(40a)가 열경화되면서 하부칩(20)을 견고하게 접착 고정시키는 동시에 하부칩(20)을 수평상태로 유지되게 잡아주는 지지대 역할을 하게 되므로, 하부칩(20)의 워피지 현상을 최소화시킬 수 있고, 결국 하부칩(20)을 수평상태로 유지시킴에 따라 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 하부칩(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상을 용이하게 방지시킬 수 있다.

본 발명의 다른 실시예에 따르면, 첨부한 도 3에 도시된 바와 같이 상기 구속수단(40)은 기판(10)과 하부칩(20) 사이 공간중 일부 영역에 형성되는 스터드 범프(40b), 바람직하게는 하부칩(20)의 저면 테두리에 일체로 형성되어 기판(10)의 상면 테두리 영역에 지지되는 더미(dummy) 형태의 스터드 범프(40b)로 채택된다.

더욱 바람직하게는, 첨부한 도 4에서 보는 바와 같이 상기 스터드 범프(40b)는 하부칩(20)의 저면에서 각 코너 부분에만 1개 또는 2개가 형성되거나, 각 코너 및 사방 변 부분에 1개 또는 2개가 형성된다.

따라서, 기판(10)이 휘어지는 워피지 현상이 발생하더라도, 상기 구속수단(40)으로 채택된 스터드 범프(40b)가 하부칩(20)을 견고하게 접착 고정시키는 동시에 하부칩(20)을 수평상태로 유지되게 잡아주는 역할을 하게 되므로, 하부칩(20)의 워피지 현상을 최소화시킬 수 있고, 또한 기판(10)과 하부칩(20) 간을 도전 가능하게 연결하는 제1전도성 연결체(24)중 에지부에 배열된 제1전도성 연결체(24)가 과도하게 압축 변형되는 현상을 방지하여 하부칩(20)을 수평상태로 유지시킬 수 있으며, 결국 워피지 현상에 따른 제1 및 제2전도성 연결체(24,26)가 기판(10) 또는 하부칩(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상을 용이하게 방지시킬 수 있다.

10 : 기판
20 : 하부칩
22 : 관통 실리콘 비아
24 : 제1전도성 연결체
26 : 제2전도성 연결체
30 : 상부칩
40 : 구속수단
40a : 비전도성 페이스트
40b : 스터드 범프

Claims

다수의 관통 실리콘 비아(22)가 형성된 인터포져로서 기판(10)에 제1전도성 연결체(24)를 매개로 도전 가능하게 부착되는 하부칩(20)과, 하부칩(20)의 관통 실리콘 비아(22)에 제2전도성 연결체(26)를 매개로 도전 가능하게 부착되는 상부칩(30)을 포함하는 워피지 방지 구조를 갖는 반도체 장치에 있어서,
상기 기판(10)과 인터포져 역할의 하부칩(20) 사이에 하부칩(20)을 잡아줄 수 있는 구속수단(40)을 형성하여, 기판(10)의 워피지 현상 발생시 하부칩(20)이 구속수단에 의하여 구속되며 수평상태를 유지하도록 하되,
상기 구속수단(40)은 하부칩(20)의 저면 테두리에 일체로 형성되어 기판(10)의 상면 테두리 영역에 지지되는 스터드 범프(40b)로 채택되고, 이 스터드 범프(40b)는 하부칩(20)의 저면에서 각 코너 부분에만 1개 또는 2개가 형성되거나, 각 코너 및 사방 변 부분에 1개 또는 2개가 형성된 것을 특징으로 하는 워피지 방지 구조를 갖는 반도체 장치.
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