KR101538680B1 - 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR101538680B1
KR101538680B1 KR1020140040373A KR20140040373A KR101538680B1 KR 101538680 B1 KR101538680 B1 KR 101538680B1 KR 1020140040373 A KR1020140040373 A KR 1020140040373A KR 20140040373 A KR20140040373 A KR 20140040373A KR 101538680 B1 KR101538680 B1 KR 101538680B1
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이재웅
김병진
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 적층형 반도체 패키지에 관한 것으로서, 더욱 상세하게는 인터포저를 사이에 두고 상하로 적층되는 패키지 온 패키지의 워피지 현상을 방지할 수 있도록 한 적층형 반도체 패키지에 관한 것이다.
즉, 본 발명은 하부 반도체 패키지 위에 적층되는 인터포저의 외곽부에 일종의 접착제인 본드라인 재료를 디스펜싱할 수 있는 슬롯을 형성하고, 이 슬롯을 통하여 본드라인 재료를 주입하는 동시에 이 본드라인 재료가 인터포저의 접속용 볼과 하부 반도체 패키지의 적층용 볼이 상호 융착되는 공간내로 스며들도록 함으로써, 인터포저의 에지부와 하부 반도체 패키지의 에지부 간의 접착 고정이 이루어져 워피지 현상 및 넌-웨트 불량 현상을 방지할 수 있도록 한 적층형 반도체 패키지를 제공하고자 한 것이다.

Description

적층형 반도체 패키지 및 이의 제조 방법{PACKAGE ON PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 인터포저를 사이에 두고 상하로 적층되는 패키지 온 패키지의 워피지 현상을 방지할 수 있도록 한 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지, 인터포저를 사이에 두고 상하로 적층되는 패키지 온 패키지(POP, Package On Package) 등 다양한 구조의 반도체 패키지가 개발되고 있다.
여기서, 종래의 팬-인 타입 패키지 온 패키지(Fan-in-POP)의 구성 및 그 제조 과정을 살펴보면 다음과 같다.
첨부한 도 4는 종래의 팬-인 타입 패키지 온 패키지를 나타낸 단면도이다.
도 4에서, 도면부호 100은 하부 반도체 패키지를 나타내고, 도면부호 300은 상부 반도체 패키지를 나타내며, 도면부호 200은 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 도전 가능하게 연결하는 인터포저를 나타낸다.
먼저, 상기 하부 반도체 패키지(100)를 제조하고자, 다수의 반도체 패키지 제조 영역이 가로 및 세로방향을 따라 등간격으로 형성된 스트립 기판(102)이 구비되고, 이 스트립 기판(102)의 각 반도체 패키지 제조영역의 중앙부에 반도체 칩(104)이 도전성 범프(106)를 매개로 전기적 신호 교환 가능하게 적층 부착된다.
연이어, 상기 반도체 칩(104)의 사방 주변 영역 즉, 기판(102)의 테두리 영역에 형성된 전도성패턴에 적층용 볼(108)이 융착되며, 이 적층용 볼(108)은 인터포저(200)와 전기적으로 연결하기 위한 수단이 된다.
이어서, 상기 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)가 몰딩되는 단계가 진행되어, 반도체 칩(104)과 적층용 볼(108)이 외부로부터 보호 가능하게 봉지되는 상태가 되며, 바람직하게는 반도체 칩(104)에서 발생하는 열을 외부로 용이하게 방출시키기 위하여 몰딩 컴파운드 수지(110)의 상면과 반도체 칩(104)의 상면이 동일 평면을 이루도록 하여 반도체 칩(104)의 상면이 외부로 노출되도록 한다.
다음으로, 상기 몰딩 컴파운드 수지(110)의 상면에 레이저 가공에 의한 일정 깊이의 관통 몰드 비아(112: TMV, Through Mold Via)를 형성하는 단계가 진행되며, 이때 상기 적층용 볼(108)이 나타날 때까지의 깊이로 관통 몰드 비아(112)를 형성하게 된다.
이어서, 상기와 같이 제조된 하부 반도체 패키지(100)의 관통 몰드 비아(112)에 인터포저(200)를 도전 가능하게 적층하는 단계가 진행된다.
상기 인터포저(200)는 일반 인쇄회로기판(PCB)를 사용하거나, 반도체 칩과 동일한 실리콘 재질에 재배선 등의 회로배선이 형성된 구조로 구비되어, 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 도전 가능하게 연결하는 매개체 역할을 한다.
도 4에 도시된 바와 같이, 상기 인터포저(200)의 상면에는 상부 반도체 패키지(300)의 입출력단자(302)가 접속 연결되는 도전성 패드(202)가 노출되고, 저면에는 도전성 패드(202)와 비아홀(204) 또는 재배선(미도시됨)을 통하여 연결되는 볼랜드(206)가 형성된 구조로 구비된다.
이때, 상기 인터포저(200)의 볼랜드(206)에는 접속용 볼(208)이 융착되는 바, 이 접속용 볼(208)을 하부 반도체 패키지(100)의 관통 몰드 비아(112)내의 적층용 볼(108) 위에 적층하여 상호 융착시킴으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 연결 및 적층이 이루어진다.
한편, 상기 하부 반도체 패키지(100)의 반도체 칩(104)의 상면이 노출된 상태인 바, 인터포저(200)의 적층 전에 반도체 칩(104)의 상면에 일종의 절연성 접착제인 에폭시가 도포되어, 인터포저(200)의 적층시 에폭시에 의하여 반도체 칩(104)과 인터포저(200)가 상호 접착되는 상태가 되도록 함으로써, 하부 반도체 패키지에 대한 인터포저(200)의 견고한 적층 상태를 유지할 수 있도록 한다.
이어서, 상기 인터포저(200)의 도전성 패드(202) 위에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시킴으로써, 상부 반도체 패키지(300)의 적층이 이루어진다.
참고로, 상기 인터포저(200)의 도전성 패드(202) 위에 상부 반도체 패키지(300)가 적층되지 않고, 복수의 반도체 칩이 적층 부착되기도 한다.
최종적으로, 상기 하부 반도체 패키지(100)의 기판(102) 저면에 노출된 볼랜드에 전자기기의 마더보드 등에 연결되는 솔더볼(109)을 융착시킴으로써, 인터포저(200)를 매개로 하부 및 상부 반도체 패키지(100,300)가 적층된 패키지 온 패키지가 완성된다.
그러나, 상기한 종래의 팬-인 타입 패키지 온 패키지는 다음과 같은 문제점이 있다.
상기한 팬-인 타입 패키지 온 패키지를 제조하는 각 공정에서 열이 발생될 뿐만 아니라, 완성된 패키지 온 패키지가 전자기기의 마더보드 등에 탑재되어 구동될 때에도 열이 발생하게 되는데, 이때 발생된 열이 상부 및 하부 반도체 패키지를 비롯하여 인터포저에까지 전달된다.
따라서, 상기 하부 반도체 패키지의 반도체 칩과 몰딩 컴파운드 수지, 그리고 그 위의 인터포저 등은 서로 다른 열패창계수를 갖기 때문에 하부 반도체 패키지의 기판 또는 인터포저의 에지부가 휘어지는 워피지(휘어짐: warpage) 현상이 발생된다.
이렇게 하부 반도체 패키지의 기판 및 그 위의 인터포저의 에지부가 휘어지는 워피지 현상이 발생하면, 인터포저의 접속용 볼과 하부 반도체 패키지의 관통 몰드 비아내의 적층용 볼이 서로 분리되거나, 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상이 발생하는 문제점이 따르게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 하부 반도체 패키지 위에 적층되는 인터포저의 외곽부에 일종의 접착제인 본드라인 재료를 디스펜싱할 수 있는 슬롯을 형성하고, 이 슬롯을 통하여 본드라인 재료를 주입하는 동시에 이 본드라인 재료가 인터포저의 접속용 볼과 하부 반도체 패키지의 적층용 볼이 상호 융착되는 공간내로 스며들도록 함으로써, 인터포저의 에지부와 하부 반도체 패키지의 에지부 간의 접착 고정이 이루어져 워피지 현상 및 넌-웨트 불량 현상을 방지할 수 있도록 한 적층형 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은: 스트립 단위의 기판과, 기판의 상면 중앙부에 부착되는 반도체 칩과, 기판의 상면 테두리부에 부착되는 적층용 볼과, 반도체 칩 및 적층용 볼을 몰딩하는 몰딩 컴파운드 수지를 포함하는 하부 반도체 패키지와; 상기 하부 반도체 패키지 위에 도전 가능하게 적층되도록 적층용 볼과 융착되는 접속용 볼이 저면에 부착된 스트립 단위의 인터포저를 포함하되, 상기 스트립 단위의 각 인터포저의 저면 테두리 영역과, 상기 하부 반도체 패키지(100)의 몰딩 컴파운드 수지의 상면 테두리 영역 사이에 본드라인 재료를 주입할 수 있도록 상기 스트립 단위의 각 인터포저의 사방 위치에 본드라인 재료 주입용 슬롯이 관통 형성된 것을 특징으로 하는 적층형 패키지를 제공한다.
바람직하게는, 상기 슬롯은 인터포저의 사방 변 길이에 맞게 관통되는 단일형 슬롯으로 형성되거나, 또는 인터포저의 사방 변을 따라 2개 이상이 등간격을 이루며 관통되는 복수형 슬롯으로 형성된 것을 특징으로 한다.
또한, 상기 인터포저의 슬롯은 하부 반도체 패키지의 소잉라인과 일치되는 부분에 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위하여 본 발명은: 스트립 단위의 기판과, 기판의 상면 중앙부에 부착되는 반도체 칩과, 기판의 상면 테두리부에 부착되는 적층용 볼과, 반도체 칩 및 적층용 볼을 몰딩하는 몰딩 컴파운드 수지를 포함하는 하부 반도체 패키지 제공 단계와; 상기 하부 반도체 패키지 위에 도전 가능하게 적층되도록 적층용 볼과 융착되는 접속용 볼이 저면에 부착된 스트립 단위의 인터포저 제공 단계와; 상기 스트립 단위의 인터포저의 사방 위치에 슬롯을 형성하는 단계와; 상기 슬롯을 통하여 본드라인 재료를 주입하여, 인터포저의 저면 테두리 영역과 하부 반도체 패키지의 몰딩 컴파운드 수지의 상면 테두리 영역 사이로 본드라인 재료가 스며들게 하는 단계와; 상기 본드라인 재료에 의하여 적층용 볼과 접속용 볼이 감싸여지는 동시에 인터포저의 저면 테두리 부분과 하부 반도체 패키지의 상면 테두리 부분이 상호 접착되는 단계; 로 이루어지는 것을 특징으로 하는 적층형 패키지 제조 방법을 제공한다.
바람직하게는, 상기 스트립 단위의 인터포저에 슬롯을 형성할 때, 하부 반도체 패키지의 소잉라인과 일치되는 위치에 형성되도록 한 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 스트립 단위의 인터포저 외곽부에 슬롯을 형성하고, 이 슬롯을 통하여 일종의 접착제인 본드라인 재료를 디스펜싱함으로써, 본드라인 재료가 인터포저의 접속용 볼과 하부 반도체 패키지의 적층용 볼이 상호 융착되는 공간내로 스며들도록 함으로써, 본드라인 재료에 의하여 적층용 볼과 접속용 볼이 감싸여지는 동시에 인터포저의 에지부와 하부 반도체 패키지의 에지부 간의 접착 고정이 이루어질 수 있고, 그에 따라 인터포저의 에지부와 하부 반도체 패키지의 에지부가 휘어지는 워피지 현상 및 접속용 볼과 적층용 볼이 분리되는 등의 넌-웨트 불량 현상을 용이하게 방지할 수 있다.
도 1은 본 발명에 따른 적층형 반도체 패키지로서, 본드라인 재료를 주입하는 과정을 나타낸 단면도,
도 2는 본 발명에 따른 적층형 반도체 패키지로서, 개개 단위로 소잉된 후의 모습을 나타낸 단면도,
도 3a 및 도 3b는 본 발명에 따른 적층형 반도체 패키지로서, 개개 단위로 소잉하기 전 모습을 나타낸 평면도,
도 4는 종래의 적층형 반도체 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 적층형 반도체 패키지로서 본드라인 재료를 주입하는 과정을 나타낸 단면도이고, 도 2는 본 발명의 적층형 패키지가 개개 단위로 소잉된 후의 모습을 나타낸 단면도이다.
도 1을 참조하면, 하부 반도체 패키지(100)를 제조하기 위한 기판(102)은 소잉 전에 다수의 반도체 패키지 제조 영역이 가로 및 세로방향을 따라 등간격으로 구획된 스트립 단위 기판(102)으로 구비된다.
상기 스트립 기판(102)의 각 반도체 패키지 제조영역의 중앙부에 반도체 칩(104)이 도전성 범프(106)를 매개로 전기적 신호 교환 가능하게 적층 부착되고, 또한 반도체 칩(104)의 사방 주변 영역인 기판(102)의 테두리 영역에 형성된 전도성패턴에 적층용 볼(108)이 융착된다.
이어서, 상기 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)가 몰딩되는 단계가 진행되어, 반도체 칩(104)과 적층용 볼(108)이 외부로부터 보호 가능하게 봉지되는 상태가 된다.
바람직하게는, 반도체 칩(104)에서 발생하는 열을 외부로 용이하게 방출시키기 위하여 몰딩 컴파운드 수지(110)의 상면과 반도체 칩(104)의 상면이 동일 평면을 이루도록 하여 반도체 칩(104)의 상면이 외부로 노출되도록 한다.
다음으로, 상기 몰딩 컴파운드 수지(110)의 상면에 레이저 가공에 의한 일정 깊이의 관통 몰드 비아(112: TMV, Through Mold Via)를 형성하는 단계가 진행되며, 이때 상기 관통 몰드 비아(112)는 적층용 볼(108)이 나타날 때까지의 깊이로 관통 형성된다.
이어서, 상기와 같이 제조된 하부 반도체 패키지(100) 위에 인터포저(200)를 도전 가능하게 적층하는 단계가 진행된다.
상기 인터포저(200)는 일반 PCB 또는 세라믹에 재배선을 형성시킨 것으로서, 상면에는 상부 반도체 패키지(300)의 입출력단자(302)가 접속 연결되는 도전성 패드(202)가 노출되고, 저면에는 도전성 패드(202)와 비아홀(204) 또는 재배선(미도시됨)을 통하여 연결되는 볼랜드(206)가 형성된다.
이에, 상기 인터포저(200)의 볼랜드(206)에 미리 융착된 접속용 볼(208)을 하부 반도체 패키지(100)의 관통 몰드 비아(112)내의 적층용 볼(108) 위에 적층하여 상호 융착시킴으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 연결 및 적층이 이루어진다.
이때, 상기 인터포저(200)의 적층 전에 외부로 노출된 반도체 칩(104)의 상면에 일종의 절연성 접착제인 에폭시를 도포하여, 인터포저(200)의 적층시 에폭시에 의하여 반도체 칩(104)과 인터포저(200)가 상호 접착되는 상태가 되도록 함으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 견고한 적층 및 접착이 이루어진다.
여기서, 상기 인터포저(200)는 소잉 전에 스트립 단위의 인터포저(200)를 의미한다.
상기와 같이 다수의 하부 반도체 패키지가 가로 및 세로 방향을 따라 n×n 등의 매트릭스 배열을 이루면서 한꺼번에 제조된 상태이고, 마찬가지로 상기 인터포저도 각 하부 반도체 패키지와 대응되는 낱개의 인터포저가 소잉라인을 경계로 하며 가로 및 세로 방향을 따라 매트릭스 배열을 이루는 스트립 단위의 것으로 사용된다.
특히, 상기 인터포저(200)의 사방 테두리 즉, 하부 반도체 패키지(100)의 소잉라인(114)과 일치하는 사방 테두리 부분에는 본드라인 재료(220)를 주입하기 위한 슬롯(210)이 관통 형성된다.
상기 슬롯(210)은 인터포저(200)의 사양 및 크기에 따라 단수 또는 복수개로 형성할 수 있다.
즉, 도 3a에서 보듯이 스트립 단위의 인터포저(200)의 사방 변 길이에 맞게 길다란 단일형 슬롯으로 형성되거나, 또는 도 3b에서 보듯이 인터포저(200)의 사방 변을 따라 2개 이상이 등간격을 이루는 복수형 슬롯으로 형성될 수 있다.
상기 본드라인 재료(BLM: Bond Line Material)는 일종의 접착제인 에폭시 등을 말하며, 대상물과 대상물을 접착시킬 때 측면에서 보았을 때 라인처럼 보이는 것을 의미한다.
여기서, 첨부한 도 1에서 보듯이 상기 하부 반도체 패키지(100)에 대한 인터포저(200)의 적층 부착이 이루어진 상태에서 상기 슬롯(210) 위에 본드라인 재료 주입건이 로딩된 후, 본드라인 재료를 슬롯(210)을 통하여 주입하는 단계가 진행된다.
따라서, 상기 인터포저(200)의 저면 테두리 영역과, 하부 반도체 패키지(100)의 몰딩 컴파운드 수지(110)의 상면 테두리 영역 사이 틈새에 본드라인 재료(220)가 스며들게 되고, 이렇게 스며든 본드라인 재료(220)에 의하여 적층용 볼(108)과 접속용 볼(208)이 감싸여지는 동시에 인터포저(200)의 저면 테두리 부분과 하부 반도체 패키지(100)의 상면 테두리 부분이 상호 접착되는 상태가 된다.
이와 같이, 상기 인터포저(200)의 에지부와 하부 반도체 패키지(100)의 에지부가 본드라인 재료(220)에 의하여 접착 고정됨에 따라, 기존에 인터포저의 에지부와 하부 반도체 패키지의 에지부가 휘어지는 워피지 현상을 방지할 수 있고, 또한 접속용 볼(208)과 적층용 볼(108)이 본드라인 재료(220)에 의하여 감싸여져 상호 융착된 상태가 보다 견고하게 보호되는 상태가 되므로, 워피지 등에 의하여 접속용 볼과 적층용 볼이 분리되는 넌-웨트 불량 현상을 용이하게 방지할 수 있다.
한편, 상기 인터포저(200)의 도전성 패드(202) 위에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시킴으로써, 상부 반도체 패키지(300)의 적층이 이루어진다.
100 : 하부 반도체 패키지 102 : 기판
104 : 반도체 칩 106 : 도전성 범프
108 : 적층용 볼 109 : 솔더볼
110 : 몰딩 컴파운드 수지 112 : 관통 몰드 비아
114 : 소잉라인 200 : 인터포저
202 : 도전성 패드 204 : 비아홀
206 : 볼랜드 208 : 접속용 볼
210 : 슬롯 220 : 본드라인 재료
300 : 상부 반도체 패키지 302 : 입출력단자

Claims (5)

  1. 스트립 단위의 기판(102)과, 기판(102)의 상면 중앙부에 부착되는 반도체 칩(104)과, 기판(102)의 상면 테두리부에 부착되는 적층용 볼(108)과, 반도체 칩(104) 및 적층용 볼(108)을 몰딩하는 몰딩 컴파운드 수지(110)를 포함하는 하부 반도체 패키지(100)와;
    상기 하부 반도체 패키지(100) 위에 도전 가능하게 적층되도록 적층용 볼(108)과 융착되는 접속용 볼(208)이 저면에 부착된 스트립 단위의 인터포저(200)를 포함하되,
    상기 스트립 단위의 각 인터포저(200)의 저면 테두리 영역과, 상기 하부 반도체 패키지(100)의 몰딩 컴파운드 수지(110)의 상면 테두리 영역 사이에 본드라인 재료(220)를 주입할 수 있도록 상기 스트립 단위의 각 인터포저(200)의 사방 위치에 본드라인 재료 주입용 슬롯(210)이 관통 형성된 것을 특징으로 하는 적층형 패키지.
  2. 청구항 1에 있어서,
    상기 슬롯(210)은 인터포저(200)의 사방 변 길이에 맞게 관통되는 단일형 슬롯으로 형성되거나, 또는 인터포저(200)의 사방 변을 따라 2개 이상이 등간격을 이루며 관통되는 복수형 슬롯으로 형성되는 것을 특징으로 하는 적층형 패키지.
  3. 청구항 1에 있어서,
    상기 인터포저(200)의 슬롯(210)은 하부 반도체 패키지(100)의 소잉라인(114)과 일치되는 부분에 형성되는 것을 특징으로 하는 적층형 패키지.
  4. 스트립 단위의 기판(102)과, 기판(102)의 상면 중앙부에 부착되는 반도체 칩(104)과, 기판(102)의 상면 테두리부에 부착되는 적층용 볼(108)과, 반도체 칩(104) 및 적층용 볼(108)을 몰딩하는 몰딩 컴파운드 수지(110)를 포함하는 하부 반도체 패키지(100) 제공 단계와;
    상기 하부 반도체 패키지(100) 위에 도전 가능하게 적층되도록 적층용 볼(108)과 융착되는 접속용 볼(208)이 저면에 부착된 스트립 단위의 인터포저(200) 제공 단계와;
    상기 스트립 단위의 인터포저(200)의 사방 위치에 슬롯(210)을 형성하는 단계와;
    상기 슬롯(210)을 통하여 본드라인 재료(220)를 주입하여, 인터포저(200)의 저면 테두리 영역과 하부 반도체 패키지(100)의 몰딩 컴파운드 수지(110)의 상면 테두리 영역 사이로 본드라인 재료(220)가 스며들게 하는 단계와;
    상기 본드라인 재료(220)에 의하여 적층용 볼(108)과 접속용 볼(208)이 감싸여지는 동시에 인터포저(200)의 저면 테두리 부분과 하부 반도체 패키지(100)의 상면 테두리 부분이 상호 접착되는 단계;
    로 이루어지는 것을 특징으로 하는 적층형 패키지 제조 방법.
  5. 청구항 4에 있어서,
    상기 스트립 단위의 인터포저(200)에 슬롯(210)을 형성할 때, 하부 반도체 패키지(100)의 소잉라인(114)과 일치되는 위치에 형성되도록 한 것을 특징으로 하는 적층형 패키지 제조 방법.
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