KR20150129348A - 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR20150129348A
KR20150129348A KR1020140056110A KR20140056110A KR20150129348A KR 20150129348 A KR20150129348 A KR 20150129348A KR 1020140056110 A KR1020140056110 A KR 1020140056110A KR 20140056110 A KR20140056110 A KR 20140056110A KR 20150129348 A KR20150129348 A KR 20150129348A
Authority
KR
South Korea
Prior art keywords
interposer
semiconductor package
layer
ball pad
passivation layer
Prior art date
Application number
KR1020140056110A
Other languages
English (en)
Other versions
KR101573281B1 (ko
Inventor
소광섭
김병진
최호
방원배
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020140056110A priority Critical patent/KR101573281B1/ko
Publication of KR20150129348A publication Critical patent/KR20150129348A/ko
Application granted granted Critical
Publication of KR101573281B1 publication Critical patent/KR101573281B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

본 발명은 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 인터포저를 매개로 상부 반도체 패키지 및 하부 반도체 패키지를 상하로 적층하되, 인터포저를 재배선층을 갖는 구조로 적용하여 두께 감소 및 볼 패드의 파인 피치를 실현할 수 있도록 한 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 상부 및 하부 반도체 패키지를 도전 가능하게 연결하는 인터포저를 패시베이션층 및 재배선층으로 구성된 것으로 채택하고, 하부 반도체 패키지의 적층용 접속수단을 금속포스트로 적용함으로써, 금속포스트 간의 파인피치를 실현할 수 있고, 인터포저의 볼패드 갯수 증가 및 볼패드 간의 파인 피치를 실현할 수 있도록 하고, 또한 인터포저의 접속용 볼을 하부 반도체 패키지 위에 도전 가능하게 부착할 때, 비전도성 페이스트(NCP, Non-Conductive Paste)를 매개로 압착하는 방식으로 부착함으로써, 비전도성 페이스트에 의하여 인터포저와 하부 반도체 패키지 간의 접착 고정이 이루어져 워피지 현상을 방지하는 동시에 넌-웨트와 같은 현상을 방지할 수 있도록 한 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법{PACKAGE ON PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 인터포저를 매개로 상부 반도체 패키지 및 하부 반도체 패키지를 상하로 적층하되, 인터포저를 재배선층을 갖는 구조로 적용하여 두께 감소 및 볼 패드의 파인 피치를 실현할 수 있도록 한 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지, 인터포저를 사이에 두고 상하로 적층되는 패키지 온 패키지(POP, Package On Package) 등 다양한 구조의 반도체 패키지가 개발되고 있다.
여기서, 종래의 팬-인 타입 패키지 온 패키지(Fan-in-POP)의 구성 및 그 제조 과정을 살펴보면 다음과 같다.
첨부한 도 3은 종래의 팬-인 타입 패키지 온 패키지를 나타낸 단면도이다.
도 3에서, 도면부호 100은 하부 반도체 패키지를 나타내고, 도면부호 300은 상부 반도체 패키지를 나타내며, 도면부호 200은 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 도전 가능하게 연결하는 인터포저를 나타낸다.
먼저, 상기 하부 반도체 패키지(100)를 제조하고자, 다수의 반도체 패키지 제조 영역이 가로 및 세로방향을 따라 등간격으로 형성된 스트립 기판(102)이 구비되고, 이 기판(102)의 각 반도체 패키지 제조영역의 중앙부에 반도체 칩(104)이 도전성 범프(106)를 매개로 전기적 신호 교환 가능하게 적층 부착된다.
연이어, 상기 반도체 칩(104)의 사방 주변 영역 즉, 기판(102)의 테두리 영역에 형성된 전도성패턴에 적층용 볼(108)이 융착되며, 이 적층용 볼(108)은 인터포저(200)와 전기적으로 연결하기 위한 수단이 된다.
이어서, 상기 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)가 몰딩되는 단계가 진행되어, 반도체 칩(104)과 적층용 볼(108)이 외부로부터 보호 가능하게 봉지되는 상태가 되며, 바람직하게는 반도체 칩(104)에서 발생하는 열을 외부로 용이하게 방출시키기 위하여 몰딩 컴파운드 수지(110)의 상면과 반도체 칩(104)의 상면이 동일 평면을 이루도록 하여 반도체 칩(104)의 상면이 외부로 노출되도록 한다.
다음으로, 상기 몰딩 컴파운드 수지(110)의 상면에 레이저 가공에 의한 일정 깊이의 관통 몰드 비아(112: TMV, Through Mold Via)를 형성하는 단계가 진행되며, 이때 상기 적층용 볼(108)이 나타날 때까지의 깊이로 관통 몰드 비아(112)를 형성하게 된다.
이어서, 상기와 같이 제조된 하부 반도체 패키지(100)의 관통 몰드 비아(112)에 인터포저(200)를 도전 가능하게 적층하는 단계가 진행된다.
상기 인터포저(200)는 일반 인쇄회로기판(PCB)으로 구비된 것으로서, 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 도전 가능하게 연결하는 매개체 역할을 한다.
도 3에 도시된 바와 같이, 상기 인터포저(200)의 상면에는 상부 반도체 패키지(300)의 입출력단자(302)가 접속 연결되는 전도성패턴(202)이 노출되고, 저면에는 전도성패턴(202)과 비아홀(204)을 통하여 연결되는 볼랜드(206)가 형성된 구조로 구비된다.
이때, 상기 인터포저(200)의 볼랜드(206)에는 접속용 볼(208)이 융착되는 바, 이 접속용 볼(208)을 하부 반도체 패키지(100)의 관통 몰드 비아(112)내의 적층용 볼(108) 위에 적층하여 상호 융착시킴으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 연결 및 적층이 이루어진다.
이어서, 상기 인터포저(200)의 전도성패턴(202) 위에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시킴으로써, 상부 반도체 패키지(300)의 적층이 이루어진다.
참고로, 상기 인터포저(200)의 전도성패턴(202) 위에 상부 반도체 패키지(300)가 적층되지 않고, 복수의 반도체 칩이 적층 부착되기도 한다.
최종적으로, 상기 하부 반도체 패키지(100)의 기판(102) 저면에 노출된 볼랜드에 전자기기의 마더보드 등에 연결되는 입출력단자인 솔더볼(109)을 융착시킴으로써, 인터포저(200)를 매개로 하부 및 상부 반도체 패키지(100,300)가 적층된 패키지 온 패키지가 완성된다.
그러나, 상기한 종래의 팬-인 타입 패키지 온 패키지는 다음과 같은 문제점이 있다.
첫째, 상기 인터포저가 인쇄회로기판 타입으로 적용됨에 따라, 인터포저의 전도성패턴 간의 거리를 파인피치로 형성하는데 한계가 있고, 그에 따라 상부 반도체 패키지의 입출력단자가 융착되는 인터포저의 전도성패턴의 갯수를 늘리는데 한계가 있다.
둘째, 상기 인터포저가 인쇄회로 기판 타입으로 적용됨에 따라, 전체적인 패키지 두께가 증가하는 단점이 있다.
셋째, 상기한 팬-인 타입 패키지 온 패키지를 제조하는 각 공정에서 발생되는 열이 상부 및 하부 반도체 패키지를 비롯하여 인터포저에까지 전달되면, 하부 반도체 패키지의 반도체 칩과 몰딩 컴파운드 수지, 그리고 그 위의 인터포저 등은 서로 다른 열패창계수를 갖기 때문에 하부 반도체 패키지의 기판 또는 인터포저의 에지부가 휘어지는 워피지(휘어짐: warpage) 현상이 발생된다.
이렇게 하부 반도체 패키지의 기판 및 그 위의 인터포저의 에지부가 휘어지는 워피지 현상이 발생하면, 인터포저의 접속용 볼과 하부 반도체 패키지의 관통 몰드 비아내의 적층용 볼이 서로 분리되거나, 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상이 발생하는 문제점이 따르게 되고, 볼과 볼이 닿아 전기적인 쇼트 현상이 발생될 소지가 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 상부 및 하부 반도체 패키지를 도전 가능하게 연결하는 인터포저를 패시베이션층 및 재배선층으로 구성된 것으로 채택하고, 하부 반도체 패키지의 적층용 접속수단을 금속포스트로 적용함으로써, 금속포스트 간의 파인피치를 실현할 수 있고, 인터포저의 볼패드 갯수 증가 및 볼패드 간의 파인 피치를 실현할 수 있도록 한 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 패시베이션층 및 재배선층으로 구성된 인터포저의 접속용 볼을 하부 반도체 패키지 위에 도전 가능하게 부착할 때, 비전도성 페이스트(NCP, Non-Conductive Paste)를 매개로 압착하는 방식으로 부착함으로써, 비전도성 페이스트에 의하여 인터포저와 하부 반도체 패키지 간의 접착 고정이 이루어져 워피지 현상을 방지하는 동시에 넌-웨트와 같은 현상을 방지할 수 있도록 한 점에 있다.
상기한 목적을 달성하기 위한 본 발명은: 기판과, 기판의 상면 중앙부 위에 도전성 범프를 매개로 전기적 신호 교환 가능하게 부착되는 반도체 칩과, 기판의 상면 테두리부에 형성된 전도성패턴에 파인피치를 이루며 부착되는 다수의 금속포스트와, 상기 기판의 상면에 걸쳐 몰딩되어 반도체 칩과 금속포스트를 봉지하되, 반도체 칩과 금속포스트의 상면을 노출시키며 몰딩되는 몰딩 컴파운드 수지를 포함하는 하부 반도체 패키지와; 상면에 상부 볼패드가 형성되고, 저면에 도전성 범프가 융착되는 하부 볼패드가 형성되며, 상부 및 하부 볼패드가 재배선층에 의하여 연결된 구조로 구비되어, 도전성 범프를 금속포스트 위에 융착시킴과 함께 하부 반도체 패키지 위에 적층되는 인터포저; 를 포함하여 구성된 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지를 제공한다.
본 발명의 일 구현예에 따른 상기 인터포저는: 제1패시베이션층과; 제1패시베이션층의 일면에 도금되는 재배선층과; 재배선층의 일측단부에 도전 가능하게 연결되면서 제1패시베이션층의 타면에도금되는 상부 볼패드와; 재배선층을 포함하는 제1패시베이션층의 일면에 걸쳐 도포되는 제2패시베이션층과; 재배선층의 타측단부에 도전 가능하게 도금되는 동시에 제2패시베이션층의 표면을 통하여 노출되는 하부 볼패드; 로 구성된 것을 특징으로 한다.
본 발명의 다른 구현예에 따른 상기 인터포저는: 제1패시베이션층과; 제1패시베이션층의 일면에 도금되는 재배선층과; 재배선층의 일측단부에 형성되는 상부 볼패드와; 재배선층의 타측단부에 도전 가능하게 도금되는 동시에 제1패시베이션층의 표면을 통하여 노출되는 하부 볼패드; 로 구성된 것을 특징으로 한다.
특히, 상기 하부 반도체 패키지와 인터포저 사이에 비전도성 페이스트가 도포되어, 하부 반도체 패키지와 인터포저가 상호 접착되는 동시에 인터포저의 도전성 범프가 비전도성 페이스트에 의하여 절연 가능하게 감싸여지는 것을 특징으로 한다.
바람직하게는, 상기 금속포스트는 300 ㎛ 미만의 파인피치 간격으로 기판에 부착된 것임을 특징으로 한다.
더욱 바람직하게는, 상기 금속포스트는 구리 재질을 이용하여 원형 기둥 형태로 제작된 것임을 특징으로 한다.
또한, 상기 인터포저의 상부 볼패드에 입출력단자를 매개로 도전 가능하게 적층되는 상부 반도체 패키지를 더 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위하여 본 발명은: 기판 제공 단계와, 기판의 상면 중앙부 위에 도전성 범프를 매개로 반도체 칩을 부착하는 단계와, 기판의 상면 테두리부에 형성된 전도성패턴에 다수의 금속포스트를 파인피치로 부착하는 단계와, 상기 반도체 칩과 금속포스트의 상면을 노출시키면서 반도체 칩과 금속포스트를 봉지하도록 기판의 상면에 걸쳐 몰딩 컴파운드 수지를 몰딩하는 단계로 이루어지는 하부 반도체 패키지 제조 단계와; 상면에 상부 볼패드가 형성되고, 저면에 도전성 범프가 융착되는 하부 볼패드가 형성되며, 상부 및 하부 볼패드가 재배선층에 의하여 연결된 구조의 인터포저 제조 단계와; 상기 인터포저의 도전성 범프를 하부 반도체 패키지의 금속포스트 위에 융착시키면서 하부 반도체 패키지 위에 인터포저를 도전 가능하게 적층하는 단계; 를 포함하는 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지 제조 방법을 제공한다.
본 발명의 일 구현예에 따른 상기 인터포저 제조 단계는: 캐리어의 일면에 상부 볼패드를 도금하는 단계와; 상부 볼패드의 일부영역을 마스크로 커버한 다음, 상부 볼패드의 마스크 미커버 영역을 포함하는 캐리어의 일면에 걸쳐 제1패시베이션층을 도포하는 단계와; 마스크를 제거한 후, 상부 볼패드의 일부영역으로부터 제1패시베이션층의 표면 소정 위치까지 도금에 의한 재배선층을 형성하는 단계와; 재배선층의 타측단 일부영역을 마스크로 커버한 다음, 재배선층을 포함하는 제1패시베이션층의 표면에 걸쳐 제2패시베이션층을 도포하는 단계와; 마스크를 제거하여 노출된 재배선층의 타측단 일부영역에 하부 볼패드를 도금하는 단계와; 하부 볼패드에 도전성 범프를 도금시켜 성장시키는 단계; 로 진행되는 것을 특징으로 한다.
본 발명의 다른 구현예에 따른 상기 인터포저의 제조 단계는: 캐리어의 일면에 일측단부가 상부 볼패드가 되는 재배선층을 도금하는 단계와; 재배선층의 타측단 일부영역을 마스크로 커버한 다음, 재배선층을 포함하는 캐리어 일면에 걸쳐 제1패시베이션층을 도포하는 단계와; 마스크를 제거하여 노출된 재배선층의 타측단 일부영역에 하부 볼패드를 도금하는 단계와; 하부 볼패드에 도전성 범프를 도금시켜 성장시키는 단계; 로 진행되는 것을 특징으로 한다.
특히, 상기 인터포저의 도전성 범프를 하부 반도체 패키지의 금속포스트 위에 융착시킬 때, 하부 반도체 패키지 위에 비전도성 페이스트가 도포되는 단계가 더 진행되어, 하부 반도체 패키지와 인터포저가 상호 접착되는 동시에 인터포저의 도전성 범프가 비전도성 페이스트에 의하여 절연 가능하게 감싸여지도록 한 것을 특징으로 한다.
또한, 본 발명의 적층형 반도체 패키지 제조 방법은 상기 하부 반도체 패키지에 대한 인터포저의 적층 후, 인터포저로부터 캐리어를 제거하는 단계와; 캐리어의 제거로 노출된 인터포저의 상부 볼패드에 상부 반도체 패키지의 입출력단자를 융착시키는 상부 반도체 패키지 적층 단계; 를 더 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 상부 및 하부 반도체 패키지를 도전 가능하게 연결하는 인터포저를 패시베이션층 및 재배선층으로 구성된 것으로 채택하는 동시에 하부 반도체 패키지의 적층용 접속수단을 금속포스트로 적용함으로써, 금속포스트 간의 파인피치를 실현하는 동시에 금속포스트와 연결되는 인터포저의 볼패드 갯수 증가 및 파인피치를 실현할 수 있다.
둘째, 인터포저를 재배선층과 패시베이션층으로 구성된 것으로 채택하여, 기존의 인쇄회로기판 타입에 비하여 그 두께를 감소시킬 수 있고, 결국 전체적인 패키지 두께를 줄여서 경박단소화를 실현할 수 있다.
셋째, 패시베이션층 및 재배선층으로 구성된 인터포저의 도전성 범프를 하부 반도체 패키지 위에 도전 가능하게 부착할 때, 비전도성 페이스트(NCP, Non-Conductive Paste)를 매개로 압착하는 방식으로 부착함으로써, 비전도성 페이스트에 의하여 인터포저와 하부 반도체 패키지 간의 접착 고정이 이루어져 워피지 현상을 방지하는 동시에 넌-웨트와 같은 현상을 방지할 수 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 순서대로 나타낸 단면도,
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 순서대로 나타낸 단면도,
도 3은 종래의 적층형 반도체 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
제1실시예
첨부한 도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 순서대로 나타낸 단면도이다.
도 1a 내지 도 1e에서, 도면부호 100은 하부 반도체 패키지를 나타낸다.
먼저, 상기 하부 반도체 패키지(100) 및 그 제조 과정을 설명하면 다음과 같다.
상기 하부 반도체 패키지(100)를 제조하기 위한 기판(102)은 인쇄회로기판으로서, 주지된 바와 같이 기판(102)의 상면에는 전도성패턴이 형성되고, 저면에는 솔더볼을 부착하기 위한 볼랜드가 형성되며, 전도성패턴과 볼랜드는 비아홀에 의하여 도전 가능하게 연결된다.
이렇게 구비된 기판(102)의 상면 중앙부 즉, 칩 부착자리면에 반도체 칩(104)이 부착되는 바, 반도체 칩(104)의 본딩패드와 기판(102)의 상면 중앙부에 노출된 전도성패턴이 도전성 범프(106) 또는 플립칩 등을 매개로 전기적 신호 교환 가능하게 부착된다.
이어서, 기판(102)의 상면 테두리부에 형성된 전도성패턴에 다수의 금속포스트(120)가 부착되는 바, 금속포스트(120)는 솔더볼에 비하여 보다 얇은 직경의 기둥 형태로 제작 가능하므로, 금속포스트(120)가 부착되는 기판(102)의 전도성패턴을 보다 파인피치로 형성할 수 있고, 그에 따라 각 전도성패턴에 부착되는 금속포스트(120)도 파인피치를 이루며 부착될 수 있다.
바람직하게는, 상기 금속포스트(120)는 구리 재질을 이용하여 원형 기둥 형태로 제작된 것으로서, 300 ㎛ 미만의 파인피치 간격으로 기판(102)의 전도성패턴에 도전 가능하게 부착된다.
다음으로, 상기 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)를 몰딩하는 몰딩 단계가 진행되어, 반도체 칩(104)과 금속포스트(120)가 몰딩 컴파운드 수지(110)에 의하여 봉지되는 상태를 되며, 바람직하게는 반도체 칩(104)의 동작 중 발생되는 열을 방출시키기 위하여 반도체 칩(104)의 상면은 몰딩 컴파운드 수지(110)와 동일 평면을 이루며 외부로 노출되도록 하고, 또한 금속포스트(120)의 상면도 인터포저(200)와의 전기적 접속을 위하여 노출되도록 한다.
이와 같이 하여, 도 1a에 도시된 바와 같이 하부 반도체 패키지(100)가 완성된다.
다음으로, 상기 하부 반도체 패키지(100) 위에 인터포저(200)가 도전 가능하게 적층된다.
즉, 상기 인터포저(200)는 상면에 상부 볼패드(211)가 형성되고, 저면에 도전성 범프(215)가 융착되는 하부 볼패드(213)가 형성되며, 상부 및 하부 볼패드(211,213)가 재배선층(212)에 의하여 도전 가능하게 연결된 구조로 구비되어, 도전성 범프(215)를 금속포스트(120) 위에 융착시킴으로써, 하부 반도체 패키지(100) 위에 전기적 신호 교환 가능하게 적층되는 상태가 된다.
여기서, 본 발명의 제1실시예에 따른 인터포저(200) 제조 단계를 도 1b를 참조로 살펴보면 다음과 같다.
먼저, 상기 인터포저(200)를 제조하기 위한 베이스 구조물인 일정 면적의 캐리어(220)가 구비된다.
이어서, 캐리어(220)의 일면에 상부 반도체 패키지 적층을 위한 상부 볼패드(211)용 금속박막을 도금하는 단계가 진행된다.
연이어, 상기 상부 볼패드(211)의 일부영역을 마스크로 커버한 다음, 상부 볼패드(211)의 마스크 미커버 영역을 포함하는 캐리어(220)의 일면에 걸쳐 제1패시베이션층(210)을 도포하게 된다.
이때, 상기 제1패시베이션층(210)은 상부 볼패드(211)를 보호하는 동시에 상부 볼패드(211) 간의 절연 유지 기능을 하고, 또한 재배선층(212)을 도금하기 위한 평탄화 지지체 역할을 한다.
다음으로, 상기 상부 볼패드(211)의 일부영역을 커버하고 있던 마스크를 제거하여, 상부 볼패드(211)의 일부영역이 제1패시베이션층(210)을 통하여 노출되도록 하고, 연이어 노출된 상부 볼패드(211)의 일부영역으로부터 제1패시베이션층(210)의 표면 소정 위치까지 도금에 의한 재배선층(212)을 형성하는 단계가 진행된다.
이어서, 상기 재배선층(212)의 타측단 일부영역을 마스크로 커버한 다음, 재배선층(212)을 포함하는 제1패시베이션층(210)의 표면에 걸쳐 제2패시베이션층(214)을 도포하는 단계가 진행되며, 제2패시베이션층(214)은 재배선층(212)의 보호 및 재배선층(212) 간의 절연 유지 기능을 하는 동시에 인터포저의 표면 평탄화를 위하여 도포된다.
다음으로, 상기 재배선층(212)의 타측단 일부영역을 커버하고 있던 마스크를 제거하여 재배선층(212)의 타측단 일부영역이 노출되도록 하고, 그 위에 도전성 범프 등이 용이하게 부착되는 금속 도금층(예를 들어, 니켈 등)인 소위 언더 범프 메탈(Under Bump Metal)이라 하는 하부 볼패드(213)가 도금된다.
최종적으로, 상기 하부 볼패드(213) 위에 도전성 범프(215)를 도금시켜 성장시키는 단계를 진행함으로써, 본 발명의 제1실시예에 따른 인터포저(200)가 완성된다.
이때, 상기 도전성 범프(215)는 구리 도금 공정을 진행하여 하부 볼패드(213) 위에 소정의 높이로 형성되는 구리필러(216)와, 이 구리필러(216)의 상면에 일체로 형성되는 전도성 솔더(217)로 구성되며, 하부 볼패드(213) 위에 구리필러(216)가 먼저 도금된 후, 그 위에 전도성 솔더(217)가 순차적으로 도금된다.
이와 같이 하여, 본 발명의 제1실시예에 따른 인터포저(200)가 완성된다.
다음으로, 상기와 같이 구비된 인터포저(200)를 하부 반도체 패키지(100) 위에 전기적 신호 교환 가능하게 적층된다.
이때, 인터포저(200)의 적층시 핸들링을 위하여 캐리어(220)를 제거하지 않는다.
이에, 도 1c에서 보듯이 상기 캐리어(220)와 인터포저(200)을 뒤집은 상태에서 즉, 인터포저(200)가 아래쪽을 향하도록 한 상태에서 인터포저(200)의 도전성 범프(215)를 하부 반도체 패키지(100)의 금속포스트(120) 위에 융착시킴으로써, 하부 반도체 패키지(100) 위에 인터포저(200)가 도전 가능하게 적층되는 상태가 된다.
특히, 상기 인터포저(200)의 도전성 범프(215)를 하부 반도체 패키지(100)의 금속포스트(120) 위에 융착시킬 때, 하부 반도체 패키지(100) 위에 비전도성 페이스트(230)가 도포되는 단계가 미리 진행되어, 하부 반도체 패키지(100)와 인터포저(200)가 비전도성 페이스트(230)에 의하여 상호 접착되는 동시에 인터포저(200)의 도전성 범프(215)가 비전도성 페이스트(230)에 의하여 절연 가능하게 감싸여지도록 한다.
이에, 상기 인터포저(200)의 도전성 범프(215)를 하부 반도체 패키지(100) 위에 도전 가능하게 부착할 때, 비전도성 페이스트(230)를 매개로 압착하는 방식으로 부착함으로써, 비전도성 페이스트(230)에 의하여 인터포저(200)와 하부 반도체 패키지(100) 간의 접착 고정이 이루어져, 인터포저(200)와 하부 반도체 패키지(100)의 에지부가 휘어지려는 것을 잡아주게 되므로, 결국 워피지 현상을 방지하는 동시에 범프 탈락 등과 같은 넌-웨트 현상을 방지할 수 있다.
최종적으로, 상기 하부 반도체 패키지(100)에 대한 인터포저(200)의 적층 후, 도 1d에서 보듯이 인터포저(200)로부터 캐리어(220)를 제거함으로써, 본 발명의 적층형 패키지가 1차로 완성되며, 도 1e에서 보듯이 캐리어(220)의 제거로 노출된 인터포저(200)의 상부 볼패드(211)에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시킴으로써, 본 발명의 제1실시예에 따른 적층형 반도체 패키지가 최종 완성된다.
이와 같이, 본 발명의 제1실시예에 따르면 상부 및 하부 반도체 패키지를 도전 가능하게 연결하는 인터포저를 패시베이션층 및 재배선층으로 구성된 것으로 채택하는 동시에 하부 반도체 패키지의 적층용 접속수단을 금속포스트로 적용함으로써, 금속포스트 간의 파인피치를 실현하는 동시에 금속포스트와 연결되는 인터포저의 볼패드 또한 파인피치를 실현할 수 있고, 또한 비전도성 페이스트의 접착력에 의하여 워피지 현상 및 넌-웨트 현상을 방지할 수 있다.
제2실시예
첨부한 도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 순서대로 나타낸 단면도이다.
본 발명의 제2실시예는 상기한 제1실시예와 비교하면, 인터포저(200)가 보다 얇게 구성된 점에서 차이가 있고, 하부 반도체 패키지 및 상부 반도체 패키지는 동일하게 구성되므로, 동일한 구성에 대한 설명은 생략하기로 한다.
여기서, 본 발명의 제2실시예에 따른 인터포저 제조 과정을 설명하면 다음과 같다.
먼저, 인터포저(200)를 제조하기 위한 베이스 구조물인 일정 면적의 캐리어(220)가 구비된다.
이어서, 캐리어(220)의 일면에 재배선층(212)이 도금되는 바, 재배선층(212)의 일측단부는 상부 볼패드(211) 영역으로 형성된다.
다음으로, 상기 재배선층(212)의 타측단 일부영역을 마스크로 커버한 다음, 재배선층(212)을 포함하는 캐리어(220)의 일면에 걸쳐 제1패시베이션층(210)을 도포하는 단계가 진행된다.
이때, 상기 제1패시베이션층(210)은 상부 볼패드(211)를 포함하는 재배선층(212)을 보호하는 동시에 재배선층(212) 간의 절연 유지 기능을 하고, 또한 인터포저의 표면 평탄화를 위하여 도포된다.
다음으로, 상기 재배선층(212)의 타측단 일부영역을 커버하고 있던 마스크를 제거하여 재배선층(212)의 타측단 일부영역이 노출되도록 하고, 그 위에 도전성 범프 등이 용이하게 부착되는 금속 도금층(예를 들어, 니켈 등)인 소위 언더 범프 메탈(Under Bump Metal)이라 하는 하부 볼패드(213)가 도금된다.
최종적으로, 상기 하부 볼패드(213) 위에 도전성 범프(215)를 도금시켜 성장시키는 단계를 진행함으로써, 본 발명의 제2실시예에 따른 인터포저(200)가 완성된다.
마찬가지로, 상기 도전성 범프(215)는 구리 도금 공정을 진행하여 하부 볼패드(213) 위에 소정의 높이로 형성되는 구리필러(216)와, 이 구리필러(216)의 상면에 일체로 형성되는 전도성 솔더(217)로 구성되며, 하부 볼패드(213) 위에 구리필러(216)가 먼저 도금된 후, 그 위에 전도성 솔더(217)가 순차적으로 도금된다.
이와 같이 하여, 본 발명의 제2실시예에 따른 인터포저(200)가 완성된다.
다음으로, 본 발명의 제2실시예에 따른 인터포저(200)를 하부 반도체 패키지(100) 위에 적층시키는 단계가 진행된다.
이때, 제1실시예에서 설명된 바와 같이, 인터포저(200)의 도전성 범프(215)를 하부 반도체 패키지(100)의 금속포스트(120) 위에 융착시킬 때, 하부 반도체 패키지(100) 위에 비전도성 페이스트(230)가 도포되는 단계가 미리 진행되어, 하부 반도체 패키지(100)와 인터포저(200)가 상호 접착되는 동시에 인터포저(200)의 도전성 범프(215)가 비전도성 페이스트(230)에 의하여 절연 가능하게 감싸여지도록 한다.
이어서, 상기 하부 반도체 패키지(100)에 대한 인터포저(200)의 적층 후, 도 2d에서 보듯이 인터포저(200)로부터 캐리어(220)를 제거함으로써, 본 발명의 적층형 패키지가 1차로 완성되며, 도 2e에서 보듯이 캐리어(220)의 제거로 노출된 인터포저(200)의 상부 볼패드(211)에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시킴으로써, 본 발명의 제2실시예에 따른 적층형 반도체 패키지가 최종 완성된다.
이와 같이, 본 발명의 제2실시예에 따르면 하부 반도체 패키지의 금속포스트 간의 파인피치를 실현하는 동시에 금속포스트와 연결되는 인터포저의 볼패드 또한 파인피치를 실현하는 동시에 비전도성 페이스트의 접착력에 의하여 워피지 현상 및 넌-웨트 현상을 방지할 수 있을 뿐만 아니라, 인터포저의 패시베이션층이 제1실시예에 비하여 단층으로 구성됨에 따라, 전체 패키지 두께를 더욱 줄여 경박단소화를 실현할 수 있다.
100 : 하부 반도체 패키지 102 : 기판
104 : 반도체 칩 106 : 도전성 범프
108 : 적층용 볼 109 : 솔더볼
110 : 몰딩 컴파운드 수지 112 : 관통 몰드 비아
120 : 금속포스트 200 : 인터포저
202 : 도전성 패드 204 : 비아홀
206 : 볼랜드 208 : 접속용 볼
210 : 제1패시베이션층 211 : 상부 볼패드
212 : 재배선층 213 : 하부 볼패드
214 : 제2패시베이션층 215 : 도전성 범프
216 : 구리필러 217 : 솔더
220 : 캐리어 230 : 비전도성 페이스트
300 : 상부 반도체 패키지 302 : 입출력단자

Claims (12)

  1. 기판(102)과, 기판(102)의 상면 중앙부 위에 도전성 범프(106)를 매개로 전기적 신호 교환 가능하게 부착되는 반도체 칩(104)과, 기판(102)의 상면 테두리부에 형성된 전도성패턴에 파인피치를 이루며 부착되는 다수의 금속포스트(120)와, 상기 기판(102)의 상면에 걸쳐 몰딩되어 반도체 칩(104)과 금속포스트(120)를 봉지하되, 반도체 칩(104)과 금속포스트(120)의 상면을 노출시키며 몰딩되는 몰딩 컴파운드 수지(110)를 포함하는 하부 반도체 패키지(100)와;
    상면에 상부 볼패드(211)가 형성되고, 저면에 도전성 범프(215)가 융착되는 하부 볼패드(213)가 형성되며, 상부 및 하부 볼패드(211,213)가 재배선층(212)에 의하여 도전 가능하게 연결된 구조로 구비되어, 도전성 범프(215)를 금속포스트(120) 위에 융착시킴과 함께 하부 반도체 패키지(100) 위에 적층되는 인터포저(200);
    를 포함하여 구성된 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 인터포저(200)는:
    제1패시베이션층(210)과;
    제1패시베이션층(210)의 일면에 도금되는 재배선층(212)과;
    재배선층(212)의 일측단부에 도전 가능하게 연결되면서 제1패시베이션층(210)의 타면에 도금되는 상부 볼패드(211)와;
    재배선층(212)을 포함하는 제1패시베이션층(210)의 일면에 걸쳐 도포되는 제2패시베이션층(214)과;
    재배선층(212)의 타측단부에 도전 가능하게 도금되는 동시에 제2패시베이션층(214)의 표면을 통하여 노출되는 하부 볼패드(213);
    로 구성된 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 인터포저(200)는:
    제1패시베이션층(210)과;
    제1패시베이션층(210)의 일면에 도금되는 재배선층(212)과;
    재배선층(212)의 일측단부에 형성되는 상부 볼패드(211)와;
    재배선층(212)의 타측단부에 도전 가능하게 도금되는 동시에 제1패시베이션층(210)의 표면을 통하여 노출되는 하부 볼패드(213);
    로 구성된 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 하부 반도체 패키지(100)와 인터포저(200) 사이에 비전도성 페이스트(230)가 도포되어, 하부 반도체 패키지(100)와 인터포저(200)가 상호 접착되는 동시에 인터포저(200)의 도전성 범프(215)가 비전도성 페이스트(230)에 의하여 절연 가능하게 감싸여지는 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 금속포스트(120)는 300 ㎛ 미만의 파인피치 간격으로 기판(102)에 도전 가능하게 부착된 것임을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 금속포스트(120)는 구리 재질을 이용하여 원형 기둥 형태로 제작된 것임을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 인터포저(200)의 상부 볼패드(211)에 입출력단자(302)를 매개로 도전 가능하게 적층되는 상부 반도체 패키지(300)를 더 포함하는 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지.
  8. 기판(102) 제공 단계와, 기판(102)의 상면 중앙부 위에 도전성 범프(106)를 매개로 반도체 칩(104)을 부착하는 단계와, 기판(102)의 상면 테두리부에 형성된 전도성패턴에 다수의 금속포스트(120)를 파인피치로 부착하는 단계와, 상기 반도체 칩(104)과 금속포스트(120)의 상면을 노출시키면서 반도체 칩(104)과 금속포스트(120)를 봉지하도록 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)를 몰딩하는 단계로 이루어지는 하부 반도체 패키지(100) 제조 단계와;
    상면에 상부 볼패드(211)가 형성되고, 저면에 도전성 범프(215)가 융착되는 하부 볼패드(213)가 형성되며, 상부 및 하부 볼패드(211,213)가 재배선층(212)에 의하여 연결된 구조의 인터포저(200) 제조 단계와;
    상기 인터포저(200)의 도전성 범프(215)를 하부 반도체 패키지(100)의 금속포스트(120) 위에 융착시키면서 하부 반도체 패키지(100) 위에 인터포저(200)를 도전 가능하게 적층하는 단계;
    를 포함하는 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지 제조 방법.
  9. 청구항 8에 있어서,
    상기 인터포저(200) 제조 단계는:
    캐리어(220)의 일면에 상부 볼패드(211)를 도금하는 단계와;
    상부 볼패드(211)의 일부영역을 마스크로 커버한 다음, 상부 볼패드(211)의 마스크 미커버 영역을 포함하는 캐리어(220)의 일면에 걸쳐 제1패시베이션층(210)을 도포하는 단계와;
    마스크를 제거한 후, 상부 볼패드(211)의 일부영역으로부터 제1패시베이션층(210)의 표면 소정 위치까지 도금에 의한 재배선층(212)을 형성하는 단계와;
    재배선층(212)의 타측단 일부영역을 마스크로 커버한 다음, 재배선층(212)을 포함하는 제1패시베이션층(210)의 표면에 걸쳐 제2패시베이션층(214)을 도포하는 단계와;
    마스크를 제거하여 노출된 재배선층(212)의 타측단 일부영역에 하부 볼패드(213)를 도금하는 단계;
    하부 볼패드(213)에 도전성 범프(215)를 도금시켜 성장시키는 단계;
    로 진행되는 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지 제조 방법.
  10. 청구항 8에 있어서,
    상기 인터포저(200) 제조 단계는:
    캐리어(220)의 일면에 일측단부가 상부 볼패드(211)가 되는 재배선층(212)을 도금하는 단계와;
    재배선층(212)의 타측단 일부영역을 마스크로 커버한 다음, 재배선층(212)을 포함하는 캐리어(220)의 일면에 걸쳐 제1패시베이션층(210)을 도포하는 단계와;
    마스크를 제거하여 노출된 재배선층(212)의 타측단 일부영역에 하부 볼패드(213)를 도금하는 단계;
    하부 볼패드(213)에 도전성 범프(215)를 도금시켜 성장시키는 단계;
    로 진행되는 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지 제조 방법.
  11. 청구항 8에 있어서,
    상기 인터포저(200)의 도전성 범프(215)를 하부 반도체 패키지(100)의 금속포스트(120) 위에 융착시킬 때, 하부 반도체 패키지(100) 위에 비전도성 페이스트(230)가 도포되는 단계가 더 진행되어, 하부 반도체 패키지(100)와 인터포저(200)가 상호 접착되는 동시에 인터포저(200)의 도전성 범프(215)가 비전도성 페이스트(230)에 의하여 절연 가능하게 감싸여지도록 한 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지 제조 방법.
  12. 청구항 8에 있어서,
    상기 하부 반도체 패키지(100)에 대한 인터포저(200)의 적층 후, 인터포저(200)로부터 캐리어(220)를 제거하는 단계와;
    캐리어(220)의 제거로 노출된 인터포저(200)의 상부 볼패드(211)에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시키는 상부 반도체 패키지 적층 단계;
    를 더 포함하는 것을 특징으로 하는 재배선층을 이용한 적층형 반도체 패키지 제조 방법.
KR1020140056110A 2014-05-12 2014-05-12 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법 KR101573281B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140056110A KR101573281B1 (ko) 2014-05-12 2014-05-12 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140056110A KR101573281B1 (ko) 2014-05-12 2014-05-12 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150129348A true KR20150129348A (ko) 2015-11-20
KR101573281B1 KR101573281B1 (ko) 2015-12-02

Family

ID=54844056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140056110A KR101573281B1 (ko) 2014-05-12 2014-05-12 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR101573281B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630674A (zh) * 2017-03-16 2018-10-09 英特尔公司 具有穿通模具过孔的多封装集成电路组件
KR20190058411A (ko) * 2019-05-20 2019-05-29 주식회사 네패스 인쇄회로기판을 이용한 반도체 패키지
CN111052368A (zh) * 2017-09-28 2020-04-21 英特尔公司 有源硅上封装半导体封装
CN113284884A (zh) * 2020-02-19 2021-08-20 南亚科技股份有限公司 半导体封装及其制备方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630674A (zh) * 2017-03-16 2018-10-09 英特尔公司 具有穿通模具过孔的多封装集成电路组件
CN111052368A (zh) * 2017-09-28 2020-04-21 英特尔公司 有源硅上封装半导体封装
US11978727B2 (en) 2017-09-28 2024-05-07 Intel Corporation Package on active silicon semiconductor packages
KR20190058411A (ko) * 2019-05-20 2019-05-29 주식회사 네패스 인쇄회로기판을 이용한 반도체 패키지
CN113284884A (zh) * 2020-02-19 2021-08-20 南亚科技股份有限公司 半导体封装及其制备方法
CN113284884B (zh) * 2020-02-19 2024-03-29 南亚科技股份有限公司 半导体封装及其制备方法

Also Published As

Publication number Publication date
KR101573281B1 (ko) 2015-12-02

Similar Documents

Publication Publication Date Title
US9899307B2 (en) Fan-out chip package with dummy pattern and its fabricating method
US9859130B2 (en) Manufacturing method of interposed substrate
TWI471991B (zh) 半導體封裝
TWI740219B (zh) 載板及其製作方法
KR101332859B1 (ko) 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법
CN107403785B (zh) 电子封装件及其制法
KR101573281B1 (ko) 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법
KR101640078B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
US10734322B2 (en) Through-holes of a semiconductor chip
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
TW202220151A (zh) 電子封裝件及其製法
US20170025386A1 (en) Semiconductor device
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
TW202046456A (zh) 電子封裝件及其製法
KR101099583B1 (ko) 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법
US11495574B2 (en) Semiconductor package
KR101607989B1 (ko) 패키지 온 패키지 및 이의 제조 방법
TWI689067B (zh) 電子封裝件及其製法
TW202121613A (zh) 晶片封裝結構及其製造方法
TWI815639B (zh) 電子封裝件及其製法
US20240055402A1 (en) Electronic package and manufacturing method thereof
US20240096721A1 (en) Electronic package and manufacturing method thereof
CN116344476A (zh) 基板结构及其制造方法
CN104051393A (zh) 具有高支护外围焊料凸块的晶片级封装器件
KR101333893B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 5