KR101333893B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법

Info

Publication number
KR101333893B1
KR101333893B1 KR1020120000364A KR20120000364A KR101333893B1 KR 101333893 B1 KR101333893 B1 KR 101333893B1 KR 1020120000364 A KR1020120000364 A KR 1020120000364A KR 20120000364 A KR20120000364 A KR 20120000364A KR 101333893 B1 KR101333893 B1 KR 101333893B1
Authority
KR
South Korea
Prior art keywords
pattern
semiconductor chip
redistribution
wiring board
redistribution pattern
Prior art date
Application number
KR1020120000364A
Other languages
English (en)
Other versions
KR20130079716A (ko
Inventor
박윤묵
이현일
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR1020120000364A priority Critical patent/KR101333893B1/ko
Publication of KR20130079716A publication Critical patent/KR20130079716A/ko
Application granted granted Critical
Publication of KR101333893B1 publication Critical patent/KR101333893B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은, 내부에 재배선 패턴층을 포함하는 반도체 패키지를 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 상측 패턴, 하측 패턴, 및 상기 상측 패턴과 상기 하측 패턴을 전기적으로 연결하는 관통 패턴을 포함하는 관통 배선 기판; 상기 관통 배선 기판의 상측에 위치하고 상기 상측 패턴과 전기적으로 연결된 상측 반도체 칩; 상기 관통 배선 기판의 하측에 위치하고 상기 하측 패턴과 전기적으로 연결된 제1 재배선 패턴층; 및 상기 제1 재배선 패턴층 하측에 위치하고 상기 제1 재배선 패턴층과 전기적으로 연결된 하측 반도체 칩;을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 내부에 재배선 패턴층을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 반도체 패키지를 도입하고 있다.
반도체 패키지는 이차원 구성을 가지는 내장형 패키지와 삼차원 구성을 가지는 POP(package on package)를 포함할 수 있다.
내장형 패키지는 패키지 기판에 개구부를 형성하고, 반도체 소자를 위치시키고 밀봉 부재를 충전하여 형성하거나, 임시적인 캐리어 기판에 반도체 소자를 위치 밀봉한 후 캐리어 기판을 분리하여 형성한다. 이러한 내장형 패키지는 미세한 피치의 전극 패드를 갖는 반도체 소자에 대하여 패키지를 구현할 수 없으며, 패키지 제품의 강도가 약하고, 기판의 휨 형성을 방지하기 위하여 웨이퍼 레벨 공정 시에는 추가적인 캐리어 기판의 탈부착이 필요하고, 반도체 소자의 정렬이 어렵고, 밀봉 부재의 수축으로 인한 반도체 소자의 이동 현상이 발생될 우려가 있다.
POP 패키지는 동종의 소자 혹은 이종의 소자를 와이어 본딩이나 플립 칩 본딩 접속 기술을 이용하여 상부 및 하부 패키지들을 각각 제작하고, 이들을 솔더 볼을 통해서 접속하여 형성한다. POP 패키지는 상부 및 하부 반도체 소자가 외측 패키지 기판을 통하여 전기적 신호 송수신이 이루어지므로, 결과적으로 전기적 신호 경로의 증가로 전송 속도가 저하되고, 반도체 소자를 각각 패키징하여 적층하므로 제조 비용이 상승하며, 상부 및 하부 패키지의 조립 시 휨(warpage)로 인한 조립 수율이 저하되고, 상부 및 하부 패키지의 전기적 접속을 위한 배선을 형성하기 어렵고 이에 따라 신뢰성이 저하될 우려가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 내부에 재배선 패턴을 포함하는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 상측 패턴, 하측 패턴, 및 상기 상측 패턴과 상기 하측 패턴을 전기적으로 연결하는 관통 패턴을 포함하는 관통 배선 기판; 상기 관통 배선 기판의 상측에 위치하고 상기 상측 패턴과 전기적으로 연결된 상측 반도체 칩; 상기 관통 배선 기판의 하측에 위치하고 상기 하측 패턴과 전기적으로 연결된 제1 재배선 패턴층; 및 상기 제1 재배선 패턴층 하측에 위치하고 상기 제1 재배선 패턴층과 전기적으로 연결된 하측 반도체 칩;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 상측 패턴, 하측 패턴, 및 상기 상측 패턴과 상기 하측 패턴을 전기적으로 연결하는 관통 패턴을 포함하는 관통 배선 기판; 상기 관통 배선 기판의 상측에 위치하고 상기 상측 패턴과 전기적으로 연결된 상측 반도체 칩; 상기 상측 반도체 칩, 상기 관통 배선 기판, 또는 이들 모두를 밀봉하는 제1 밀봉 부재; 상기 관통 배선 기판의 하측에 위치하고 상기 하측 패턴과 전기적으로 연결된 제1 재배선 패턴층; 상기 제1 재배선 패턴층 하측에 위치하고 상기 제1 재배선 패턴층과 전기적으로 연결된 하측 반도체 칩; 상기 제1 재배선 패턴층과 전기적으로 연결된 도전성 포스트; 상기 제1 재배선 패턴층의 하측에 위치하고, 상기 도전성 포스트를 둘러싸는 제2 밀봉 부재; 및 상기 제2 밀봉 부재의 하측에 위치하고, 상기 도전성 포스트와 전기적으로 연결된 제2 재배선 패턴층;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 상측 패턴, 하측 패턴, 및 상기 상측 패턴과 상기 하측 패턴을 전기적으로 연결하는 관통 패턴을 포함하는 관통 배선 기판을 준비하는 단계; 상기 관통 배선 기판을 캐리어 기판 상에 부착하는 단계; 상기 관통 배선 기판 상에 상측 반도체 칩을 실장하고, 상기 상측 반도체 칩과 상기 상측 패턴을 전기적으로 연결시키는 단계; 상기 관통 배선 기판과 상기 상측 반도체 칩을 밀봉하는 제1 밀봉 부재를 형성하는 단계; 상기 캐리어 기판을 제거하여 상기 관통 배선 기판의 상기 하측 패턴을 노출하는 단계; 상기 상측 반도체 칩과는 반대 위치로, 상기 관통 배선 기판 상에 상기 관통 배선 기판과 전기적으로 연결되는 제1 재배선 패턴층을 형성하는 단계; 및 상기 상측 반도체 칩과는 반대 위치로, 상기 제1 재배선 패턴층 상에 하측 반도체 칩을 실장하고, 상기 제1 재배선 패턴층과 상기 하측 반도체 칩을 전기적으로 연결시키는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 내부에 관통 배선 기판을 포함하고, 상기 관통 배선 기판의 상하측에 대향하여 반도체 칩이 실장되므로, 전기적 연결 경로가 감소되어 반도체 칩 사이의 전송속도를 증가시킬 수 있다. 또한, 관통 배선 기판이 재배선 패턴을 포함하므로, 미세한 피치의 전극 패드를 가지는 반도체 칩들에 대하여 충분한 간격의 피치를 제공할 수 있으므로 상기 반도체 칩의 패키징을 가능하게 하며, 또한, 후속의 패키징 공정에서 정렬도를 개선하여 수율을 증가시킬 수 있다.
또한, 관통 배선 기판을 별도로 제작함으로써, 재료의 한계를 벗어날 수 있다. 예를 들어 관통 배선 기판을 높은 강성도를 가지는 물질을 이용하여 형성하여 반도체 패키지의 강도를 증가시킬 수 있다. 또한, 관통 배선 기판을 실리콘 기판 물질과 같이 반도체 칩과 유사한 특성을 가지는 재료를 사용하여, 밀봉 재료의 수축이나 팽창의 영향을 감소시킬 수 있다.
또한, 관통 배선 기판에 박막형 수동소자를 집적하여 반도체 패키지의 전기적 특성을 향상시키고 집적도를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 17 내지 도 22는 본 발명의 일 실시예에 따른 도 2의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 본 명세서에서, "상측"과 "하측"의 용어들은 상대적인 위치를 표시하는 의미로서 사용됨에 유의한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 관통 배선 기판(100), 상측 반도체 칩(110), 제1 밀봉 부재(120), 제1 재배선 패턴층(130), 하측 반도체 칩(140), 및 외측 연결 부재(180)를 포함한다.
관통 배선 기판(100)은 기저부(101)와 기저부(101)를 관통하는 관통 배선 패턴(103)을 포함한다. 관통 배선 기판(100)은 상측 반도체 칩(110)과 외측 연결 부재(180) 간의 전기적 연결 경로를 제공할 수 있고, 하측 반도체 칩(140)과 외측 연결 부재(180) 간의 전기적 연결 경로를 제공할 수 있다. 또한, 관통 배선 기판(100)은 상측 반도체 칩(110)과 하측 반도체 칩(140) 간의 전기적 연결 경로를 제공할 수 있다.
기저부(101)는 높은 강성도(stiffness)를 가지는 물질로 구성될 수 있고, 예를 들어 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)일 수 있고, 또는 금속으로 형성될 수 있다. 또한, 기저부(101)는 상측 반도체 칩(110) 또는 하측 반도체 칩(140)을 구성하는 물질과 동일하거나 유사한 강성도를 가질 수 있다.
기저부(101)와 관통 배선 패턴(103) 사이에는 기저 절연층(102)이 위치할 수 있다. 즉, 기저 절연층(102)은 기저부(101)를 둘러쌀 수 있고, 따라서, 기저 절연층(102)은 기저부(101)와 관통 배선 패턴(103) 사이를 전기적으로 절연할 수 있다. 기저 절연층(102)은 확산 방지층, 및/또는 씨드층을 포함하는 다층 구성일 수 있다. 상기 확산 방지층은 관통 배선 패턴(103)을 구성하는 물질이 기저부(101)로 확산되는 것을 방지하는 기능을 수행할 수 있다. 상기 씨드층은 관통 배선 패턴(103)의 형성을 위한 씨드의 기능을 수행할 수 있다. 도 1에서는 기저부(101)의 양단부들이 기저 절연층(102)으로 둘러싸이도록 도시되어 있으나, 기저부(101)의 양단부들이 제1 밀봉 부재(120)와 접촉하도록 기저부(101)가 노출되는 경우도 본 발명의 기술적 사상에 포함된다.
상측 패턴(104), 관통 패턴(105), 및 하측 패턴(106)을 포함할 수 있다. 상측 패턴(104)은 기저 절연층(102)의 상측에 위치할 수 있고, 하측 패턴(106)은 기저 절연층(102)의 하측에 위치할 수 있다. 관통 패턴(105)은 기저 절연층(102)을 관통할 수 있고, 즉 기저부(101)를 관통할 수 있다. 관통 패턴(105)은 상측 패턴(104)과 하측 패턴(106)을 전기적으로 연결할 수 있다. 관통 배선 패턴(103)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 상측 패턴(104), 관통 패턴(105), 및 하측 패턴(106)은 서로 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 또한, 상측 패턴(104), 관통 패턴(105), 및 하측 패턴(106)은 하나의 층으로 구성되거나 또는 다층 구성을 가질 수 있다. 상측 패턴(104), 관통 패턴(105), 및 하측 패턴(106)은 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다.
관통 패턴(105)은 상측 반도체 칩(110)과 외측 연결 부재(180)를 전기적으로 연결할 수 있다. 또한, 관통 배선 기판(100)은 상측 반도체 칩(110)과 하측 반도체 칩(140)을 전기적으로 연결할 수 있다.
기저부(101)는 표면 절연층(107)에 의하여 덮일 수 있으며, 상측 패턴(104)의 일부 영역과 하측 패턴(106)의 일부 영역은 표면 절연층(107)으로부터 노출되어 랜드 패드들을 구성할 수 있다.
상측 반도체 칩(110)은 표면 절연층(107)의 상측에 위치할 수 있고, 상측 패턴(104)과 전기적으로 연결될 수 있다. 상측 반도체 칩(110)의 상측 반도체 칩 패드(112)는 상측 연결 부재(114)를 통하여 상측 패턴(104)과 전기적으로 연결될 수 있다. 상측 연결 부재(114)는 솔더볼일 수 있다. 또한, 상측 반도체 칩 패드(112)와 상측 연결 부재(114)는 플립칩 범프 구조를 이용하여 연결될 수 있다. 상측 반도체 칩(110)은 단수 또는 복수일 수 있다.
제1 밀봉 부재(120)는 상측 반도체 칩(110) 및/또는 관통 배선 기판(100) 상에 위치할 수 있고, 상측 반도체 칩(110) 및/또는 관통 배선 기판(100)을 밀봉할 수 있다. 제1 밀봉 부재(120)는 상측 반도체 칩(110)을 완전히 덮을 수 있다. 또한, 제1 밀봉 부재(120)는 관통 배선 기판(100)의 최상면과 측면들을 덮을 수 있다. 대안적으로, 상측 반도체 칩(110)의 최상면이 제1 밀봉 부재(120)에 의하여 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 제1 밀봉 부재(120)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
또한, 선택적으로(optionally), 상측 반도체 칩(110)의 하측 연결 부재(114)는 언더필 부재(미도시)에 의하여 둘러싸일 수 있다. 예를 들어, 상기 언더필 부재는 제1 밀봉 부재(120)에 포함될 수 있다.
제1 재배선 패턴층(130)은 표면 절연층(107)의 하측에 위치할 수 있다. 또한, 제1 재배선 패턴층(130)은 연장되어 제1 밀봉 부재(120)의 하측에 위치할 수 있다. 제1 재배선 패턴층(130)은 하측 패턴(106)과 전기적으로 연결될 수 있고, 하측 패턴(106)을 재배선할 수 있다. 이에 따라, 관통 패턴(105)은 하측 패턴(106)에 의하여 재배선되고, 또한 제1 재배선 패턴층(130)에 의하여 재배선될 수 있다. 제1 재배선 패턴층(130)은 제1 재배선 패턴(132)과 제1 재배선 패턴(132)을 절연하는 제1 절연층(134)으로 구성될 수 있다. 제1 절연층(134)으로부터 노출된 제1 재배선 패턴(132)의 일부 영역은 하측 패턴(106)과 전기적으로 연결될 수 있고, 또한, 제1 절연층(134)으로부터 노출된 제1 재배선 패턴(132)의 다른 일부 영역은 외측 연결 부재(180)와 전기적으로 연결될 수 있다. 제1 재배선 패턴(132)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
또한, 제1 재배선 패턴층(130)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 표면 절연층(107)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
하측 반도체 칩(140)은 제1 재배선 패턴층(130) 상에, 상측 반도체 칩(110)과 반대 위치로, 위치할 수 있고, 제1 재배선 패턴층(130)과 전기적으로 연결될 수 있다. 하측 반도체 칩(140)의 하측 반도체 칩 패드(142)는 하측 연결 부재(144)를 통하여 제1 재배선 패턴(132)과 전기적으로 연결될 수 있다. 하측 반도체 칩(140)은 단수 또는 복수일 수 있다. 또한, 선택적으로(optionally), 하측 반도체 칩(140)의 하측 연결 부재(144)는 언더필 부재(146)에 의하여 둘러싸일 수 있다.
본 실시예에서는, 상측 반도체 칩(110)의 상측 반도체 칩 패드(112)의 피치가 관통 패턴(105)의 피치와 동일하거나 거의 동일한 경우를 나타낸다. 즉, 상측 반도체 칩(110)의 상측 반도체 칩 패드(112)가 관통 패턴(105)으로부터 수직적으로 상측에 위치할 수 있다. 이러한 경우에는, 상측 패턴(104)은 상측 반도체 칩(110)에 대하여 재배선 패턴으로 기능하지 않을 수 있으나, 반면, 하측 패턴(106)이 관통 패턴(105)을 재배선하여 결과적으로 상측 반도체 칩(110)을 재배선하는 재배선 패턴으로 기능할 수 있다.
또한, 본 실시예에서는, 하측 반도체 칩(140)의 하측 반도체 칩 패드(142)의 피치가 관통 패턴(105)의 피치에 비하여 더 큰 경우를 나타낸다. 즉, 제1 재배선 패턴층(130)에 의하여 관통 패턴(105)은 재배선되고, 이에 따라 더 큰 피치의 하측 반도체 칩 패드(142)을 가지는 하측 반도체 칩(140)을 관통 패턴(105)과 전기적으로 연결할 수 있다. 그러나 이는 예시적이며, 하측 반도체 칩(140)의 하측 반도체 칩 패드(142)의 피치가 관통 패턴(105)의 피치에 비하여 더 작은 경우 또는 동일한 경우도 본 발명의 기술적 사상에 포함된다.
따라서, 제1 재배선 패턴층(130)은 상측 반도체 칩(110) 및/또는 하측 반도체 칩(140)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 상측 반도체 칩(110) 및/또는 하측 반도체 칩(140)이 제1 재배선 패턴층(130)에 연결됨으로써, 반도체 패키지(1)는 팬-아웃 구조를 가질 수 있다.
상측 반도체 칩(110)과 하측 반도체 칩(140)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 상측 반도체 칩(110)과 하측 반도체 칩(140)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 예를 들어, 상측 반도체 칩(110)은 로직회로를 포함하는 로직칩일 수 있고, 하측 반도체 칩(140)은 메모리칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다. 상측 반도체 칩(110)과 하측 반도체 칩(140)은 동일한 크기를 가지거나 또는 다른 크기를 가질 수 있다.
외측 연결 부재(180)는 제1 재배선 패턴층(130)의 하측에 위치한다. 외측 연결 부재(180)는 제1 재배선 패턴층(130)과 전기적으로 연결될 수 있고, 이에 따라 상측 반도체 칩(110) 및/또는 하측 반도체 칩(140)을 외부와 전기적으로 연결할 수 있다. 외측 연결 부재(180)는, 예를 들어 솔더볼일 수 있다.
도 2를 참조하면, 반도체 패키지(2)는 관통 배선 기판(100), 상측 반도체 칩(110), 제1 밀봉 부재(120), 제1 재배선 패턴층(130), 하측 반도체 칩(140), 도전성 포스트(150), 제2 밀봉 부재(160), 제2 재배선 패턴층(170) 및 외측 연결 부재(180)를 포함한다.
도 1에 도시된 반도체 패키지(1)와 비교하여, 반도체 패키지(2)는 제1 재배선 패턴층(130)의 하측에 위치하고 전기적으로 연결되는 도전성 포스트(150), 도전성 포스트(150)을 밀봉하는 제2 밀봉 부재(160), 및 제2 밀봉 부재(160) 상에 위치하고 도전성 포스트(150)와 전기적으로 연결되어 재배선하는 제2 재배선 패턴층(170)을 더 포함한다. 외측 연결 부재(180)는 제2 재배선 패턴층(170)의 하측에 전기적으로 연결되도록 위치한다.
도전성 포스트(150)는 제1 재배선 패턴층(130)의 하측에 위치하여 제1 재배선 패턴층(130)과 전기적으로 연결될 수 있다. 도전성 포스트(150)는 하측 반도체 칩(140)의 외측에 위치할 수 있다. 즉, 하측 반도체 칩(140)을 사이에 두고 위치할 수 있다. 제1 재배선 패턴층(130)으로부터 도전성 포스트(150)의 높이는 하측 반도체 칩(140)의 높이에 비하여 클 수 있다. 도전성 포스트(150)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(150)는 TSV(through silicon via)와 같은 관통 전극일 수 있다.
제2 밀봉 부재(160)는 제1 재배선 패턴층(130)의 하측에 위치할 수 있고, 하측 반도체 칩(140) 및 도전성 포스트(150)를 밀봉할 수 있다. 제2 밀봉 부재(160)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제1 밀봉 부재(120)와 제2 밀봉 부재(160)는 동일한 물질을 포함하거나 다른 물질을 포함할 수 있다.
또한, 선택적으로(optionally), 하측 반도체 칩(140)의 하측 연결 부재(144)는 언더필 부재(미도시)에 의하여 둘러싸일 수 있다. 예를 들어, 상기 언더필 부재는 제2 밀봉 부재(160)에 포함될 수 있다.
제2 재배선 패턴층(170)은 제2 밀봉 부재(160)의 하측에 위치할 수 있다. 제2 재배선 패턴층(170)은 도전성 포스트(150)와 전기적으로 연결될 수 있고, 도전성 포스트(150)를 재배선할 수 있다. 이에 따라, 관통 패턴(105)은 하측 패턴(106)에 의하여 재배선되고, 또한 제1 재배선 패턴층(130)에 의하여 재배선되고, 제2 재배선 패턴층(170)에 의하여 재배선될 수 있다.
제2 재배선 패턴층(170)은 제2 재배선 패턴(172)과 제2 재배선 패턴(172)을 절연하는 제2 절연층(174)으로 구성될 수 있다. 제2 절연층(174)으로부터 노출된 제2 재배선 패턴(172)의 일부 영역은 도전성 포스트(150)와 전기적으로 연결될 수 있고, 또한, 제2 절연층(174)으로부터 노출된 제2 재배선 패턴(172)의 다른 일부 영역은 외측 연결 부재(180)와 전기적으로 연결될 수 있다. 제2 재배선 패턴(172)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
또한, 제2 재배선 패턴층(170)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제2 밀봉 부재(160)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
상측 반도체 칩(110) 및/또는 하측 반도체 칩(140)이 제2 재배선 패턴층(170)에 전기적으로 연결됨으로써, 반도체 패키지(1)는 팬-아웃 구조를 가질 수 있다. 제2 재배선 패턴층(170)은 상측 반도체 칩(110) 및/또는 하측 반도체 칩(140)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다.
제2 재배선 패턴층(170)은 재배선을 제공할 수 있고, 이에 따라 외측 연결 부재(180)의 일부는 하측 반도체 칩(140)의 하측에 위치할 수 있다. 따라서, 상대적으로 넓은 면적에 걸쳐서 외측 연결 부재(180)를 배치할 수 있고, 결과적으로 상측 반도체 칩(110) 및/또는 하측 반도체 칩(140)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다.
도 3을 참조하면, 도 1에 도시된 반도체 패키지(1)와 비교하여, 반도체 패키지(3)는 상측 반도체 칩 패드(112)의 피치가 관통 패턴(105)의 피치에 비하여 작은 상측 반도체 칩(110)을 포함한다. 따라서, 상측 패턴(104)은 상측 반도체 칩(110)에 대하여 재배선 패턴으로 기능할 수 있다. 또한, 반도체 패키지(5)는, 도 1에 도시된 반도체 패키지(1)와 유사하게, 하측 반도체 칩 패드(142)의 피치가 관통 패턴(105)의 피치에 비하여 더 큰 하측 반도체 칩(140)을 포함한다. 하측 패턴(106)은 하측 반도체 칩(140)에 대하여 재배선 패턴으로 기능할 수 있다.
도 4를 참조하면, 도 2에 도시된 반도체 패키지(2)와 비교하여, 반도체 패키지(4)는 상측 반도체 칩 패드(112)의 피치가 관통 패턴(105)의 피치에 비하여 작은 상측 반도체 칩(110)을 포함한다. 따라서, 상측 패턴(104)은 상측 반도체 칩(110)에 대하여 재배선 패턴으로 기능할 수 있다. 또한, 반도체 패키지(5)는, 도 2에 도시된 반도체 패키지(2)와 유사하게, 하측 반도체 칩 패드(142)의 피치가 관통 패턴(105)의 피치에 비하여 더 큰 하측 반도체 칩(140)을 포함한다. 하측 패턴(106)은 하측 반도체 칩(140)에 대하여 재배선 패턴으로 기능할 수 있다.
도 5을 참조하면, 도 1에 도시된 반도체 패키지(1)와 비교하여, 반도체 패키지(5)는 상측 반도체 칩 패드(112)의 피치가 관통 패턴(105)의 피치에 비하여 작은 상측 반도체 칩(110)을 포함한다. 따라서, 상측 패턴(104)이 상측 반도체 칩(110)에 대하여 재배선 패턴으로 기능할 수 있다. 또한, 반도체 패키지(5)는 하측 반도체 칩 패드(142)의 피치가 관통 패턴(105)의 피치와 동일하거나 거의 동일한 하측 반도체 칩(140)을 포함한다. 즉, 하측 반도체 칩(140)의 하측 반도체 칩 패드(142)가 관통 패턴(105)으로부터 수직적으로 하측에 위치할 수 있다. 이러한 경우에는, 하측 패턴(106)은 하측 반도체 칩(140)에 대하여 재배선 패턴으로 기능하지 않을 수 있다.
도 6을 참조하면, 도 2에 도시된 반도체 패키지(2)와 비교하여, 반도체 패키지(6)는 상측 반도체 칩 패드(112)의 피치가 관통 패턴(105)의 피치에 비하여 작은 상측 반도체 칩(110)을 포함한다. 따라서, 상측 패턴(104)이 상측 반도체 칩(110)에 대하여 재배선 패턴으로 기능할 수 있다. 또한, 반도체 패키지(6)는 하측 반도체 칩 패드(142)의 피치가 관통 패턴(105)의 피치와 동일하거나 거의 동일한 하측 반도체 칩(140)을 포함한다. 즉, 하측 반도체 칩(140)의 하측 반도체 칩 패드(142)가 관통 패턴(105)으로부터 수직적으로 하측에 위치할 수 있다. 이러한 경우에는, 하측 패턴(106)은 하측 반도체 칩(140)에 대하여 재배선 패턴으로 기능하지 않을 수 있다.
도 7을 참조하면, 도 1에 도시된 반도체 패키지(1)와 비교하여, 반도체 패키지(7)는 관통 배선 기판(100) 상에 실장된 수동 소자(195, 197)을 더 포함한다. 수동 소자(195, 197)는 표면 절연층(107) 상에 위치할 수 있고, 기저부(101)와 전기적으로 절연될 수 있다. 수동 소자(195)는 상측 패턴(104)과 전기적으로 연결될 수 있고, 수동 소자(197)는 하측 패턴(106)과 전기적으로 연결될 수 있다. 또한, 수동 소자(195, 197)는 관통 패턴(105)을 통하여 서로 전기적으로 연결되거나, 상측 반도체 칩(110) 및/또는 하측 반도체 칩(140)과 전기적으로 연결될 수 있다. 또한, 수동 소자(195, 197)는 관통 패턴(105)을 통하여 외부와 전기적으로 연결될 수 있다. 수동 소자(195, 197)는 저항 소자, 인덕터 소자, 캐패시터 소자, 또는 스위치 소자일 수 있으며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 수동 소자(195, 197)는 박막형(thin-film type)으로 구현되거나 또는 벌크형(bulk type)일 수 있다. 수동 소자(195, 197)는 반도체 패키지(7)의 전기적 특성을 향상시킬 수 있고, 집적도를 높일 수 있다. 또한, 도 3 및 도 5에 도시된 반도체 패키지(3, 5)이 관통 배선 기판(100) 상에 실장된 수동 소자(195, 197)을 더 포함하는 경우도 본 발명의 기술적 사상에 포함된다.
도 8을 참조하면, 도 2에 도시된 반도체 패키지(2)와 비교하여, 반도체 패키지(8)는 관통 배선 기판(100) 상에 실장된 수동 소자(195, 197)을 더 포함한다. 수동 소자(195, 197)는 반도체 패키지(7)의 전기적 특성을 향상시킬 수 있고, 집적도를 높일 수 있다. 도 4 및 도 6에 도시된 반도체 패키지(4, 6)이 관통 배선 기판(100) 상에 실장된 수동 소자(195, 197)을 더 포함하는 경우도 본 발명의 기술적 사상에 포함된다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 9를 참조하면, 기저부(101), 기저 절연층(102), 및 관통 배선 패턴(103)을 포함하는 관통 배선 기판(100)을 준비한다. 관통 배선 기판(100)은 도 1에 설명된 바와 같다. 상측 패턴(104)과 하측 패턴(106)의 일부 영역은 표면 절연층(107)으로부터 노출된다.
도 10을 참조하면, 도 10을 참조하면, 관통 배선 기판(100)을 접착부재(192)를 이용하여 캐리어 기판(190) 상에 부착한다. 관통 배선 기판(100)의 하측부가 외측 연결 부재(180)에 부착될 수 있으며, 이는 예시적이며 본 발명은 이에 한정되는 것은 아니다. 접착부재(192)는 액상 접착제 또는 접착 테이프일 수 있다. 캐리어 기판(190)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.
도 11을 참조하면, 관통 배선 기판(100) 상에 상측 반도체 칩(110)을 실장한다. 상측 연결 부재(114)는 상측 반도체 칩(110)의 상측 반도체 칩 패드(112)와 관통 배선 기판(100)의 상측 패턴(104)을 전기적으로 연결시킬 수 있다. 상측 연결 부재(114)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 상측 연결 부재(114)는 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 또한, 상측 연결 부재(114)는 솔더볼일 수 있으며, 리플로우 공정을 이용하여 형성할 수 있다. 또한, 상측 반도체 칩 패드(112)와 상측 연결 부재(114)는 플립칩 범프 구조를 이용하여 연결될 수 있다.
도 12를 참조하면, 관통 배선 기판(100)과 상측 반도체 칩(110)을 밀봉하는 제1 밀봉 부재(120)를 형성한다. 제1 밀봉 부재(120)는 상측 반도체 칩(110)을 완전히 덮을 수 있다. 또한, 제1 밀봉 부재(120)는 관통 배선 기판(100)의 상면과 측면을 덮을 수 있다.
도 13을 참조하면, 캐리어 기판(190)을 제거하여 관통 배선 기판(100)을 노출한다. 이에 따라, 하측 패턴(106)이 노출된다. 또한, 후속의 공정을 위하여, 관통 배선 기판(100), 상측 반도체 칩(110), 및 제1 밀봉 부재(120)로 이루어진 구조체를 뒤집을 수 있다.
도 14를 참조하면, 상측 반도체 칩(110)과는 반대 위치로, 관통 배선 기판(100) 상에 제1 재배선 패턴층(130)을 형성한다. 구체적으로 표면 절연층(107) 및 제1 밀봉 부재(120) 상에 제1 재배선 패턴층(130)을 형성한다. 제1 재배선 패턴층(130)은 제1 재배선 패턴(132)과 제1 재배선 패턴(132)을 절연하는 제1 절연층(134)을 포함할 수 있다. 제1 재배선 패턴(132)의 일부 영역은 제1 절연층(134)으로부터 노출될 수 있다. 제1 재배선 패턴(132)의 노출된 영역은 하측 패턴(106)과 전기적으로 연결될 수 있다. 제1 재배선 패턴(132)은 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 또는 솔더볼을 리플로우하여 제1 재배선 패턴(132)과 하측 패턴(106)을 전기적으로 연결하는 경우도 본 발명의 기술적 사상에 포함된다.
도 15를 참조하면, 제1 재배선 패턴층(130) 상에 외측 연결 부재(180)를 형성한다. 외측 연결 부재(180)는 노출된 제1 재배선 패턴층(130)에 위치할 수 있고, 이에 따라 제1 재배선 패턴층(130)과 전기적으로 연결될 수 있다. 외측 연결 부재(180)는 솔더볼일 수 있고, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 16을 참조하면, 제1 재배선 패턴층(130) 상에 상측 반도체 칩(110)과 반대 위치로 하측 반도체 칩(140)을 실장한다. 하측 연결 부재(144)는 하측 반도체 칩(140)의 하측 반도체 칩 패드(142)와 제1 재배선 패턴층(130)의 제1 재배선 패턴(132)을 전기적으로 연결시킬 수 있다. 하측 연결 부재(144)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 하측 연결 부재(144)는 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 또한, 하측 연결 부재(144)는 솔더볼일 수 있으며, 리플로우 공정을 이용하여 형성할 수 있다. 또한, 하측 반도체 칩 패드(142)와 하측 연결 부재(144)는 플립칩 범프 구조를 이용하여 연결될 수 있다.
또한, 선택적으로(optionally), 하측 반도체 칩(140)의 하측 연결 부재(144)는 언더필 부재(146)에 의하여 둘러싸일 수 있다.
필요한 경우, 도 16에 도시된 구조체를 개별화하여, 도 1의 반도체 패키지(1)를 완성한다.
대안적으로, 도 15에 도시된 공정과 도 16에 도시된 공정은 순서를 바꾸어서 구현하는 것도 본 발명의 기술적 사상에 포함된다.
도 17 내지 도 22는 본 발명의 일 실시예에 따른 도 2의 반도체 패키지(2)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다. 상술한 도 9 내지 도 14에 도시된 공정들을 수행한 후에, 도 17에 도시된 공정이 후속될 수 있다.
도 17을 참조하면, 제1 재배선 패턴층(130) 상에 도전성 포스트(150)를 형성한다. 도전성 포스트(150)는 제1 재배선 패턴층(130)과 전기적으로 연결될 수 있다. 도전성 포스트(150)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 도시되지는 않았지만. 제1 재배선 패턴층(130) 상에 마스크 층을 형성하고, 제1 재배선 패턴층(130)의 일부를 노출하는 개구부를 상기 마스크 층에 형성한 후에, 상기 개구부를 도전물로 충전하고, 상기 마스크 층을 제거함에 의하여, 도전성 포스트(150)를 형성할 수 있다. 상기 마스크 층은, 예를 들어 포토레지스트를 포함할 수 있다.
도 18을 참조하면, 제1 재배선 패턴층(130) 상에, 상측 반도체 칩(110)과 반대 위치로 하측 반도체 칩(140)을 실장한다. 하측 연결 부재(144)는 하측 반도체 칩(140)의 하측 반도체 칩 패드(142)와 제1 재배선 패턴층(130)의 제1 재배선 패턴(132)을 전기적으로 연결시킬 수 있다. 하측 연결 부재(144)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 하측 연결 부재(144)는 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 또한, 하측 연결 부재(144)는 솔더볼 일 수 있으며, 리플로우 공정을 이용하여 형성할 수 있다. 하측 반도체 칩(140)은 도전성 포스트(150)들의 사이에 위치할 수 있다.
대안적으로, 도 17에 도시된 공정과 도 18에 도시된 공정은 순서를 바꾸어서 구현하는 것도 본 발명의 기술적 사상에 포함된다.
도 19를 참조하면, 도전성 포스트(150)와 하측 반도체 칩(140)을 밀봉하는 제2 밀봉 부재(160)를 형성한다. 제2 밀봉 부재(160)는 하측 반도체 칩(140)을 완전히 덮을 수 있다. 또한, 제2 밀봉 부재(160)는 도전성 포스트(150)을 완전히 덮을 수 있다. 또한, 선택적으로(optionally), 하측 반도체 칩(140)의 하측 연결 부재(144)는 언더필 부재(미도시)에 의하여 둘러싸일 수 있다. 예를 들어, 상기 언더필 부재는 제2 밀봉 부재(160)에 포함될 수 있다.
도 20을 참조하면, 제2 밀봉 부재(160)의 일부를 제거하여, 도전성 포스트(150)를 노출시킨다. 상기 제2 밀봉 부재(160)를 제거하는 공정은 식각 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 수행될 수 있다.
도 21을 참조하면, 제2 밀봉 부재(160) 상에 제2 재배선 패턴층(170)을 형성한다. 제2 재배선 패턴층(170)은 제2 재배선 패턴(172)과 제2 재배선 패턴(172)을 절연하는 제2 절연층(174)을 포함할 수 있다. 제2 재배선 패턴(172)의 일부 영역은 제2 절연층(174)으로부터 노출될 수 있다. 제2 재배선 패턴(172)의 노출된 영역은 도전성 포스트(150)와 전기적으로 연결될 수 있다. 제2 재배선 패턴(172)은 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 또는 솔더볼을 리플로우하여 제2 재배선 패턴(172)과 도전성 포스트(150)를 전기적으로 연결하는 경우도 본 발명의 기술적 사상에 포함된다.
도 22를 참조하면, 제2 재배선 패턴층(170) 상에 외측 연결 부재(180)를 형성한다. 외측 연결 부재(180)는 노출된 제2 재배선 패턴층(170)에 위치할 수 있고, 이에 따라 제2 재배선 패턴층(170)과 전기적으로 연결될 수 있다. 외측 연결 부재(180)는 솔더볼일 수 있고, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
필요한 경우, 도 22에 도시된 구조체를 개별화하여, 도 2의 반도체 패키지(2)를 완성한다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3, 4, 5, 6, 7, 8: 반도체 패키지,
100: 관통 배선 기판, 101: 기저부, 102: 기저 절연층,
103: 관통 배선 패턴, 104: 상측 패턴, 105: 관통 패턴,
106: 하측 패턴, 107: 절연층, 110: 상측 반도체 칩,
112: 상측 반도체 칩 패드, 114: 상측 연결 부재, 120: 제1 밀봉 부재,
130: 제1 재배선 패턴층, 132: 제1 재배선 패턴, 134: 제1 절연층,
140: 하측 반도체 칩, 142: 하측 반도체 칩 패드,
144: 하측 연결 부재, 150: 도전성 포스트, 160: 제2 밀봉 부재,
170: 제2 재배선 패턴층, 172: 제2 재배선 패턴, 174: 제2 절연층,
180: 외측 연결 부재, 190: 캐리어 기판, 192: 접착부재,
195, 197: 수동 소자

Claims (12)

  1. 상측 패턴, 하측 패턴, 및 상기 상측 패턴과 상기 하측 패턴을 전기적으로 연결하는 관통 패턴을 포함하는 관통 배선 기판;
    상기 관통 배선 기판의 상측에 위치하고 상기 상측 패턴과 전기적으로 연결된 상측 반도체 칩;
    상기 상측 반도체 칩, 상기 관통 배선 기판, 또는 이들 모두를 밀봉하는 제1 밀봉 부재;
    상기 관통 배선 기판의 하측에 위치하고 상기 하측 패턴과 전기적으로 연결된 제1 재배선 패턴층;
    상기 제1 재배선 패턴층 하측에 위치하고 상기 제1 재배선 패턴층과 전기적으로 연결된 하측 반도체 칩;
    상기 제1 재배선 패턴층과 전기적으로 연결된 도전성 포스트;
    상기 제1 재배선 패턴층의 하측에 위치하고, 상기 도전성 포스트를 둘러싸는 제2 밀봉 부재; 및
    상기 제2 밀봉 부재의 하측에 위치하고, 상기 도전성 포스트와 전기적으로 연결된 제2 재배선 패턴층을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 상측 패턴은 상기 상측 반도체 칩을 재배선 하는 재배선 패턴인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하측 패턴은 상기 관통 패턴을 재배선 하는 재배선 패턴인 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 상측 반도체 칩에 구비된 상측 반도체 칩 패드의 피치는 상기 관통 배선 기판의 상기 관통 패턴의 피치에 비하여 작은 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 상측 반도체 칩과 상기 하측 반도체 칩은 상기 관통 배선 기판의 상기 관통 패턴을 통하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 관통 배선 기판 상에 위치하고, 상기 상측 패턴 또는 상기 하측 패턴과 전기적으로 연결된 박막형(thin film type) 수동 소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 상측 패턴, 하측 패턴, 및 상기 상측 패턴과 상기 하측 패턴을 전기적으로 연결하는 관통 패턴을 포함하는 관통 배선 기판을 준비하는 단계;
    상기 관통 배선 기판을 캐리어 기판 상에 부착하는 단계;
    상기 관통 배선 기판 상에 상측 반도체 칩을 실장하고, 상기 상측 반도체 칩과 상기 상측 패턴을 전기적으로 연결시키는 단계;
    상기 관통 배선 기판과 상기 상측 반도체 칩을 밀봉하는 제1 밀봉 부재를 형성하는 단계;
    상기 캐리어 기판을 제거하여 상기 관통 배선 기판의 상기 하측 패턴을 노출하는 단계;
    상기 상측 반도체 칩과는 반대 위치로, 상기 관통 배선 기판 상에 상기 관통 배선 기판과 전기적으로 연결되는 제1 재배선 패턴층을 형성하는 단계; 및
    상기 상측 반도체 칩과는 반대 위치로, 상기 제1 재배선 패턴층 상에 하측 반도체 칩을 실장하고, 상기 제1 재배선 패턴층과 상기 하측 반도체 칩을 전기적으로 연결시키는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 재배선 패턴층을 형성하는 단계를 수행한 후에,
    상기 제1 재배선 패턴층 상에 도전성 포스트를 형성하는 단계;
    상기 도전성 포스트와 상기 하측 반도체 칩을 밀봉하는 제2 밀봉 부재를 형성하는 단계;
    상기 제2 밀봉 부재의 일부를 제거하여, 상기 도전성 포스트를 노출시키는 단계; 및
    상기 제2 밀봉 부재 상에 상기 도전성 포스트와 전기적으로 연결된 제2 재배선 패턴층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020120000364A 2012-01-03 2012-01-03 반도체 패키지 및 그 제조 방법 KR101333893B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120000364A KR101333893B1 (ko) 2012-01-03 2012-01-03 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120000364A KR101333893B1 (ko) 2012-01-03 2012-01-03 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130079716A KR20130079716A (ko) 2013-07-11
KR101333893B1 true KR101333893B1 (ko) 2013-11-27

Family

ID=48992048

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120000364A KR101333893B1 (ko) 2012-01-03 2012-01-03 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101333893B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780961B1 (ko) * 2006-10-02 2007-12-03 삼성전자주식회사 리워크가 가능한 수동소자 내장형 인쇄회로기판 및 그제조방법과 반도체 모듈
KR20090089267A (ko) * 2008-02-18 2009-08-21 신코 덴키 코교 가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치 및 배선 기판
JP2011159869A (ja) * 2010-02-02 2011-08-18 Nec Corp 半導体装置の積層構造体とその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780961B1 (ko) * 2006-10-02 2007-12-03 삼성전자주식회사 리워크가 가능한 수동소자 내장형 인쇄회로기판 및 그제조방법과 반도체 모듈
KR20090089267A (ko) * 2008-02-18 2009-08-21 신코 덴키 코교 가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치 및 배선 기판
JP2011159869A (ja) * 2010-02-02 2011-08-18 Nec Corp 半導体装置の積層構造体とその製造方法

Also Published As

Publication number Publication date
KR20130079716A (ko) 2013-07-11

Similar Documents

Publication Publication Date Title
US9502335B2 (en) Package structure and method for fabricating the same
TWI421987B (zh) 晶圓級積體封裝
US10199320B2 (en) Method of fabricating electronic package
KR101346420B1 (ko) 반도체 패키지 및 그 제조 방법
CN111952274B (zh) 电子封装件及其制法
KR101809521B1 (ko) 반도체 패키지 및 그 제조방법
KR20130077032A (ko) 적층형 반도체 패키지 및 그 제조 방법
US11521930B2 (en) Electronic package and manufacturing method thereof
CN114497012A (zh) 电子封装件及其制法
US20230361091A1 (en) Electronic package and manufacturing method thereof
US11881459B2 (en) Electronic package and fabrication method thereof
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
US20130256915A1 (en) Packaging substrate, semiconductor package and fabrication method thereof
US10515883B2 (en) 3D system-level packaging methods and structures
KR101573281B1 (ko) 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법
CN109411418B (zh) 电子封装件及其制法
KR20150078161A (ko) 반도체 패키지 및 그 제조방법
KR101607989B1 (ko) 패키지 온 패키지 및 이의 제조 방법
KR101333893B1 (ko) 반도체 패키지 및 그 제조 방법
KR20170082359A (ko) 반도체 디바이스 및 그 제조 방법
CN112838067A (zh) 芯片封装结构及其制造方法
CN112530901A (zh) 电子封装件及其制法
US20230378072A1 (en) Electronic package and manufacturing method thereof
US20220068801A1 (en) Electronic package, manufacturing method for the same, and electronic structure
US20230369229A1 (en) Electronic package and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 6