KR101099583B1

KR101099583B1 - 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법

Info

Publication number: KR101099583B1
Application number: KR1020100035355A
Authority: KR
Inventors: 정동진; 김봉찬; 김재윤
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2010-04-16
Filing date: 2010-04-16
Publication date: 2011-12-28
Also published as: KR20110115812A

Abstract

본 발명은 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 상부칩과 하부칩이 서로 통전 가능하게 적층된 상태에서 상부칩과 하부칩의 사이에 충진된 언더필 재료에 구리필러를 대체할 수 있는 재배선라인을 형성하여 패키지 제조 시간을 크게 단축시킬 수 있도록 한 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 종래의 구리필러를 대신하여, 상부칩과 하부칩의 사이 공간에 언더필 재료를 충진한 후, 언더필 재료의 사방 테두리 표면상에 상부칩의 본딩패드와 하부칩의 본딩패드를 연결하는 재배선라인을 형성함으로써, 구리필러의 배제에 따른 패키지 제조 공정수 및 제조 시간을 크게 단축시켜 생산성을 향상시킬 수 있도록 한 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법을 제공하고자 한 것이다.

Description

웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법{Wafer level package having chip stack structure and method for manufacturing the same}

본 발명은 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 상부칩과 하부칩이 서로 통전 가능하게 적층된 상태에서 상부칩과 하부칩의 사이에 충진된 언더필 재료에 구리필러를 대체할 수 있는 재배선라인을 형성하여 패키지 제조 시간을 크게 단축시킬 수 있도록 한 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법에 관한 것이다.

각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등을 만족시키기 위하여, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성이 요구되고 있고, 이를 위한 중요한 기술 중의 하나가 반도체 패키지 조립 기술에 있다 할 것이며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 칩 적층형 패키지 등 여러가지 종류의 패키지가 개발되고 있다.

그 중, 웨이퍼 레벨의 칩 적층형 패키지는 웨이퍼내의 수많은 반도체 칩들을 동시에 가공 및 적층하여, 고집적화를 실현하는 동시에 제조비용을 낮출 수 있고, 반도체 칩의 면적이 곧 패키지의 면적이 되므로 패키지가 더욱 소형화될 수 있는 장점을 제공한다.

종래의 웨이퍼 레벨의 칩 적층형 패키지에 대한 일례를 첨부한 도 3 및 도 4를 참조로 살펴보면 다음과 같다.

먼저, 웨이퍼 상태의 하부칩(10)상에 형성되어 있는 본딩패드에 수십 마이크로미터 이상의 전도성 범프 즉, 기둥 형상을 갖는 다수의 구리필러(20, Cu pillar)가 형성된다.

상기 구리필러(20)는 상대적으로 높은 강도를 갖고 칩과 칩 또는 칩과 기판 사이를 지지할 수 있을 뿐만 아니라, 열방출 효과가 우수하여 열에 의한 피로 수명을 연장할 수 있는 점에 장점이 있는 바, 하부칩상에 포토레지스트(PR: Photo Resist)를 도포한 후, 전기 도금 방법으로 구리 필러를 형성하게 된다.

또한, 상기 하부칩(10)의 상면에서 그 중앙영역에 보다 작은 크기를 갖는 상부칩(12)이 플립칩(14)을 매개로 적층 부착되며, 이때 상부칩(12)의 최상면은 구리필러(20)의 최상면과 동일선상을 갖게 된다.

즉, 상기 상부칩(12)의 저면에 형성된 전기적 신호 입출력을 위한 본딩패드들과, 이에 대응되는 하부칩(10)상의 본딩패드가 서로 플립칩(14)에 의하여 통전 가능하게 연결된다.

이어서, 상기 구리필러(20)들, 상부칩(12) 등을 포함하는 하부칩(10)의 상면에 걸쳐 몰딩 컴파운드 수지(22)가 몰딩되는 바, 몰딩 컴파운드 수지(22)가 구리필러(20)들과 상부칩(12) 등을 봉지하여 외부로부터 보호하면서 구리필러(20)들 사이 공간, 플립칩(14)으로 연결된 상부칩(12)과 하부칩(10)의 사이 공간 등에 채워져 절연 기능을 하게 된다.

다음으로, 상기 몰딩 컴파운드 수지(22)의 상면을 그라인딩 수단으로 갈아내는 몰드 그라인딩이 진행되어, 각 구리필러(20)의 상면과, 상부칩(12)의 상면이 서로 동일선상을 이루며 외부로 노출된다.

이어서, 동일선상을 이루는 몰딩 컴파운 수지(22)의 상면, 구리필러(20)들의 상면, 상부칩(12)의 상면에 걸쳐 절연필름과 같은 절연체(60)를 부착하고, 이 절연체(60)내에 재배선층을 형성하거나, 미리 재배선이 이루어진 절연체를 부착하게 된다.

이때, 상기 절연체(60)내에 구비되는 재배선층(Redistribution Layer)은 가로 및 세로 방향을 따라 등간격을 이루며 절연체를 통해 외부로 노출되는 외부접속패드(36)와, 구리필러(20)의 상면과 접속하는 내부접속패드(34)와, 절연체(60)내에서 내부접속패드(34)와 외부접속패드(36)간에 연결되는 도전라인(38)으로 구분된다.

여기서, 상기 절연체에 재배선층이 형성되는 과정을 좀 더 상세하게 설명하면 다음과 같다.

먼저, 내부접속패드 노출용 개구(64)를 갖는 제1절연필름(62)을 동일선상을 이루는 몰딩 컴파운 수지(22)의 상면, 구리필러(20)들의 상면, 상부칩(12)의 상면에 걸쳐 부착하여 구리필러(20)의 상면이 개구(64)를 통해 노출되도록 한다.

이어서, 제1절연필름(62)의 개구(64)를 통해 노출된 구리필러(20)에 접촉되도록 내부접속패드(34)를 형성하는 동시에 제1절연필름(62)의 상면에 걸쳐 내부접속패드(62)와 일체로 연결되는 도전라인(38) 및 외부접속패드(36)를 연장 형성한다.

다음으로, 외부접속패드(36)를 외부로 노출시키기 위한 개구(68)가 형성된 제2절연필름(66)을 제1절연필름(62)상에 접착시킴으로써, 외부접속패드(36)가 외부로 노출되는 상태가 된다.

이어서, 상기 절연체(60)를 통해 노출된 외부접속패드(36)에 입출력단자(40)인 솔더볼을 융착시킴으로써, 웨이퍼 레벨의 칩 적층형 패키지가 완성된다.

그러나, 상기와 같은 종래의 칩 적층형 패키지는 다음과 같은 문제점이 있었다.

상기 하부칩과 상부칩이 적층됨에 따라, 하부칩에 형성되는 구리 필러의 높이를 최소한 상부칩의 최상면까지 수십 마이크로미터 이상 형성해야 함에 따라, 구리필러의 형성 시간이 너무 오래걸려, 생산수율이 떨어지는 문제점이 있다.

즉, 전기도금 방식을 채택하여 구리필러를 수십 마이크로 미터 이상 형성할 때, 다른 공정들에 비하여 그 시간이 너무 오래 걸려 생산성이 떨어지고, 구리필러의 소모량이 증대되어 원가가 상승하는 문제점이 있었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 종래의 구리필러를 대신하여, 상부칩과 하부칩의 사이 공간에 언더필 재료를 충진한 후, 언더필 재료의 사방 테두리 표면상에 하부칩으로 본딩패드로부터 상부칩의 상면까지 연장되는 재배선라인을 형성함으로써, 구리필러의 배제에 따른 패키지 제조 공정수 및 제조 시간을 크게 단축시켜 생산성을 향상시킬 수 있도록 한 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 상면에 본딩패드가 형성된 하부칩과; 저면에 본딩패드가 형성된 상부칩과; 상기 하부칩상에 상부칩이 적층되는 상태에서, 상부칩의 본딩패드와 하부칩의 본딩패드간을 신호 교환 가능하게 연결하는 플립칩과; 상기 상부칩과 하부칩의 사이공간내에 충진되는 동시에 그 사방 테두리면이 하부칩에서 상부칩까지 경사지게 형성된 언더필 재료와; 하단부는 상기 하부칩의 외곽쪽 본딩패드에 도전 가능하게 연결되고, 중간단부는 상기 언더필 재료의 사방 테두리면을 따라 연장되며, 상단부는 상기 상부칩의 상면 테두리 위치로 연장되는 신호 전달용 재배선라인과; 상기 신호전달용 재배선라인 및 상부칩의 상면에 걸쳐 몰딩된 몰딩 컴파운드 수지와; 상기 신호 전달용 재배선라인의 상단부로부터 상부칩 및 몰딩 컴파운드 수지의 상면 소정 위치까지 연장되는 신호 입출력용 재배선라인을 갖는 재배선 형성층과; 상기 재배선 형성층의 신호 입출력용 재배선라인에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지를 제공한다.

본 발명의 일 구현예에서, 상기 상부칩의 상면에는 패시베이션층이 더 형성되고, 이 패시베이션층 위에 재배선 형성층이 형성되는 것을 특징으로 한다.

특히, 상기 재배선 형성층은: 상부칩의 상면에 위치된 신호 전달용 재배선라인의 상단부를 노출시키며 패시베이션층 및 몰딩 컴파운드 수지의 표면에 부착되는 제1절연필름과; 상기 신호 전달용 재배선라인의 상단부에 도전 가능하게 연결되는 내부접속패드와, 입출력단자가 부착되는 자리로서 제1절연필름의 상면 소정 위치로 연장되는 외부접속패드와, 내부접속패드와 외부접속패드를 연결시키는 도전라인으로 구분되는 신호 입출력용 재배선라인과; 상기 신호 입출력용 재배선라인의 외부접속패드만을 노출시키며 제1절연필름상에 부착되는 제2절연필름; 으로 구성된 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼 상태로서 상면에 본딩패드가 형성된 하부칩과, 개개의 칩 상태로서 저면에 본딩패드가 형성된 상부칩을 제공하는 단계와; 상기 하부칩 위에 상부칩을 적층시키되, 하부칩의 본딩패드와 상부칩의 본딩패드간을 플립칩으로 도전 가능하게 연결하며 적층시키는 단계와; 상기 상부칩과 하부칩의 사이공간내에 언더필 재료를 충진시키되, 언더필 재료의 사방 테두리면이 하부칩에서 상부칩까지 경사진 면이 되도록 충진시키는 단계와; 상기 하부칩의 외곽쪽 본딩패드로부터 언더필 재료의 사방 테두리면을 거쳐 상부칩의 상면 테두리 위치까지 신호 전달용 재배선라인을 형성하는 단계와; 소정 면적의 캐리어상에 상부칩의 상면이 안착되도록 한 후, 신호 전달용 재배선라인 및 상부칩의 상면에 걸쳐 몰딩 컴파운드 수지로 몰딩하는 단계와; 상기 신호 전달용 재배선라인의 상단부로부터 상부칩 및 몰딩 컴파운드 수지의 상면 소정 위치까지 신호 입출력용 재배선라인을 갖는 재배선 형성층을 형성하는 단계와; 상기 재배선 형성층의 신호 입출력용 재배선라인의 외부접속패드에 입출력단자를 융착시키는 단계; 를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨의 칩 적측형 패키지를 제공한다.

본 발명의 다른 구현예에서, 상기 웨이퍼 상태의 하부칩을 그 위에 몰딩된 몰딩 컴파운드 수지와 함께 개개의 단위로 소잉하는 단계를 더 포함하는 것을 특징으로 한다.

특히, 상기 신호 전달용 재배선라인은 하부칩의 외곽쪽 본딩패드와, 언더필 재료의 사방 테두리면과, 상부칩의 상면 테두리 위치에 걸쳐, 한 번의 잉크젯 프린팅 방법에 의하여 형성되는 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.

본 발명에 따르면, 웨이퍼 상태의 하부칩과 그 위에 적층되는 상부칩의 사이 공간에 언더필 재료를 충진하여, 언더필 재료의 사방 테두리 부분이 하부칩에서 상부칩까지 경사진 면이 되도록 한 후, 이 경사진 면을 따라 하부칩의 본딩패드로부터 연장되는 재배선라인을 형성하여, 이 재배선라인이 종래의 구리필러를 대신하여 상부칩과 하부칩간의 신호 전달 경로가 되도록 함으로써, 종래에 구리필러를 수십 마이크로 미터 이상 형성하기 위한 시간이 너무 오래 걸리는 점을 배제하여, 패키지 제조 공정수 및 제조 시간을 크게 단축시킬 수 있고, 패키지의 생산수율을 향상시킬 수 있다.

도 1a 내지 도 1e는 본 발명에 따른 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법을 순서대로 나타낸 단면도,
도 2는 도 1e의 "A"부 확대도,
도 3은 종래의 웨이퍼 레벨의 칩 적층형 패키지를 나타내는 단면도,
도 4는 도 3의 "B"부 확대도.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

첨부한 도 1a 내지 도 1e는 본 발명에 따른 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법을 순서대로 나타낸 단면도이고, 도 2는 도 1e의 "A"부 확대도이다.

본 발명은 웨이퍼 상태의 하부칩(200)상에 상부칩(100)을 플립칩(302)을 매개로 도전 가능하게 적층하고, 상부칩(100)과 하부칩(200)의 사이공간을 언더필 재료(300)로 충진한 후, 이 언더필 재료(300)의 사방 테두리 표면에 종래의 구리필러 대신에 재배선라인(304)을 형성하여, 구리필러의 배제에 따른 패키지 제조 공정수 및 제조 시간을 크게 단축시킬 수 있도록 한 점에 주안점이 있다.

먼저, 웨이퍼 상태의 하부칩(200) 즉, 전기적 신호 교환용 본딩패드(202)가 상면에 소정의 배열로 형성된 하부칩(200)을 구비하고, 이 하부칩(200)의 상면에서 그 중앙영역에 보다 작은 크기의 상부칩(100)을 적층되게 부착시킨다.

즉, 상기 상부칩(100)의 저면에 소정 배열로 형성된 본딩패드(102)와, 상기 하부칩(200)의 본딩패드(200)간을 플립칩(302)으로 통전 가능하게 연결시킴으로써, 하부칩(200)상에 상부칩(100)이 적층된 상태가 된다.

다음으로, 상기 상부칩(100)과 하부칩(200)의 사이공간내에 플립칩(302)을 견고하게 잡아주는 동시에 플립칩(302)간의 절연 기능을 하게 되는 언더필 재료(300)를 충진시키게 된다.

이때, 상기 언더필 재료(300)를 상부칩(100)과 하부칩(200)의 사이공간에서 그 바깥쪽에 더 도포하여, 언더필 재료(300)의 사방 테두리면이 하부칩(200)에서 상부칩(100)까지 경사진 면이 되도록 한다.

이어서, 상기 하부칩(200)의 외곽쪽 본딩패드(202)로부터 언더필 재료(300)의 사방 테두리면을 거쳐 상부칩(100)의 상면 테두리 위치까지 독립적인 라인 배열을 이루며 다수의 신호 전달용 재배선라인(304)을 형성하게 된다.

즉, 상기 신호 전달용 재배선라인(304)의 하단부는 하부칩(200)의 외곽쪽 본딩패드(202)에 도전 가능하게 연결되고, 중간단부는 언더필 재료(300)의 경사진 사방 테두리 표면을 따라 연장 형성되며, 상단부는 상부칩(100)의 상면 테두리 위치까지 연장된다.

이때, 상기 신호 전달용 재배선라인(304)은 하부칩(200)의 외곽쪽 본딩패드(202)와, 언더필 재료(300)의 사방 테두리면과, 상부칩(100)의 상면 테두리 위치에 걸쳐, 한 번의 잉크젯 프린팅 방법에 의하여 형성되는 바, 이 잉크젯 프린팅 방법은 일정 점도의 전도성 잉크(예를 들어, 은 나노입자가 분산제 및 경화제와 혼합된 것)를 분사시키되, 분사되는 액적의 부피 및 모양을 제어하면서 설계된 재배선라인으로 형성시킬 수 있는 공지된 방법이다.

물론, 상기 신호 전달용 재배선라인(304)은 스텐실을 이용한 스크린 프린팅 방법, 도금 등의 패터닝(patterning) 방법 등을 이용하여 형성시킬 수 있다.

다음으로, 상기 상부칩(100)의 상면이 노출될 수 있도록 한 몰딩 공정이 진행된다.

즉, 도 1c 및 도 1d에서 보듯이 소정 면적의 캐리어(600)상에 상부칩(100)의 상면이 안착되도록 한 후, 상기 신호 전달용 재배선라인(304) 및 하부칩(200)의 상면에 걸쳐 몰딩 컴파운드 수지(306)로 몰딩을 하게 된다.

따라서, 상기 상부칩(100)의 상면과 하부칩(200)의 상면에 몰딩된 몰딩 컴파운드 수지(306)의 상면은 서로 동일 평면을 이루게 되어, 상부칩(100)의 상면이 외부로 노출되는 상태가 되고, 또한 상부칩(100)의 상면에 연장된 신호 전달용 재배선라인(304)의 상단부도 외부로 노출되는 상태가 된다.

이어서, 상기 신호 전달용 재배선라인(304)의 상단부와 도전 가능하게 연결되는 신호 입출력용 재배선라인(402)을 포함하는 재배선 형성층(400)을 상부칩(100)의 상면에 걸쳐 형성하게 된다.

즉, 상기 캐리어(600)를 제거한 후, 상기 신호 전달용 재배선라인(304)의 상단부로부터 상부칩(100)의 상면 소정 위치까지 신호 입출력용 재배선라인(402)을 갖는 재배선 형성층(400)을 형성하게 된다.

한편, 상기 재배선 형성층(400)을 형성하기 전에 신호 전달용 재배선라인(304)으로부터의 전류 누설(current leakage)를 방지하고자 상부칩(100)의 상면에 패시베이션층(104)을 형성하는 것이 바람직하고, 이때 상기 신호 전달용 재배선라인(304)의 상단부는 패시베이션층(104)으로 덮히지 않고, 계속 외부로 노출되는 상태가 된다.

상기 재배선 형성층(400)을 형성하기 위하여, 먼저 상부칩(100)의 상면에 위치된 신호 전달용 재배선라인(304)의 상단부를 노출시키며 패시베이션층(104) 및 몰딩 컴파운드 수지(306)의 표면상에 제1절연필름(404)이 라미네이션된다.

이어서, 상기 신호 전달용 재배선라인(304)과 도전 가능하게 연결되는 신호 입출력용 재배선라인(402)을 제1절연필름(404)의 표면에 걸쳐 잉크젯 프린팅 방법 등을 이용하여 형성하게 된다.

이때, 상기 신호 입출력용 재배선라인(402)은 신호 전달용 재배선라인(304)의 상단부에 도전 가능하게 연결되는 내부접속패드(402a)와, 입출력단자(500)가 부착되는 자리로서 제1절연필름(404)의 상면 소정 위치로 연장되는 외부접속패드(402b)와, 상기 내부접속패드(402a)와 외부접속패드(402b)간을 일체로 연결시키는 도전라인(402c)으로 구분된다.

연이어, 상기 제1절연필름(404)상에 제2절연필름(406)을 부착하되, 상기 신호 입출력용 재배선라인(402)의 외부접속패드(402b)는 제2절연필름(406)에 의하여 덮혀지지 않도록 함으로써, 신호 입출력용 재배선라인(402)의 외부접속패드(402b)만이 입출력단자 즉, 솔더볼이 융착되는 볼랜드가 되면서 외부로 노출되는 상태가 된다.

이에, 상기와 같이 형성된 재배선 형성층(400)의 신호 입출력용 재배선라인(402)의 외부접속패드(402b)에 입출력단자(500)인 솔더볼을 융착시킴으로써, 본 발명의 웨이퍼 레벨의 칩 적층형 패키지로 완성된다.

마지막으로, 상기 웨이퍼 상태의 하부칩(200)을 그 위에 몰딩된 몰딩 컴파운드 수지(306)와 함께 개개의 단위로 소잉하는 단계를 진행함으로써, 본 발명의 칩 적층형 패키지가 개개 단위로 분리되어진다.

이와 같이, 웨이퍼 상태의 하부칩(200)과 그 위에 적층되는 상부칩(100)의 사이 공간에 언더필 재료(300)를 충진하여, 언더필 재료(300)의 사방 테두리 부분이 하부칩(200)에서 상부칩(100)까지 경사진 면이 되도록 한 후, 이 경사진 면을 따라 하부칩(200)의 본딩패드(202)로부터 상부칩(100)의 상면까지 연장되는 신호 전달용 재배선라인(304)을 형성함으로써, 이 신호 전달용 재배선라인(304)이 종래의 구리필러를 대신하여 상부칩(100)과 하부칩(200)간의 신호 전달 역할을 하게 된다.

따라서, 종래에 구리필러를 수십 마이크로 미터 이상 형성하기 위한 전기 도금 시간이 너무 오래 걸리는 점을 배제하여, 칩 적층형 패키지 제조 시간을 크게 단축시킬 수 있다.

100 : 상부칩 102 : 본딩패드
104 : 패시베이션층 200 : 하부칩
202 : 본딩패드 300 : 언더필 재료
302 : 플립칩 304 : 신호 전달용 재배선라인
306 : 몰딩 컴파운드 수지 400 : 재배선 형성층
402 : 신호 입출력용 재배선라인 402a : 내부접속패드
402b : 외부접속패드 402c : 도전라인
404 : 제1절연필름 406 : 제2절연필름
500 : 입출력단자 600 : 캐리어

Claims

상면에 본딩패드(202)가 형성된 하부칩(200)과;
저면에 본딩패드(102)가 형성된 상부칩(100)과;
상기 하부칩(200)상에 상부칩(100)이 적층되는 상태에서, 상부칩(100)의 본딩패드(102)와 하부칩(200)의 본딩패드(202)간을 신호 교환 가능하게 연결하는 플립칩(302)과;
상기 상부칩(100)과 하부칩(200)의 사이공간내에 충진되는 동시에 그 사방 테두리면이 하부칩(200)에서 상부칩(100)까지 경사지게 형성된 언더필 재료(300)와;
하단부는 상기 하부칩(200)의 외곽쪽 본딩패드(202)에 도전 가능하게 연결되고, 중간단부는 상기 언더필 재료(300)의 사방 테두리면을 따라 연장되며, 상단부는 상기 상부칩(100)의 상면 테두리 위치로 연장되는 신호 전달용 재배선라인(304)과;
상기 신호전달용 재배선라인(304) 및 하부칩(200)의 상면에 걸쳐 몰딩된 몰딩 컴파운드 수지(306)와;
상기 신호 전달용 재배선라인(304)의 상단부로부터 상부칩(100)의 상면 소정 위치까지 연장되는 신호 입출력용 재배선라인(402)을 갖는 재배선 형성층(400)과;
상기 재배선 형성층(400)의 신호 입출력용 재배선라인(402)에 융착되는 입출력단자(500);
를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
청구항 1에 있어서,
상기 상부칩(100)의 상면에는 패시베이션층(104)이 더 형성되고, 이 패시베이션층(104) 위에 재배선 형성층(400)이 형성되는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
청구항 1에 있어서,
상기 재배선 형성층(400)은:
상부칩(100)의 상면에 위치된 신호 전달용 재배선라인(304)의 상단부를 노출시키며 패시베이션층(104) 및 몰딩 컴파운드 수지(306)의 표면에 부착되는 제1절연필름(404)과;
상기 신호 전달용 재배선라인(304)의 상단부에 도전 가능하게 연결되는 내부접속패드(402a)와, 입출력단자(500)가 부착되는 자리로서 제1절연필름(404)의 상면 소정 위치로 연장되는 외부접속패드(402b)와, 내부접속패드(402a)와 외부접속패드(402b)를 연결시키는 도전라인(402c)으로 구분되는 신호 입출력용 재배선라인(402)과;
상기 신호 입출력용 재배선라인(402)의 외부접속패드(402b)만을 노출시키며 제1절연필름(404)상에 부착되는 제2절연필름(406);
으로 구성된 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
웨이퍼 상태로서 상면에 본딩패드(202)가 형성된 하부칩(200)과, 개개의 칩 상태로서 저면에 본딩패드(102)가 형성된 상부칩(100)을 제공하는 단계와;
상기 하부칩(200) 위에 상부칩(100)을 적층시키되, 하부칩(200)의 본딩패드(202)와 상부칩(100)의 본딩패드(102)간을 플립칩(302)으로 도전 가능하게 연결하며 적층시키는 단계와;
상기 상부칩(100)과 하부칩(200)의 사이공간내에 언더필 재료(300)를 충진시키되, 언더필 재료(300)의 사방 테두리면이 하부칩(200)에서 상부칩(100)까지 경사진 면이 되도록 충진시키는 단계와;
상기 하부칩(200)의 외곽쪽 본딩패드(202)로부터 언더필 재료(300)의 사방 테두리면을 거쳐 상부칩(100)의 상면 테두리 위치까지 신호 전달용 재배선라인(304)을 형성하는 단계와;
소정 면적의 캐리어(600)상에 상부칩(100)의 상면이 안착되도록 한 후, 신호 전달용 재배선라인(304) 및 하부칩(200)의 상면에 걸쳐 몰딩 컴파운드 수지(306)로 몰딩하는 단계와;
상기 캐리어(600)를 제거한 후, 상기 신호 전달용 재배선라인(304)의 상단부로부터 상부칩(100)의 상면 소정 위치까지 신호 입출력용 재배선라인(402)을 갖는 재배선 형성층(400)을 형성하는 단계와;
상기 재배선 형성층(400)의 신호 입출력용 재배선라인(402)의 외부접속패드(402b)에 입출력단자(500)를 융착시키는 단계;
를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
청구항 4에 있어서,
상기 웨이퍼 상태의 하부칩(200)을 그 위에 몰딩된 몰딩 컴파운드 수지(306)와 함께 개개의 단위로 소잉하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
청구항 4에 있어서,
상기 신호 전달용 재배선라인(304)은 하부칩(200)의 외곽쪽 본딩패드(202)와, 언더필 재료(300)의 사방 테두리면과, 상부칩(100)의 상면 테두리 위치에 걸쳐, 한 번의 잉크젯 프린팅 방법에 의하여 형성되는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.