KR20140081858A - 스트레스 완화 구조를 갖는 반도체 기판을 포함하는 패키지 어셈블리 - Google Patents

스트레스 완화 구조를 갖는 반도체 기판을 포함하는 패키지 어셈블리 Download PDF

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KR20140081858A
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semiconductor
interconnect layer
substrate
semiconductor die
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알버트 우
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마벨 월드 트레이드 리미티드
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

기판 상에 결합되도록 구성된 장치로서, 그 장치는 반도체 기판을 포함하고, 반도체 기판은 반도체 기판의 일 사이드 내에 정의된 복수의 트렌치를 포함한다. 장치는 반도체 기판의 그 사이드의 부분들 위에 인터커넥트 층을 더 포함하되, 반도체 기판의 사이드의 그 부분들은 반도체 기판의 그 사이드 내에 정의된 복수의 트렌치를 포함한다. 각각의 트렌치는 i) 인터커넥트 층과 ii) 장치가 결합되게 되어 있는 기판의 사이에 인터페이스를 제공하기 위해 각자 솔더 볼을 수용하도록 구성된다.

Description

스트레스 완화 구조를 갖는 반도체 기판을 포함하는 패키지 어셈블리{PACKAGE ASSEMBLY INCLUDING A SEMICONDUCTOR SUBSTRATE WITH STRESS RELIEF STRUCTURE}
관련 출원에 대한 상호 참조
본 출원은 2010년 1월 18일자로 출원된 미국 가특허출원 제61/295,925호; 2010년 4월 27일자로 출원된 미국 가특허출원 제61/328,556호; 2010년 5월 11일자로 출원된 미국 가특허출원 제61/333,542호; 2010년 5월 21일자로 출원된 미국 가특허출원 제61/347,156호; 및 2010년 6월 2일자로 출원된 미국 가특허출원 제61/350,852호에 대한 우선권을 주장하는 2010년 12월 20일자로 출원된 미국 특허출원 제12/973,249호에 대한 우선권을 주장하며 그 일부 계속 출원이다. 본 출원은 2011년 10월 10일자로 출원된 미국 가특허출원 제61/545,549호에 대한 우선권을 더 주장한다.
본 출원은 2010년 2월 3일자로 출원된 미국 가특허출원 제61/301,125호; 2010년 3월 22일자로 출원된 미국 가특허출원 제61/316,282호; 2010년 4월 5일자로 출원된 미국 가특허출원 제61/321,068호; 및 2010년 4월 16일자로 출원된 미국 가특허출원 제61/325,189호에 대한 우선권을 주장하는 2011년 1월 24일자로 출원된 미국 특허출원 제13/012,644호와 관련된다. 이 부문에서 참조된 상기 출원의 개시는 참조에 의해 본 명세서에 편입되어 있는 것이다.
기술 분야
본 발명의 실시예는 집적 회로의 분야에 관한 것으로, 더 구체적으로는, 패키지 어셈블리용 반도체 기판의 구성, 구조 및 기술에 관한 것이다.
본 명세서에서 제공되는 배경 설명은 본 발명의 맥락을 일반적으로 제시하려는 목적을 위한 것이다. 현재 지명된 발명자의 작업은, 그것이 이 배경기술 부분에서 설명되는 범위까지, 그렇지 않았다면 출원 시 종래기술로서 자격이 부여되지 않을 수 있는 설명의 태양과 더불어, 본 개시에 반하여서는 명시적으로도 묵시적으로도 종래기술로 인정되지는 않는다.
트랜지스터와 같은 집적 회로 디바이스는 계속하여 크기가 더 작은 치수로 줄어드는 반도체 다이 상에 형성된다. 반도체 다이의 줄어드는 치수는 반도체 다이 내외로 전기적 신호를 라우팅하도록 현재 사용되는 구성 및 관용적 기판 제조 및/또는 패키지 어셈블리 기술에 도전하고 있다. 예컨대, 라미네이트 기판 기술은 반도체 다이 상에 형성된 더 미세한 피치의 인터커넥트 또는 다른 신호-라우팅 피처와 대응하기에 충분히 작은 피처를 기판 상에 만들어내지 않을 수 있다.
더욱, 반도체 다이, 및 그로써 반도체 다이를 포함하는 패키징 어셈블리의 크기가 감소함에 따라, 인쇄 회로 기판과 같은 기판에 그러한 패키징 어셈블리를 부착하는 인터페이스는 더 부서지기 쉽게 될 수 있다. 예컨대, 그러한 패키징 어셈블리와 인쇄 회로 기판 사이의 인터페이스는 패키징 어셈블리의 열 온도 사이클로부터 겪는 스트레스에 기인하여 위태롭게 될 수 있다. 부가적으로, 그러한 패키징 어셈블리 및 인쇄 회로 기판을 떨어뜨릴 때, 인터페이스는 파괴되는 것까지 겪을 수 있다.
일 실시예에 있어서, 본 발명은 기판 상에 결합되도록 구성된 장치를 제공하는데, 그 장치는 반도체 기판을 포함하고, 반도체 기판은 반도체 기판의 일 사이드 내에 정의된 복수의 트렌치를 포함한다. 장치는 반도체 기판의 사이드의 부분들 위에 인터커넥트 층을 더 포함하되, 반도체 기판의 사이드의 부분들은 반도체 기판의 사이드 내에 정의된 복수의 트렌치를 포함한다. 각각의 트렌치는 i) 인터커넥트 층과 ii) 장치가 결합되게 되어 있는 기판의 사이에 인터페이스를 제공하기 위해 각자 솔더 볼을 수용하도록 구성된다.
또 다른 실시예에 있어서, 본 발명은 반도체 기판의 사이드 내에 복수의 트렌치를 정의하는 반도체 기판을 제공하는 단계, 및 반도체 기판의 일 사이드 상에 인터커넥트 층을 형성하는 단계를 포함하는 방법을 제공한다. 인터커넥트 층은 반도체 기판의 사이드 내에 정의된 복수의 트렌치를 포함하는 반도체 기판의 사이드의 적어도 부분들 위에 있다. 각각의 트렌치는 i) 인터커넥트 층과 ii) 반도체 기판이 결합되게 되어 있는 기판의 사이에 인터페이스를 제공하기 위해 각자 솔더 볼을 수용하도록 구성된다.
본 발명의 실시예들은 첨부 도면과 함께 이하의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 유사한 참조 기호는 유사한 구조 엘리먼트를 가리킨다. 본 명세서에서의 실시예들은 예의 방식으로 예시되는 것이며 수반 도면으로 한정하려는 방식은 아니다.
도 1은 반도체 기판의 일례를 사용하는 일례의 패키지 어셈블리의 도식적 예시도;
도 1a는 반도체 기판의 또 다른 일례를 사용하는 일례의 패키지 어셈블리의 도식적 예시도;
도 1b는 반도체 기판의 또 다른 일례를 사용하는 일례의 패키지 어셈블리의 도식적 예시도;
도 2a 내지 도 2c는 다양한 프로세스 동작 후 도 1의 반도체 기판의 도식적 예시도;
도 2d 내지 도 2j는 다양한 프로세스 동작 후 도 1a 및 도 1b의 반도체 기판의 도식적 예시도;
도 3a 내지 도 3d는 다양한 프로세스 동작 후 반도체 기판을 사용하는 패키지 어셈블리의 도식적 예시도;
도 4a 내지 도 4b는 다양한 프로세스 동작 후 도 3b의 패키지 어셈블리의 도식적 예시도;
도 5a 내지 도 5g는 다양한 프로세스 동작 후 도 3a의 패키지 어셈블리의 도식적 예시도;
도 6 내지 도 11은 반도체 기판을 사용하는 다양한 패키지 어셈블리 구성의 도식적 예시도;
도 12는 반도체 기판을 사용하는 패키지 어셈블리를 제조하는 방법의 프로세스 흐름도;
도 13은 반도체 기판을 사용하는 패키지 어셈블리를 제조하는 또 다른 방법의 프로세스 흐름도;
도 14는 반도체 기판을 사용하는 패키지 어셈블리를 제조하는 또 다른 방법의 프로세스 흐름도;
도 15는 도 1a 및 1b의 반도체 기판을 제조하는 방법의 프로세스 흐름도.
본 발명의 실시예들은 반도체 기판을 사용하는 집적회로(IC) 패키지 어셈블리(본 명세서에서는 "패키지 어셈블리"라고 지칭)용 구성, 구조 및 기술을 설명한다. 이하의 상세한 설명에 있어서는, 그 일부를 형성하는 수반 도면을 참조하며, 유사한 기호는 곳곳에서 유사한 부분을 가리킨다. 다른 실시예가 이용될 수도 있고 본 발명의 범위로부터 벗어남이 없이 구조적 또는 논리적 변경이 이루어질 수도 있다. 그래서, 이하의 상세한 설명은 한정적 의미로 받아들여서는 아니되고, 실시예의 범위는 첨부 청구범위 및 그 균등물에 의해 정의된다.
도 1은 반도체 기판(102)을 포함하는 일례의 패키지 어셈블리(100)를 도식적으로 예시하고 있다. 본 명세서에서 사용되는 바와 같이, 반도체 기판(102)은 예컨대 실리콘(Si)과 같은 반도체 재료를 실질적으로 포함하는 기판 또는 인터포저를 지칭한다. 즉, 반도체 기판의 재료의 벌크가 반도체 재료이다. 반도체 재료는 결정성 및/또는 비결정성 유형의 재료를 포함할 수 있다. 실리콘의 경우에 있어서, 예컨대, 실리콘은 단결정 및/또는 폴리실리콘 유형을 포함할 수 있다. 다른 실시예에 있어서, 반도체 기판(102)은 또한 본 명세서에서 설명되는 원리로부터 혜택을 볼 수 있는, 예컨대, 게르마늄, 제III족 내지 제V족 재료, 또는 제II족 내지 제VI족 재료와 같은 다른 반도체 재료를 포함할 수 있다.
일반적으로, 반도체 기판(102)은 반도체 다이 또는 칩(예컨대, 하나 이상의 반도체 다이(108)) 상에 IC 구조를 제조하도록 사용되는 것들과 유사한 기술을 사용하여 제조된다. 예컨대, 반도체 다이 상에 IC 디바이스를 제조하기 위한 주지의 패터닝 프로세스(예컨대, 리소그래피 및/또는 에칭) 및 성막 프로세스는 반도체 기판(102) 상에 구조를 형성하도록 사용될 수 있다. 반도체 제조 기술을 사용함으로써, 반도체 기판(102)은 라미네이트(예컨대, 유기) 기판과 같은 다른 유형의 기판보다 더 작은 피처를 포함할 수 있다. 반도체 기판(102)은 크기가 계속 줄어드는 현재 반도체 다이를 위한 전기적 신호의 라우팅을 용이하게 할 수 있다. 예컨대, 일부 실시예에 있어서, 반도체 기판(102)은 미세 피치 Si 대 Si 인터커넥트 및 반도체 기판(102)과 하나 이상의 반도체 다이(108) 간 최종 라인 라우팅을 감안한다.
반도체 기판(102)은 제1 사이드(A1), 및 제1 사이드(A1)의 반대편에 배치되어 있는 제2 사이드(A2)를 포함한다. 제1 사이드(A1) 및 제2 사이드(A2)는 일반적으로는 본 명세서에서 설명되는 다양한 구성의 설명을 용이하게 하기 위해 반도체 기판(102)의 대향 표면을 지칭하고 반도체 기판(102)의 특정 구조로 한정되려는 의도는 아니다.
유전체 층(104)은 반도체 기판(102)의 적어도 제1 사이드(A1) 상에 형성되고 또한 반도체 기판(102)의 제2 사이드(A2) 상에도 형성될 수 있다. 유전체 층(104)은, 도시된 바와 같이 반도체 기판(102)의 하나 이상의 표면을 실질적으로 피복하도록, 예컨대 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiOxNy)과 같은 전기적 절연성 재료를 성막함으로써 형성될 수 있다. 여기서, x 및 y는 적합한 화학량론적 값을 표현한다. 다른 실시예에서는 다른 적합한 전기적 절연성 재료가 사용될 수 있다. 유전체 층(104)은, 예컨대, 물리적 증착(PVD), 화학적 증착(CVD), 및/또는 원자 층 성막(ALD)을 포함하는 성막 기술을 사용함으로써 형성될 수 있다. 다른 실시예에서는 다른 적합한 성막 기술이 사용될 수 있다.
유전체 층(104)은 반도체 기판(102) 상에 형성된 피처에 전기적 격리를 제공할 수 있다. 예컨대, 유전체 층(104)은 반도체 기판(102)의 반도체 재료(예컨대, 실리콘)와 유전체 층(104) 상에 형성된 전기적 도전성 피처(예컨대, 하나 이상의 인터커넥트 층(106)) 사이의 단락을 방지하도록 사용될 수 있다. 유전체 층(104)은 반도체 기판(102) 상에 하나 이상의 디바이스(예컨대, 도 2c의 커패시터(222))의 형성에 있어서 게이트 유전체로서 더 사용될 수 있다.
하나 이상의 인터커넥트 또는 재분배 층(106)은, 예컨대, 반도체 기판(102)에 결합된 하나 이상의 반도체 다이(108) 내/외로 전력/그라운드 신호 및/또는 입/출력(I/O) 신호와 같은 전기적 신호를 라우팅하도록 유전체 층(104) 상에 형성된다. 하나 이상의 인터커넥트 층(106)은, 예컨대, 금속(예컨대, 구리 또는 알루미늄) 또는 도핑된 반도체 재료(예컨대, 도핑된 폴리실리콘)와 같은 전기적 도전성 재료를 성막 및/또는 패터닝함으로써 형성될 수 있다. 다른 실시예에서는 다른 적합한 전기적 도전성 재료가 사용될 수 있다. 하나 이상의 인터커넥트 층(106)은, 예컨대, 패드, 랜드 또는 트레이스와 같이 전기적 신호를 라우팅하는 다양한 구조를 포함할 수 있다. 묘사되지는 않지만, 예컨대 폴리이미드와 같은 전기적 절연성 재료를 포함하는 패시베이션 층이 하나 이상의 인터커넥트 층(106) 상에 성막되고 패시베이션 층에 개구부를 제공하도록 패터닝되어 하나 이상의 인터커넥트 층(106)에 하나 이상의 반도체 다이(108)의 전기적 결합을 용이하게 할 수 있다.
하나 이상의 반도체 다이(108)는, 묘사된 바와 같이, 예컨대 플립-칩 구성을 포함하는 어느 적합한 구성을 사용하여 반도체 기판(102)의 제1 사이드(A1)에 부착된다. 다른 실시예에서는 예컨대 와이어-본딩 구성과 같은 다른 적합한 다이-부착 구성이 사용될 수 있다.
묘사된 실시예에 있어서, 하나 이상의 범프(110)는 하나 이상의 반도체 다이(108) 상에 형성되고 하나 이상의 인터커넥트 층(106)에 본딩된다. 하나 이상의 범프(110)는 일반적으로는 하나 이상의 반도체 다이(108)의 전기적 신호를 라우팅하도록 예컨대 솔더 또는 다른 금속과 같은 전기적 도전성 재료를 포함한다. 다양한 실시예에 의하면, 하나 이상의 범프(110)는 납, 금, 주석, 구리 또는 무연 재료, 또는 그 조합을 포함한다. 하나 이상의 범프(110)는 구형, 원통형, 직사각형, 또는 다른 형상을 포함하는 다양한 형상을 가질 수 있고, 예컨대 C4(controlled collapse chip connect) 프로세스, 스터드-범핑(stud-bumping), 또는 다른 적합한 범핑 프로세스와 같은 범핑 프로세스를 사용하여 형성될 수 있다.
하나 이상의 범프(110)는 하나 이상의 반도체 다이(108)가 웨이퍼 형태 또는 싱귤레이팅된 형태로 있는 동안 하나 이상의 반도체 다이(108) 상에 형성될 수 있다. 하나 이상의 반도체 다이(108)는 반도체 기판(102)이 웨이퍼 형태 또는 싱귤레이팅된 형태로 있는 동안 반도체 기판(102)에 부착될 수 있다.
하나 이상의 반도체 다이(108)는 일반적으로는 메모리 및/또는 로직용 트랜지스터와 같은 복수의 집적 회로(IC) 디바이스(도시하지 않음)가 형성되는 표면을 포함하는 활성 사이드 및 활성 사이드의 반대편에 배치되는 비활성 사이드를 갖는다. 하나 이상의 반도체 다이(108)의 활성 사이드는 하나 이상의 인터커넥트 층(106)에 전기적으로 결합된다. 묘사된 실시예에 있어서, 하나 이상의 반도체 다이(108)의 활성 사이드는 하나 이상의 범프(110)를 사용하여 하나 이상의 인터커넥트 층(106)에 결합된다. 다른 실시예에 있어서, 하나 이상의 반도체 다이(108)의 활성 사이드는 예컨대 하나 이상의 본딩 와이어(예컨대, 도 9의 하나 이상의 본딩 와이어(934))와 같은 다른 구조를 사용하여 하나 이상의 인터커넥트 층(106)에 전기적으로 결합된다.
예컨대 하나 이상의 솔더 볼(112) 또는 범프(예컨대, 도 5a의 하나 이상의 범프(520))와 같은 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하도록 하나 이상의 인터커넥트 층(106) 상에 형성될 수 있다. 하나 이상의 패키지 인터커넥트 구조는 일반적으로는 전기적 도전성 재료를 포함한다. 일부 실시예에 있어서, 묘사된 바와 같이, 하나 이상의 패키지 인터커넥트 구조는 반도체 기판(102)의 주변 부분에 인접하여 배치되고 하나 이상의 반도체 다이(108)는 반도체 기판(102)의 중앙 부분에 인접하여 배치된다. 하나 이상의 패키지 인터커넥트 구조는 구형, 평면형, 다각형 또는 그 조합을 포함하는 다양한 형상으로 형성될 수 있다.
다양한 실시예에 의하면, 하나 이상의 반도체 다이(108) 및 반도체 기판(102)은 패키지 어셈블리(100)를 형성하도록 함께 결합된다. 패키지 어셈블리(100)는 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하도록 하나 이상의 패키지 인터커넥트 구조를 사용하여 인쇄 회로 기판(PCB)(150)(예컨대, 마더보드), 또 다른 패키지, 반도체 다이, 또는 모듈과 같은 다른 전기적 디바이스에 전기적으로 결합될 수 있다. 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 솔더 볼(112))는, 일부 실시예에서는, 도시된 바와 같이 하나 이상의 반도체 다이(108)와 인쇄 회로 기판(150) 사이에 갭을 제공하도록 크기가 정해질 수 있다.
도 1a 및 도 1b는 반도체 기판(102a)을 포함하는 패키지 어셈블리(100a, 100b)의 또 다른 예를 예시하고 있다. 반도체 기판(102a)은 반도체 기판(102)과 유사하다. 그렇지만, 반도체 기판(102a)은 솔더 볼(112)을 수용하도록 구성되는 오목형 트렌치(105)를 포함한다. 부가적으로, 그 예의 패키지 어셈블리(100a)에서는, 2개의 반도체 다이(108)가 포함되어 있다.
반도체 기판(102)에서처럼, 반도체 기판(102a)은 예컨대 실리콘(Si)과 같은 반도체 재료를 실질적으로 포함하는 기판 또는 인터포저를 지칭한다. 즉, 반도체 기판의 재료의 벌크가 반도체 재료이다. 반도체 재료는 결정성 및/또는 비결정성 유형의 재료를 포함할 수 있다. 실리콘의 경우에 있어서, 예컨대, 실리콘은 단결정 및/또는 폴리실리콘 유형을 포함할 수 있다. 다른 실시예에 있어서, 반도체 기판(102a)은 또한 본 명세서에서 설명되는 원리로부터 혜택을 볼 수 있는, 예컨대, 게르마늄, 제III족 내지 제V족 재료, 또는 제II족 내지 제VI족 재료와 같은 다른 반도체 재료를 포함할 수 있다.
일반적으로, 반도체 기판(102a)은 반도체 다이 또는 칩(예컨대, 하나 이상의 반도체 다이(108)) 상에 IC 구조를 제조하도록 사용되는 것들과 유사한 기술을 사용하여 제조된다. 예컨대, 반도체 다이 상에 IC 디바이스를 제조하기 위한 주지의 패터닝 프로세스(예컨대, 리소그래피 및/또는 에칭) 및 성막 프로세스는 반도체 기판(102a) 상에 구조를 형성하도록 사용될 수 있다. 반도체 제조 기술을 사용함으로써, 반도체 기판(102a)은 라미네이트(예컨대, 유기) 기판과 같은 다른 유형의 기판보다 더 작은 피처를 포함할 수 있다. 반도체 기판(102a)은 크기가 계속 줄어드는 현재 반도체 다이를 위한 전기적 신호의 라우팅을 용이하게 할 수 있다. 예컨대, 일부 실시예에 있어서, 반도체 기판(102a)은 미세 피치 Si 대 Si 인터커넥트 및 반도체 기판(102a)과 하나 이상의 반도체 다이(108) 간 최종 라인 라우팅을 감안한다.
반도체 기판(102a)은 제1 사이드(A1), 및 제1 사이드(A1)의 반대편에 배치되어 있는 제2 사이드(A2)를 포함한다. 제1 사이드(A1) 및 제2 사이드(A2)는 일반적으로는 본 명세서에서 설명되는 다양한 구성의 설명을 용이하게 하기 위해 반도체 기판(102a)의 대향 표면을 지칭하고 반도체 기판(102a)의 특정 구조로 한정되려는 의도는 아니다.
반도체 기판(102a)을 에칭함으로써 반도체 기판(102a) 내에 다수의 트렌치(105)가 정의된다. 트렌치(105)는 솔더 볼(112)을 수용하도록 구성된다.
하나 이상의 인터커넥트 또는 재분배 층(106)은 반도체 기판(102a)의 제1 사이드(A1)의 적어도 부분들을 피복하도록 반도체 기판(102a) 상에 형성된다. 인터커넥트 층(106)에 의해 피복되는 부분들은 적어도 트렌치(105)를 포함한다. 재분배 층(106)은, 예컨대, 반도체 기판(102a)에 결합된 하나 이상의 반도체 다이(108) 내/외로 전력/그라운드 신호 및/또는 입/출력(I/O) 신호와 같은 전기적 신호를 라우팅하도록 사용된다. 하나 이상의 인터커넥트 층(106)은, 예컨대, 금속(예컨대, 구리 또는 알루미늄) 또는 도핑된 반도체 재료(예컨대, 도핑된 폴리실리콘)와 같은 전기적 도전성 재료를 성막 및/또는 패터닝함으로써 형성될 수 있다. 다른 실시예에서는 다른 적합한 전기적 도전성 재료가 사용될 수 있다. 하나 이상의 인터커넥트 층(106)은, 예컨대, 패드, 랜드 또는 트레이스와 같이 전기적 신호를 라우팅하는 다양한 구조를 포함할 수 있다. 하나 이상의 인터커넥트 층(106)은, 소망된다면, 도 1a에 예시된 바와 같이 단일 연속 층일 수 있거나, 소망된다면, 도 1b에 예시된 바와 같이 다수 섹션 또는 부분으로 있을 수 있다.
예컨대 폴리이미드와 같은 전기적 절연성 재료를 포함하는 패시베이션 층(107)이 하나 이상의 인터커넥트 층(106) 상에 성막되고 패시베이션 층에 개구부를 제공하도록 패터닝되어 하나 이상의 인터커넥트 층(106)에 하나 이상의 반도체 다이(108)의 전기적 결합을 용이하게 할 수 있다. 패시베이션 층(107)은 도 1의 유전체 층(104)과 유사하고, 반도체 기판(102a)의 하나 이상의 표면을 실질적으로 피복하도록, 예컨대 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiOxNy)과 같은 전기적 절연성 재료를 성막 및 패터닝함으로써 형성될 수 있다. 여기서, x 및 y는 적합한 화학량론적 값을 표현한다. 다른 실시예에서는 다른 적합한 전기적 절연성 재료가 사용될 수 있다.
그러한 패시베이션 층(107)은 반도체 기판(102a) 상에 형성된 피처에 전기적 격리를 제공할 수 있다. 예컨대, 패시베이션 층(107)은 반도체 기판(102)의 반도체 재료(예컨대, 실리콘) 상에 또는 그 내부에 형성된 전기적 도전성 피처(예컨대, 하나 이상의 인터커넥트 층(106)) 사이의 단락을 방지하도록 사용될 수 있다. 패시베이션 층(107)은 반도체 기판(102a) 상에 하나 이상의 디바이스(예컨대, 도 2c의 커패시터(222))의 형성에 있어서 게이트 유전체로서 더 사용될 수 있다.
도 1a에 있어서, 패키지 어셈블리(100a)의 하나 이상의 반도체 다이(108)는, 묘사된 바와 같이, 예컨대 플립-칩 구성을 포함하는 어느 적합한 구성을 사용하여 반도체 기판(102a)의 제1 사이드(A1)에 부착된다. 다른 실시예에서는 예컨대 와이어-본딩 구성과 같은 다른 적합한 다이-부착 구성이 사용될 수 있다. 도 1b에 있어서, 패키지 어셈블리(100b)의 하나 이상의 반도체 다이(108)는, 묘사된 바와 같이, 예컨대 플립-칩 구성을 포함하는 어느 적합한 구성을 사용하여 반도체 기판(102a)의 제2 사이드(A2)에 부착된다. 다른 실시예에서는 예컨대 와이어-본딩 구성과 같은 다른 적합한 다이-부착 구성이 사용될 수 있다.
도 1a 및 도 1b의 실시예에 있어서, 하나 이상의 범프(110)는 하나 이상의 반도체 다이(108) 상에 형성되고 하나 이상의 인터커넥트 층(106)에 본딩된다. 하나 이상의 범프(110)는 일반적으로는 하나 이상의 반도체 다이(108)의 전기적 신호를 라우팅하도록 예컨대 솔더 또는 다른 금속과 같은 전기적 도전성 재료를 포함한다. 다양한 실시예에 의하면, 하나 이상의 범프(110)는 납, 금, 주석, 구리, 또는 무연 재료, 또는 그 조합을 포함한다. 하나 이상의 범프(110)는 구형, 원통형, 직사각형, 또는 다른 형상을 포함하는 다양한 형상을 가질 수 있고, 예컨대 C4 프로세스, 스터드-범핑, 또는 다른 적합한 범핑 프로세스와 같은 범핑 프로세스를 사용하여 형성될 수 있다.
하나 이상의 범프(110)는 하나 이상의 반도체 다이(108)가 웨이퍼 형태 또는 싱귤레이팅된 형태로 있는 동안 하나 이상의 반도체 다이(108) 상에 형성될 수 있다. 하나 이상의 반도체 다이(108)는 반도체 기판(102a)이 웨이퍼 형태 또는 싱귤레이팅된 형태로 있는 동안 반도체 기판(102a)에 부착될 수 있다.
하나 이상의 반도체 다이(108)는 일반적으로는 메모리 및/또는 로직용 트랜지스터와 같은 복수의 집적 회로(IC) 디바이스(도시하지 않음)가 형성되는 표면을 포함하는 활성 사이드 및 활성 사이드의 반대편에 배치되는 비활성 사이드를 갖는다. 하나 이상의 반도체 다이(108)의 활성 사이드는 패키지 어셈블리(100a)에서의 하나 이상의 인터커넥트 층(106) 및 패키지 어셈블리(100b)에서의 인터커넥트 층(109)에 전기적으로 결합된다. 묘사된 실시예에 있어서, 하나 이상의 반도체 다이(108)의 활성 사이드는 하나 이상의 범프(110)를 사용하여 하나 이상의 인터커넥트 층(106 또는 109)에 결합된다. 다른 실시예에 있어서, 하나 이상의 반도체 다이(108)의 활성 사이드는 예컨대 하나 이상의 본딩 와이어(예컨대, 도 9의 하나 이상의 본딩 와이어(934))와 같은 다른 구조를 사용하여 하나 이상의 인터커넥트 층(106 또는 109)에 전기적으로 결합된다.
예컨대 하나 이상의 솔더 볼(112) 또는 범프와 같은 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하도록 트렌치(105) 내에 하나 이상의 인터커넥트 층(106) 상에 형성될 수 있다. 하나 이상의 패키지 인터커넥트 구조(112)는 일반적으로는 전기적 도전성 재료를 포함한다. 일부 실시예에 있어서, 묘사된 바와 같이, 하나 이상의 패키지 인터커넥트 구조(112)는 반도체 기판(102a)의 주변 부분에 인접하여 배치되고 하나 이상의 반도체 다이(108)는 반도체 기판(102a)의 중앙 부분에 인접하여 배치된다. 하나 이상의 패키지 인터커넥트 구조(112)는 구형, 평면형, 다각형 또는 그 조합을 포함하는 다양한 형상으로 형성될 수 있다.
다양한 실시예에 의하면, 하나 이상의 반도체 다이(108) 및 반도체 기판(102a)은 패키지 어셈블리(100a, 100b)를 형성하도록 함께 결합된다. 패키지 어셈블리(100a, 100b)는 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하도록 하나 이상의 솔더 볼(112)을 사용하여 인쇄 회로 기판(PCB)(150)(예컨대, 마더보드), 또 다른 패키지 어셈블리, 반도체 다이, 또는 모듈과 같은 다른 기판 또는 전기적 디바이스에 전기적으로 결합될 수 있다. 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 솔더 볼(112))는, 일부 실시예에서는, 도시된 바와 같이 하나 이상의 반도체 다이(108)와 인쇄 회로 기판(150) 사이에 갭을 제공하도록 크기가 정해질 수 있다.
솔더 볼(112)용 오목형 트렌치는 솔더 볼(112)과 반도체 기판(102a) 간 솔더 접촉 면적을 증가시킨다. 증가된 솔더 접촉 면적은 실리콘 기판(102a)에 대한 더 큰 지지력을 제공하는데, 패키지 어셈블리(100a 또는 100b)가 동작 동안 온도 사이클을 거쳐갈 때 더 나은 스트레스 내구성을 감안한 것이다. 증가된 솔더 접촉 면적은 또한 패키지 어셈블리(100a 또는 100b)를 포함하는 디바이스를 떨어뜨리는 경우 더 나은 스트레스 내구성을 제공한다. 그리하여, 솔더 볼(112)과 반도체 기판(102a)의 재분배 층(106) 간 인터페이스가 강화되고, 그로써 인쇄 회로 기판(150)과 패키징 어셈블리(100a 또는 100b) 간 인터페이스를 강화시킨다.
도 1b에서 알 수 있는 바와 같이, 스루-실리콘 비아(through-silicon via)(111)가 실리콘 기판(102a) 내에 포함될 수 있다. 스루-실리콘 비아(111)는 실리콘 기판(102a) 상에 또는 그 내부에서의 컴포넌트뿐만 아니라 또한 2개의 재분배 층(106, 109)의 전기적 결합을 감안할 수 있다. 부가적으로, 스루-실리콘 비아(111)는 인쇄 회로 기판(150)과 반도체 기판(102a)의 사이드(A1 및/또는 A2) 상에 위치하는 반도체 다이(108)와 같은 컴포넌트의 전기적 결합을 감안할 수 있다. 또한 스루-실리콘 비아(111)는 실리콘 기판(102a) 상 또는 그 내부의 다른 컴포넌트와 반도체 기판(102a)의 사이드(A1 및/또는 A2) 상에 위치하는 반도체 다이(108)의 전기적 결합을 감안할 수 있다.
도 2a 내지 도 2c는 다양한 프로세스 동작 후 반도체 기판(102)을 도식적으로 예시하고 있다. 도 2a를 참조하면, 반도체 재료를 포함하는 반도체 기판(102)이 묘사되어 있다. 반도체 기판(102)은, 예컨대, 제1 사이드(A1) 및 제2 사이드(A2) 상의 대향 평면을 포함할 수 있다. 반도체 기판(102)은, 예컨대, 단결정 또는 다결정 반도체 재료의 잉곳(ingot)으로부터 잘라내질 수 있다. 반도체 기판(102)은 일반적으로는 도 2a 내지 도 2c와 관련하여 설명되는 프로세싱 동안 웨이퍼 형태로 있지만, 싱귤레이팅된 형태로 있을 수 있다.
도 2b를 참조하면, 반도체 기판(102)의 적어도 제1 사이드(A1) 상에 유전체 층(104)의 형성 후 반도체 기판(102)이 묘사되어 있다. 유전체 층(104)은 일부 실시예에서는 제1 사이드(A1)에 부가하여 제2 사이드(A2) 상에 형성될 수 있다.
도 2c를 참조하면, 반도체 기판(102)의 제1 사이드(A1) 상에 배치되는 유전체 층(104) 상에 하나 이상의 인터커넥트 층(106)의 형성 후 반도체 기판(102)이 묘사되어 있다. 패시베이션 층(도시하지 않음)이 하나 이상의 인터커넥트 층(106) 상에 성막되고, 하나 이상의 반도체 다이(예컨대, 도 1의 하나 이상의 반도체 다이(108))를 하나 이상의 인터커넥트 층(106)에 전기적으로 결합하기 위해 개구부를 제공하도록 패터닝될 수 있다.
다양한 실시예에 의하면, IC 디바이스 및/또는 수동 디바이스를 포함하는 하나 이상의 디바이스가 반도체 기판(102)의 제1 사이드(A1) 상에 형성될 수 있다. 예컨대, 반도체 기판(102)의 영역(275)에 묘사된 바와 같이 반도체 기판(102) 상에 일례의 커패시터(222) 및 일례의 정전기 방전(ESD) 보호 디바이스(224)가 형성될 수 있다. 커패시터(222) 및 ESD 보호 디바이스(224)를 더 상세하게 나타내는 영역(277)에 영역(275)의 확대도가 묘사되어 있다.
커패시터(222)는, 예컨대, 하나 이상의 반도체 다이의 전력/그라운드 신호와 같은 전기적 신호와 관련된 잡음을 감축하는 디커플링 커패시터일 수 있다. 커패시터(222)는, 예컨대, 반도체 기판(102)에 형성되는 드레인 영역(D) 및 소스 영역(S)을 갖는 금속-산화물-반도체(MOS) 구조를 포함할 수 있다. 소스 영역(S) 및 드레인 영역(D)은, 예컨대, 반도체 기판(102)의 반도체 재료의 전기적 도전성을 개조하도록 도핑 또는 주입 프로세스를 사용함으로써 형성될 수 있다. 일부 실시예에 있어서, 소스 영역(S) 및/또는 드레인 영역(D)은 P-형 기판에 N-형 접합을 형성하도록 도펀트가 주입된다. 다른 실시예에서는 N-형 기판 내 P-형 접합이 사용될 수 있다. 다양한 실시예에 의하면, 소스 영역(S) 및 드레인 영역(D)은 도 2b의 유전체 층(104)을 형성하기 이전에 형성된다. 유전체 층(104)은 MOS 구조의 게이트 전극으로서 기능하는 하나 이상의 인터커넥트 층(106)을 갖는 MOS 구조에 대해 게이트 유전체로서 기능할 수 있다. 게이트 전극은, 예컨대, 도핑된 폴리실리콘 또는 금속을 포함할 수 있다. 다른 실시예에서는 반도체 기판(102)에 커패시터(222)를 형성하도록 다른 적합한 기술이 사용될 수 있다.
ESD 보호 디바이스(224)는, 예컨대, 정전기 방전으로부터 보호하도록 다이오드를 포함할 수 있다. ESD 보호 디바이스(224)는, 예컨대, 일부 실시예에서는 P-형 기판일 수 있는 반도체 기판(102)에 N-형 영역을 생성하는 도핑 또는 주입 프로세스에 의해 형성될 수 있다. 다른 실시예에서는 N-형 기판에 P-형 영역이 형성될 수 있다. ESD 보호 디바이스(224)는, 예컨대, MOS 또는 바이폴라 디바이스를 형성하는 것과 관련된 기술을 사용하여 형성될 수 있다. 다양한 실시예에 의하면, ESD 보호 디바이스(224)는 상보적 MOS(CMOS), 바이폴라, 과도 전압 억제(TVS) 및/또는 제너 다이오드 또는 금속 산화물 배리스터(MOV)를 포함한다. ESD 보호 디바이스(224)는 다른 실시예에서는 정전기 방전으로부터 보호하는 다른 적합한 디바이스를 포함할 수 있다.
도 2d 내지 도 2l은 다양한 프로세스 동작 후 반도체 기판(102a)을 도식적으로 예시하고 있다. 실리콘 기판(102a)은 실리콘 기판(102)과 유사한 방식으로 생성될 수 있다. 도 2d 및 도 2e를 참조하면, 실리콘 기판 또는 인터포저(102a)가 제공된다. 실리콘 기판(102a) 내 트렌치(105)를 위한 위치를 정의하도록 패턴이 실리콘 기판(102a) 상에 제공된다. 실리콘 기판(102a) 내 트렌치를 정의하기 위해, 패턴에 기초하여, 반도체 기판(102a) 내 트렌치(105)를 생성하도록 에칭 프로세스가 사용될 수 있다.
도 2f를 참조하면, 소망된다면, 스루-실리콘 비아(111)가 실리콘 기판(102a) 내에 생성될 수 있다. 스루-실리콘 비아(111)는 패턴을 제공하고 그 후 실리콘 기판(102a)을 에칭함으로써 생성될 수 있다.
도 2g를 참조하면, 그 후 반도체 기판(102a)의 제1 사이드(A1) 상에 금속(또는 다른 도전성 재료)을 성막함으로써 하나 이상의 인터커넥트 층(106)이 형성된다. 그 위치는 트렌치(105)를 포함한다. 인터커넥터 층(106)을 위한 위치는 도금 프로세스, 리소그래피 프로세스 또는 에칭 프로세스를 이용하여 생성될 수 있다. 그 위치는 트렌치(105)를 포함한다.
도 2h를 참조하면, 패시베이션 층(107)은 인터커넥트 층(106) 위에 형성되고, 솔더 범프(110)와의 접촉에 사용될 인터커넥트 층(106)의 부분들을 노출하도록 에칭된다.
도 2i 및 도 2j를 참조하면, 제2 인터커넥트 층(109)이 또한 반도체 기판(102a)의 제2 사이드(A2) 상에 제공될 수 있다. 제2 인터커넥트 층(109)은, 도 2i에 예시된 바와 같이, 실리콘 기판(102a) 내 포함되어 있는 어느 스루-실리콘 비아(111)라도 노출하기 위해 반도체 기판(102a)의 사이드(A2)를 폴리싱함으로써 형성될 수 있다. 그 후 제2 인터커넥트 층(109)은, 도 2j에 예시된 바와 같이, 그것이 적어도 어느 포함된 스루-실리콘 비아(111)를 피복하게 되도록 성막 및 형성될 수 있다. 제2 인터커넥트 층(109)은 또한 그것이 솔더 범프(110) 또는 어느 다른 인터커넥트 구조에 필요로 될 수 있는 콘택트 패드를 제공하게 되도록 형성될 수 있다. 제2 인터커넥트 층(109)은, 예시된 바와 같이, 필요하다면, 하나의 연속 층일 수도 있고, 필요하다면, 다수 섹션 또는 부분으로 있을 수 있다.
도 1 및 도 2a 내지 도 2c의 반도체 기판(102)의 유전체 층(104)과 유사한 유전체 층(도시하지 않음)이 또한, 소망된다면, 반도체 기판(102a) 내에 포함될 수 있다. 부가적으로, 도 1 및 도 2a 내지 도 2c의 반도체 기판(102)에서처럼, IC 디바이스 및/또는 수동 디바이스(예컨대, 커패시터(222) 및 정전기 방전 보호 디바이스(224))를 포함하는 하나 이상의 디바이스(도시하지 않음)가 반도체 기판(102a)의 제1 사이드(A1) 상에 형성될 수 있다.
도 3a 내지 도 3d는 다양한 프로세스 동작 후 반도체 기판(102)을 사용하는 패키지 어셈블리를 도식적으로 예시하고 있다. 도시되지는 않았지만, 반도체 기판(102a)이 반도체 기판(102) 대신 이용될 수 있다.
도 3a를 참조하면, 플립-칩 구성으로 반도체 기판(102)의 제1 사이드(A1)에 하나 이상의 반도체 다이(108)를 부착한 후 패키지 어셈블리(300A)가 묘사되어 있다. 일부 실시예에 있어서, 하나 이상의 범프(110)는 하나 이상의 반도체 다이(108)의 활성 사이드 상에 형성되고 그 다음에 하나 이상의 반도체 다이(108)의 전기적 신호에 대한 전기적 경로를 제공하도록 하나 이상의 인터커넥트 층(106)에 본딩된다. 하나 이상의 반도체 다이(108)는 반도체 기판(102)이 웨이퍼 형태로든 싱귤레이팅된 형태로든 있을 때 반도체 기판(102)에 부착될 수 있다.
도 3b를 참조하면, 반도체 기판(102)과 하나 이상의 반도체 다이(108) 간 영역을 실질적으로 채우도록 언더필 재료(underfill material)(314)를 성막한 후 패키지 어셈블리(300B)가 묘사되어 있다. 다양한 실시예에 의하면, 언더필 재료(314)는 액체 투여(dispensing) 또는 주입 프로세스에 의해 액체 형태로 성막된다. 언더필 재료(314)는, 예컨대, 에폭시 또는 다른 적합한 전기적 절연성 재료를 포함할 수 있다. 언더필 재료(314)는 일반적으로는 반도체 기판(102)과 하나 이상의 반도체 다이(108) 간 접착력을 증가시키고, 하나 이상의 반도체 범프 간 부가적 전기적 절연성을 제공하고, 그리고/또는 하나 이상의 범프(110)를 습기 및 산화로부터 보호한다.
도 3c를 참조하면, 하나 이상의 반도체 다이(108)를 실질적으로 봉지하도록 몰딩 컴파운드(316)를 성막한 후 패키지 어셈블리(300C)가 묘사되어 있다. 몰딩 컴파운드(316)는 일반적으로는 하나 이상의 반도체 다이(108)를 취급과 관련된 칩핑, 산화 또는 습기로부터 보호한다. 몰딩 컴파운드(316)는 몰딩 컴파운드(316)에 사용된 재료가 (예컨대, 하나 이상의 범프(110)의 작은 피치에 기인하여) 영역을 채우는 것이 쉽지 않은 경우에서는, 묘사된 바와 같이, 언더필 재료(314)와 함께 사용될 수 있다. 다양한 실시예에 의하면, 몰딩 컴파운드(316)는 고체 형태(예컨대, 분말)의 수지(예컨대, 열경화성 수지)를 몰드 내에 퇴적시키고 수지를 융해하도록 열 및/또는 압력을 가함으로써 형성된다. 일부 실시예에서는, 몰딩 컴파운드(316)는 언더필 재료(314)와 동일한 재료는 아니다.
도 3d를 참조하면, 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하도록 인터커넥트 층(106) 상에 솔더 볼(112) 또는 범프와 같은 하나 이상의 패키지 인터커넥트 구조를 형성한 후 패키지 어셈블리(300D)가 묘사되어 있다. 예컨대, 솔더 볼(112)은 하나 이상의 인터커넥트 층(106)의 본드 패드와 같은 지정 위치 상에 놓이거나, 전기적으로 도금되거나, 또는 인쇄될 수 있다. 하나 이상의 패키지 인터커넥트 구조는 예컨대 단일 행(row)으로 또는 다수 행으로 배열될 수 있고 패키지 어셈블리(300D)의 중앙 또는 주변 부분을 포함하는 다양한 위치에 형성될 수 있다. 일부 실시예에 있어서, 패키지 어셈블리(300D)는 최종 패키지 어셈블리이다. 최종 패키지 어셈블리는 인쇄 회로 기판(예컨대, 도 1의 인쇄 회로 기판(150))과 같은 또 다른 컴포넌트 상에 실장될 준비가 되어 있는 어셈블리이다.
도 3b 내지 도 3d와 관련하여 설명된 액션이 웨이퍼 형태로 있는 반도체 기판(102) 상에서 수행될 때, 반도체 기판(102)은 적합한 싱귤레이션 프로세스에 의해 더 싱귤레이팅된다. 다양한 실시예에 의하면, 반도체 기판(102)은 도 3a, 도 3b, 도 3c 또는 도 3d와 관련하여 설명된 액션 후에 싱귤레이팅될 수 있다.
일부 실시예에 있어서, 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 솔더 볼(112))는 최종 패키지 어셈블리를 형성하도록 패키지 어셈블리(300A)의 반도체 기판(102) 상에 형성될 수 있다. 패키지 어셈블리(300A)를 사용하는 최종 패키지 어셈블리는 언더필 재료 및/또는 몰딩 컴파운드를 사용하는 것과 관련된 비용을 절약할 수 있다. 일부 실시예에 있어서, 반도체 기판(102)은 하나 이상의 반도체 다이(108)의 재료와 실질적으로 동일한 열 팽창 계수(CTE)를 갖는 재료를 포함한다. 예컨대, 반도체 기판(102) 및 하나 이상의 반도체 다이(108)는 둘 다 실리콘을 포함할 수 있다. 그러한 경우에 있어서, 일반적으로는 언더필 재료(314) 및/또는 몰딩 컴파운드(316)에 의해 경감되는 열 팽창 스트레스는 반도체 기판(102)과 하나 이상의 반도체 다이(108)가 동일한 CTE를 갖기 때문에 감축된다. 그리하여, 반도체 기판(102)과 하나 이상의 반도체 다이(108)에 대해 CTE가 유사하거나 동일할 때, 언더필 재료(314) 및/또는 몰딩 컴파운드(316)는 전혀 사용되지 않을 수 있다.
일부 실시예에 있어서, 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 솔더 볼(112))는 최종 패키지 어셈블리를 형성하도록 패키지 어셈블리(300B)의 반도체 기판(102) 상에 형성될 수 있다. 언더필 재료(314)를 사용하는 최종 패키지 어셈블리는 패키지 어셈블리(300B)의 하나 이상의 범프(110)와 관련된 솔더 조인트와 같은 조인트의 신뢰도를 증가시킬 수 있다.
도 4a 내지 도 4b는 다양한 프로세스 동작 후 도 3b의 패키지 어셈블리(300B)를 도식적으로 예시하고 있다. 이들 실시예의 원리를 예시하기 위한 일례로서 패키지 어셈블리(300B)가 사용되고 있지만, 그 원리는 예컨대 패키지 어셈블리(300A)를 포함하여 본 명세서에서 설명되는 다른 패키지 어셈블리에 적합하게 적용될 수 있다. 도시하지는 않지만, 반도체 기판(102) 대신에 반도체 기판(102a)이 이용될 수 있다.
도 4a를 참조하면, 도시된 바와 같이, 하나 이상의 인터커넥트 층(106) 상에 하나 이상의 패키지 인터커넥트 구조(예컨대, 솔더 볼(112))의 형성 및 하나 이상의 반도체 다이(108)의 비활성 사이드 상에 하나 이상의 열 소산 구조(예컨대, 솔더 볼(418))의 형성 후 패키지 어셈블리(400A)가 묘사되어 있다. 하나 이상의 패키지 인터커넥트 구조 및 하나 이상의 열 소산 구조는 다른 실시예에서는, 예컨대, 범프와 같은 다른 유형의 구조를 포함할 수 있다. 하나 이상의 열 소산 구조는 일반적으로는 열 소산을 위한 열 경로를 제공하도록, 예컨대, 금속과 같은 열 전도 재료를 포함한다. 하나 이상의 패키지 인터커넥트 구조 및 하나 이상의 열 소산 구조는 실질적으로는 동일 평면 상에 있는 각자의 표면을 갖도록 크기가 정해질 수 있다. 예컨대, 솔더 볼(112) 및 솔더 볼(418)은 인쇄 회로 기판(예컨대, 도 4b의 인쇄 회로 기판(150))과 같은 실질적으로 평면 표면으로의 커넥션을 용이하게 하기 위해 실질적으로 동일 평면(419)에 놓여 있는 표면을 갖도록 크기가 정해질 수 있다. 일부 실시예에 있어서, 솔더 볼(112)은, 묘사된 바와 같이, 솔더 볼(418)보다 크기가 더 크다.
도 4a와 관련하여 설명된 액션은 반도체 기판(102)이 웨이퍼 형태로든 싱귤레이팅된 형태로든 있을 때 수행될 수 있다. 웨이퍼 형태로 있으면, 반도체 기판(102)은 인쇄 회로 기판 상에 패키지 어셈블리(400A)를 실장하기 이전에 싱귤레이팅된다.
도 4b를 참조하면, 인쇄 회로 기판(150)에 하나 이상의 열 소산 구조(예컨대, 하나 이상의 솔더 볼(418)) 및 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 솔더 볼(112))의 부착 후 패키지 어셈블리(400B)가 묘사되어 있다. 다양한 실시예에 의하면, 패키지 어셈블리(400B)는 표면 실장 기술(SMT)을 사용하여 인쇄 회로 기판(150) 상에 실장된다.
도 5a 내지 도 5g는 다양한 프로세스 동작 후 도 3a의 패키지 어셈블리(300A)를 도식적으로 예시하고 있다. 이들 실시예의 원리를 예시하기 위한 일례로서 패키지 어셈블리(300A)가 사용되고 있지만, 그 원리는 본 명세서에서 설명되는 다른 패키지 어셈블리에 적합하게 적용될 수 있다. 도시되지는 않지만, 반도체 기판(102a)은 반도체 기판(102) 대신에 이용될 수 있다.
도 5a를 참조하면, 하나 이상의 인터커넥트 층(106) 상에 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 범프(520))의 형성 후 패키지 어셈블리(500A)가 묘사되어 있다. 하나 이상의 범프(520)는, 예컨대, 반도체 기판(102)의 하나 이상의 인터커넥트 층(106) 상에 하나 이상의 범프(520)를 놓거나, 도금하거나, 또는 인쇄함으로써 형성될 수 있다. 하나 이상의 범프(520)는 원형 형상을 형성하도록 리플로잉될 수 있지만, 원형 형상으로 한정되는 것은 아니다. 다른 실시예에서는, 하나 이상의 범프(520)가 평면 형상과 같은 다른 형상을 가질 수 있다. 하나 이상의 범프(520)는, 예컨대, 납, 금, 주석, 구리, 또는 무연 재료, 또는 그 조합과 같은 어느 적합한 전기적 도전성 재료를 사용하여 형성될 수 있다.
하나 이상의 패키지 인터커넥트 구조는 도 5a에 묘사된 하나 이상의 범프(520)와는 다른 유형의 구조를 포함할 수 있다. 예컨대, 하나 이상의 패키지 인터커넥트 구조는 다른 실시예에서는 솔더 볼(예컨대, 도 1의 솔더 볼(112))을 포함할 수 있다.
도 5b를 참조하면, 반도체 기판(102)과 하나 이상의 반도체 다이(108) 간 영역을 실질적으로 채우도록 몰딩 컴파운드(316)를 성막한 후 패키지 어셈블리(500B)가 묘사되어 있다. 이러한 영역을 몰딩 컴파운드(316)로 채우는 것은 반도체 기판(102)의 제조와 관련된 프로세스 단계 및 비용을 절약할 수 있다. 일반적으로, 언더필 재료(예컨대, 도 3c의 언더필 재료(314))는 몰딩 컴파운드(316)보다 비용이 더 든다.
몰딩 컴파운드(316)는 하나 이상의 반도체 다이(108)를 실질적으로 봉지하도록 더 성막된다. 일부 실시예에 있어서, 몰딩 컴파운드(316)는 웨이퍼 형태로든 싱귤레이팅된 형태로든 있을 수 있는 반도체 기판(102)의 제1 사이드(A1) 상의 표면을 실질적으로 피복하도록 성막된다. 반도체 기판(102)이 웨이퍼 형태로 있을 때, 몰딩 컴파운드(316)는 반도체 기판(102)의 제1 사이드(A1)와 대응하는 웨이퍼의 표면 전체를 오버몰딩하도록 성막될 수 있다. 성막된 몰딩 컴파운드(316)는 스트레스/뒤틀림 제어를 위해 더 작은 블록 또는 영역으로 더 분할될 수 있다. 예컨대, 몰딩 컴파운드(316)의 부분들은 주지의 에칭 및/또는 리소그래피 프로세스를 사용하여 패터닝될 수 있거나 그렇지 않으면 웨이퍼 상의 각각의 반도체 기판의 주변 에지에서 제거될 수 있다.
도 5c를 참조하면, 몰딩 컴파운드(316)에 하나 이상의 개구부(526)를 형성한 후 패키지 어셈블리(500C)가 묘사되어 있다. 다양한 실시예에 의하면, 하나 이상의 개구부(526)는 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 범프(520))를 노출하도록 형성된다. 하나 이상의 개구부(526)는 레이저 애블레이션 또는 에칭 프로세스를 사용하여 형성될 수 있다. 이들 실시예에 있어서, 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 개구부(526)의 형성 동안 에칭 스톱 또는 레이저 스톱 재료를 제공한다.
도 5d를 참조하면, 하나 이상의 개구부(예컨대, 도 5c의 하나 이상의 개구부(526))를 실질적으로 채우도록 전기적 도전성 재료(예컨대, 하나 이상의 솔더 볼(112))를 성막한 후 패키지 어셈블리(500D)가 묘사되어 있다. 묘사된 실시예에 있어서, 하나 이상의 솔더 볼(112)은 하나 이상의 인터커넥트 층(106)에 전기적으로 결합되는 하나 이상의 범프(520)에 전기적으로 결합된다. 하나 이상의 솔더 볼(112)은, 예컨대, 패키지 어셈블리(500D)에 패키지 인터커넥트 구조를 제공하도록 놓이고 리플로잉될 수 있다. 즉, 패키지 인터커넥트 구조는 도시된 바와 같이 결합된 하나 이상의 범프(520) 및 하나 이상의 솔더 볼(112)을 포함할 수 있다.
다른 실시예에 있어서, 하나 이상의 솔더 볼(112)은 하나 이상의 인터커넥트 층(106) 상에 직접 형성된다. 즉, 일부 실시예에 있어서, 하나 이상의 범프(520)는 전혀 형성되지 않고 하나 이상의 솔더 볼(112)이 하나 이상의 개구부를 통해 하나 이상의 인터커넥트 층(106)에 직접 본딩된다.
하나 이상의 범프(520)가 하나 이상의 솔더 볼(112)과 함께 사용될 때, 묘사된 바와 같이, 하나 이상의 솔더 볼(112)은 하나 이상의 범프(520)를 사용하지 않는 패키지 어셈블리에서 사용되는 솔더 볼보다 더 작을 수 있다. 하나 이상의 범프(520)에 의해 제공되는 부가적 높이는, 하나 이상의 개구부를 채우는데 더 적은 솔더 볼 재료가 필요로 되기 때문에, 하나 이상의 솔더 볼(112)에 더 작은 크기를 사용하는 것을 용이하게 한다.
하나 이상의 솔더 볼(112)은 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하도록 구성된 다수 행의 솔더 볼을 포함할 수 있다. 패키지 인터커넥트 구조는 다른 유형의 구조를 포함할 수 있다. 예컨대, 일부 실시예에서는, 하나 이상의 반도체 다이(108)의 전기적 신호를 라우팅하기 위해 하나 이상의 개구부에 하나 이상의 포스트 구조가 형성된다.
일부 실시예에 있어서, 패키지 인터커넥트 구조(예컨대, 하나 이상의 솔더 볼(112))는 인쇄 회로 기판(예컨대, 도 1의 인쇄 회로 기판(150))에 부착된다. 다양한 실시예에 의하면, 패키지 어셈블리(500D)는 최종 패키지 어셈블리이다.
일부 실시예에 있어서, 반도체 기판(102)은 웨이퍼 형태로 있고 웨이퍼의 백사이드(예컨대, 반도체 기판(102)의 제2 사이드(A2))는 더 작은 패키지 어셈블리를 제공하도록 박화된다. 재료는, 예컨대, 그라인딩 또는 에칭과 같은 주지의 기계적 및/또는 화학적 웨이퍼-박화 프로세스를 사용하여 웨이퍼의 백사이드로부터 제거될 수 있다.
도 5e를 참조하면, 반도체 기판(102)의 제2 사이드(A2)를 실질적으로 피복하도록 몰딩 컴파운드(316)를 형성한 후 패키지 어셈블리(500E)가 묘사되어 있다. 제2 사이드(A2) 상에 배치된 몰딩 컴파운드(316)는, 예컨대, 반도체 기판(102)의 제1 사이드(A1) 상에 배치된 몰딩 컴파운드(316)와 관련된 스트레스에 반하여 균형을 맞추고, 그리하여, 패키지 어셈블리(500E)에 대한 스트레스 및/또는 뒤틀림을 감축하도록 사용될 수 있다. 일부 실시예에 있어서, 몰딩 컴파운드(316)는 반도체 기판(102)이 싱귤레이션 이전에 웨이퍼 형태로 있을 때 반도체 기판(102)의 제2 사이드(A2) 상에 성막된다. 일부 실시예에 있어서, 패키지 어셈블리(500E)는 최종 패키지 어셈블리이다.
도 5f를 참조하면, 일부 실시예에 있어서, 몰딩 컴파운드(316)가 하나 이상의 반도체 다이(108)의 비활성 사이드와 실질적으로 동일 평면 상에 있거나 그보다 더 낮게 있는 표면을 갖도록 반도체 기판(102)의 제1 사이드(A1) 상에 형성되는 것을 보여주는 패키지 어셈블리(500F)가 묘사되어 있다. 일 실시예에 있어서, 패키지 어셈블리(500F)는 하나 이상의 반도체 다이(108)를 노출하도록 도 5b의 패키지 어셈블리(500B)의 몰딩 컴파운드(316)의 재료를 제거함으로써 형성된다. 재료는 예컨대 폴리싱 프로세스에 의해 제거될 수 있다. 또 다른 실시예에 있어서, 패키지 어셈블리(500F)의 몰딩 컴파운드(316)는 하나 이상의 반도체 다이(108)의 비활성 사이드와 실질적으로 동일 평면 상에 있거나 그보다 더 낮게 있는 몰딩 컴파운드(316)의 표면을 제공하도록 구성되는 몰드를 사용함으로써 형성된다. 일부 실시예에 있어서, 패키지 어셈블리(500F)는 최종 패키지 어셈블리이다.
도 5g를 참조하면, 도시된 바와 같이, 하나 이상의 반도체 다이(108)의 비활성 사이드 상에 하나 이상의 열 소산 구조(예컨대, 솔더 볼(518))의 형성 후 패키지 어셈블리(500G)가 묘사되어 있다. 하나 이상의 열 소산 구조는 일반적으로는 열 소산을 위한 열 경로를 제공하도록, 예컨대, 금속(예컨대, 솔더)과 같은 열 전도 재료를 포함한다. 하나 이상의 패키지 인터커넥트 구조(예컨대, 하나 이상의 솔더 볼(112)) 및 하나 이상의 열 소산 구조(예컨대, 솔더 볼(518))는, 알 수 있는 바와 같이, 실질적으로는 동일 평면 상에 있는 표면을 갖도록 크기가 정해질 수 있다. 예컨대, 솔더 볼(112) 및 솔더 볼(518)은 인쇄 회로 기판(예컨대, 도 4b의 인쇄 회로 기판(150))과 같은 실질적으로 평면 표면으로의 커넥션을 용이하게 하기 위해 실질적으로 동일 평면(519)에 놓여 있는 표면을 갖도록 크기가 정해질 수 있다. 일부 실시예에 있어서, 솔더 볼(112)은, 묘사된 바와 같이, 솔더 볼(518)보다 크기가 더 크다. 솔더 볼(112, 518)은 다른 실시예에서는 그것들이 동일 평면(519)에 놓여 있지 않은 표면을 갖게 되도록 형성될 수 있다.
하나 이상의 솔더 볼(518)은, 예컨대, 하나 이상의 반도체 다이(108)의 비활성 사이드를 노출하도록 도 5d의 패키지 어셈블리(500D) 또는 도 5b의 패키지 어셈블리(500B)의 몰딩 컴파운드(316)에 하나 이상의 개구부를 형성함으로써 형성될 수 있다. 하나 이상의 개구부는 레이저 애블레이션 또는 에칭 프로세스를 사용하여 형성될 수 있다. 하나 이상의 반도체 다이(108)의 비활성 사이드는 레이저 스톱 또는 에칭 스톱 재료로서 기능할 수 있다. 하나 이상의 개구부의 형성 후, 하나 이상의 솔더 볼(518)이 하나 이상의 반도체 다이(108) 위 하나 이상의 개구부를 실질적으로 채우도록 성막될 수 있다. 일부 실시예에 있어서, 패키지 어셈블리(500G)는 최종 패키지 어셈블리이다.
도 6 내지 도 11은 반도체 기판(102)을 사용하는 다양한 패키지 어셈블리 구성을 도식적으로 예시하고 있다. 도시되지는 않지만, 반도체 기판(102a)이 반도체 기판(102) 대신에 이용될 수 있다.
도 6을 참조하면, 반도체 기판(102)의 제2 사이드(A2) 상에 몰딩 컴파운드(316)의 형성 후 패키지 어셈블리(600)가 묘사되어 있다. 몰딩 컴파운드(316)는 반도체 기판(102)의 제2 사이드(A2)를 실질적으로 피복하도록 성막될 수 있다. 몰딩 컴파운드(316)는 반도체 기판(102)을 보호 또는 강화하기 위해 형성될 수 있다. 예컨대, 몰딩 컴파운드(316)는 본 명세서에서 설명되는 패키지 어셈블리 액션 동안 반도체 기판(102)을 취급하면서 일어날 수 있는 칩핑 또는 다른 손상으로부터 반도체 기판(102)을 보호하기 위해 반도체 기판(102)에 하나 이상의 반도체 다이(108)를 부착하기 전에 형성될 수 있다. 일부 실시예에 있어서, 몰딩 컴파운드(316)는, 반도체 기판(102)이 싱귤레이션 이전 웨이퍼 형태로 있을 때, 반도체 기판(102)의 제2 사이드(A2) 상에 성막된다.
도 7을 참조하면, 반도체 기판(102)의 제2 사이드(A2)에 열 스프레더(730)의 부착 후 패키지 어셈블리(700)가 묘사되어 있다. 열 스프레더(730)는 금속 플레이트와 같이 열 제거를 용이하게 하는 구조를 포함한다. 열 스프레더(730)는 열 전도 접착제를 사용하여 반도체 기판(102)의 제2 사이드(A2)에 열적으로 결합될 수 있다. 열 스프레더(730)는 반도체 기판(102)이 웨이퍼 형태로든 싱귤레이팅된 형태로든 있을 때 부착될 수 있다. 다른 실시예에 잇어서, 열 스프레더(703)는 하나 이상의 인터커넥트 층(106)을 형성하도록 사용된 것들과 유사한 성막 프로세스를 사용하여 형성될 수 있다.
도 8을 참조하면, 개선된 열 소산을 위해 표면적을 증가시키도록 반도체 기판(102)의 제2 사이드(A2)로부터 반도체 재료의 부분들을 제거한 후 패키지 어셈블리(800)가 묘사되어 있다. 다양한 실시예에 의하면, 홀 또는 채널과 같은 하나 이상의 오목형 영역(832)이 반도체 기판(102)의 제2 사이드(A2) 상의 표면에 형성된다. 하나 이상의 오목형 영역(832)은 예컨대 에칭 프로세스를 포함하는 어느 적합한 기술에 따라 형성될 수 있다. 하나 이상의 오목형 영역(832)의 프로파일은 다른 실시예에서는 묘사된 것과 다른 형상을 가질 수 있다. 금속 층과 같은 열 전도 층(도시하지 않음)은 열 소산을 증가시키도록 하나 이상의 오목형 영역(832)을 갖는 표면 상에 성막될 수 있다.
도 9a를 참조하면, 패키지 어셈블리(900A)는 와이어-본딩 구성으로 반도체 기판(102)에 부착된 하나 이상의 반도체 다이(108)를 포함하고 있다. 하나 이상의 반도체 다이(108)의 비활성 사이드는 접착제(936)를 사용하여 반도체 기판(102)의 제1 사이드(A1)에 부착되고, 하나 이상의 반도체 다이의 활성 사이드는 하나 이상의 본딩 와이어(934)를 사용하여 하나 이상의 인터커넥트 층(106)에 전기적으로 결합된다. 접착제는 에폭시와 같은 어느 적합한 다이 부착 재료를 포함할 수 있다. 하나 이상의 본딩 와이어(934)는 일반적으로는 하나 이상의 반도체 다이(108)의 전기적 신호를 라우팅하도록 금속과 같은 전기적 도전성 재료를 포함한다. 하나 이상의 본딩 와이어(934)는 예컨대 볼-본딩 또는 웨지-본딩 프로세스를 사용하여 형성될 수 있다.
일 실시예에 있어서, 본딩 와이어(934a)는, 도시된 바와 같이, 제1 반도체 다이의 활성 사이드를 제2 반도체 다이의 활성 사이드에 전기적으로 결합하도록 형성된다. 하나 이상의 본딩 와이어(934)는 제1 반도체 다이와 제2 반도체 다이 사이에 배치된 하나 이상의 인터커넥트 층(106)에 반도체 다이의 활성 사이드를 전기적으로 결합하는 본딩 와이어(934b)를 더 포함할 수 있다. 몰딩 컴파운드(316)는, 도시된 바와 같이, 하나 이상의 본딩 와이어(934) 및 하나 이상의 반도체 다이(108)를 실질적으로 봉지하도록 형성된다.
도 9b는 도 9a에 도시된 바와 같은 패키지 어셈블리(900A)와 유사한 패키지 어셈블리(900B)를 예시하고 있다. 패키지 어셈블리(900B)에 있어서는, 도전 재료로 채워지는 스루-실리콘 비아와 같은 비아(938)가 반도체 다이(108)로부터 외부 컴포넌트로 전기적 커넥션을 제공하도록 사용된다. 이들 비아(938)는 전력 및 그라운드 커넥션을 제공하도록 사용될 수 있다.
도 10a를 참조하면, 패키지 어셈블리(1000A)는 플립-칩과 와이어-본딩의 혼합 구성으로 반도체 기판(102)에 부착된 하나 이상의 반도체 다이(108A, B)를 포함하고 있다. 예컨대, 하나 이상의 반도체 다이(108A, B) 중 제1 반도체 다이는 하나 이상의 범프(110)를 사용하여 플립-칩 구성으로 반도체 기판(102)에 부착되고, 하나 이상의 반도체 다이(108A, B) 중 제2 반도체 다이는 하나 이상의 본딩 와이어(934)를 사용하여 와이어-본딩 구성으로 반도체 기판(102)에 부착된다. 몰딩 컴파운드(316)는, 도시된 바와 같이, 하나 이상의 반도체 다이(108A, B) 및 하나 이상의 본딩 와이어(934)를 실질적으로 봉지하도록 형성된다.
도 10b는 도 10a에 도시된 바와 같은 패키지 어셈블리(1000A)와 유사한 패키지 어셈블리(1000B)를 예시하고 있다. 패키지 어셈블리(1000B)에 있어서는, 도전 재료로 채워지는 스루-실리콘 비아와 같은 비아(938)가 반도체 다이(108B)로부터 외부 컴포넌트로 전기적 커넥션을 제공하도록 사용된다. 이들 비아(938)는 전력 및 그라운드 커넥션을 제공하도록 사용될 수 있다.
도 11을 참조하면, 패키지 어셈블리(1100)는 플립-칩과 와이어-본딩의 적층 구성으로 반도체 기판(102)에 부착된 하나 이상의 반도체 다이(108)를 포함하고 있다. 하나 이상의 반도체 다이(108) 중 제1 반도체 다이는 플립-칩 구성으로 반도체 기판(102)에 부착되어 있다. 제1 반도체 다이의 활성 사이드는 도시된 바와 같이 하나 이상의 범프(110)를 사용하여 하나 이상의 인터커넥트 층(106)에 전기적으로 결합된다. 하나 이상의 반도체 다이(108) 중 제2 반도체 다이의 비활성 사이드는 도시된 바와 같이 접착제(936)를 사용하여 제1 반도체 다이에 부착된다. 일부 실시예에 있어서는, 더미 실리콘과 같은 스페이서(도시하지 않음)가 제1과 제2 반도체 다이 사이에 위치결정될 수 있다. 제2 반도체 다이의 활성 사이드는 하나 이상의 본딩 와이어(934)를 사용하여 하나 이상의 인터커넥트 층(106)에 전기적으로 결합된다. 다른 실시예에서는, 도전 재료로 채워지는 스루-실리콘 비아와 같은 비아(도시하지 않음)가 몰딩 컴파운드(316)를 통해 외부 컴포넌트에 제2 반도체 다이의 활성 사이드를 결합하도록 사용될 수 있다. 비아는 전력 및 그라운드 커넥션을 제공하도록 사용될 수 있다.
일부 실시예에 있어서, 제2 반도체 다이의 활성 사이드는, 제2 반도체 다이의 활성 사이드를 제1 반도체 다이의 비활성 사이드에 전기적으로 결합하도록 본딩 와이어(934c)를 사용하고 제1 본딩 와이어(934c)를 하나 이상의 인터커넥트 층(106)에 전기적으로 결합하도록 본딩 와이어(934d)를 사용함으로써, 하나 이상의 인터커넥트 층(106)에 전기적으로 결합된다. 몰딩 컴파운드(316)는 도시된 바와 같이 하나 이상의 반도체 다이(108) 및 하나 이상의 본딩 와이어(934)를 실질적으로 봉지하도록 형성된다. 도시되지는 않지만, 다른 실시예에서는, 하나 이상의 반도체 다이(108) 중 하부 반도체 다이가 와이어본딩 구성으로 반도체 기판(102)에 결합되고 하나 이상의 반도체 다이(108) 중 상부 반도체 다이가 플립-칩 구성으로 하부 반도체 다이에 결합될 수 있다.
도 6 내지 도 11과 관련하여 설명된 구성 및 기술은 본 명세서에서 설명되는 다른 실시예와 적합하게 조합될 수 있다. 예컨대, 일부 실시예에 있어서, 도 6 내지 도 8의 패키지 어셈블리에 대해 설명된 구성 및 기술은 도 1, 도 3a 내지 도 3d, 도 4a 내지 도 4b, 도 5a 내지 도 5g, 또는 도 9 내지 도 11의 패키지 어셈블리 상에 수행될 수 있다. 일부 실시예에 있어서, 도 9 내지 도 11의 패키지 어셈블리에 대해 설명된 구성 및 기술은 예컨대 도 1, 도 3a 내지 도 3d, 도 4a 내지 도 4b, 도 5a 내지 도 5g, 또는 도 6 내지 도 8의 패키지 어셈블리 상에 수행될 수 있다. 다른 실시예에서는 본 명세서에서 설명된 구성 및 기술의 다른 적합한 조합이 사용될 수 있다.
도 12는 반도체 기판(예컨대, 도 1의 반도체 기판(102))을 사용하는 패키지 어셈블리(예컨대, 도 1의 패키지 어셈블리(100))를 제조하는 방법(1200)의 프로세스 흐름도이다. (1202)에서, 방법(1200)은 반도체 재료를 포함하는 반도체 기판을 제공하는 단계를 포함한다. 반도체 기판은 일반적으로는 제1 사이드(예컨대, 도 2a의 제1 사이드(A1)) 및 제1 사이드의 반대편에 배치되는 제2 사이드(예컨대, 도 2a의 제2 사이드(A2))를 갖는다. 일부 실시예에 있어서, 하나 이상의 디바이스는 반도체 기판에 반도체 다이를 부착하기 이전에 반도체 기판의 제1 사이드(예컨대, 도 1의 제1 사이드(A1)) 상에 형성된다. 예컨대, 커패시터(예컨대, 도 2c의 커패시터(222)) 또는 ESD 보호 디바이스(예컨대, 도 2c의 ESD 보호 디바이스(224))가 반도체 기판의 제1 사이드 상에 형성될 수 있다. 하나 이상의 디바이스는 도 2c와 관련하여 설명되고 방법(1200)의 (1204) 및 (1206)과 관련하여 더 설명되는 기술을 사용하여 형성될 수 있다.
(1204)에서, 방법(1200)은 반도체 기판의 적어도 하나의 사이드(예컨대, 제1 사이드(A1)) 상에 유전체 층(예컨대, 도 1의 유전체 층(104))을 형성하는 단계를 더 포함한다. 유전체 층은 일부 실시예에서는 반도체 기판의 반대편 사이드(예컨대, 제2 사이드(A2)) 상에 더 형성될 수 있다.
유전체 층(104)은, 도시된 바와 같이, 반도체 기판(102)의 하나 이상의 표면을 실질적으로 피복하도록 예컨대 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiOxNy)과 같은 전기적 절연성 재료를 성막함으로써 형성될 수 있다. 다른 실시예에서는 다른 적합한 전기적 절연성 재료가 사용될 수 있다.
유전체 층(104)은, 예컨대, 물리적 증착(PVD), 화학적 증착(CVD), 및/또는 원자 층 성막(ALD)을 포함하는 적합한 성막 기술을 사용함으로써 형성될 수 있다. 다른 실시예에서는 다른 적합한 성막 기술이 사용될 수 있다. 유전체 층(104)은 반도체 기판(102) 상에 하나 이상의 디바이스(예컨대, 도 2c의 커패시터(222) 또는 ESD 보호 디바이스(224))의 형성에 있어서 유전체(예컨대, 게이트 유전체)로서 사용될 수 있다.
(1206)에서, 방법(1200)은 반도체 기판의 제1 사이드 상의 유전체 층 상에 하나 이상의 인터커넥트 층(예컨대, 도 1의 하나 이상의 인터커넥트 층(106))을 형성하는 단계를 더 포함한다. 하나 이상의 인터커넥트 층은, 예컨대, 하나 이상의 반도체 다이(예컨대, 도 1의 하나 이상의 반도체 다이(108)) 내/외로 전력/그라운드 신호 및/또는 입/출력(I/O) 신호와 같은 전기적 신호를 라우팅하도록 사용될 수 있다.
하나 이상의 인터커넥트 층은, 예컨대, 금속(예컨대, 구리 또는 알루미늄) 또는 도핑된 반도체 재료(예컨대, 도핑된 폴리실리콘)와 같은 전기적 도전성 재료를 성막 및/또는 패터닝함으로써 형성될 수 있다. 다른 실시예에서는 다른 적합한 전기적 도전성 재료가 사용될 수 있다.
하나 이상의 인터커넥트 층은 예컨대 패드, 랜드 또는 트레이스와 같이 전기적 신호를 라우팅하도록 다양한 구조를 포함할 수 있다. 예컨대 폴리이미드와 같은 전기적 절연성 재료를 포함하는 패시베이션 층이 하나 이상의 인터커넥트 층 상에 성막되고 패시베이션 층에 개구부를 제공하도록 패터닝되어 하나 이상의 인터커넥트 층에 하나 이상의 반도체 다이의 전기적 결합을 용이하게 할 수 있다.
하나 이상의 인터커넥트 층은 반도체 기판 상에 하나 이상의 디바이스의 형성에 있어서 전극 재료로서 사용될 수 있다. 예컨대, 전극 재료는 하나 이상의 디바이스에 대해 게이트 전극으로서 역할할 수 있다.
(1208)에서, 방법(1200)은 반도체 기판에 반도체 다이(예컨대, 도 1의 하나 이상의 반도체 다이(108))를 부착하는 단계를 더 포함한다. 본 명세서에서 설명되는 바와 같이, 하나 이상의 반도체 다이는 다양한 구성으로 반도체 기판의 제1 사이드에 부착될 수 있다.
일 실시예에 있어서, 반도체 다이는 (예컨대, 도 1의 패키지 어셈블리(100)에서 도시된 바와 같이) 플립-칩 구성으로 반도체 기판의 제1 사이드에 부착된다. 플립-칩 구성에 있어서, 반도체 다이의 활성 사이드는 일반적으로는 하나 이상의 범프(예컨대, 도 1의 하나 이상의 범프(110))를 사용하여 반도체 기판의 제1 사이드에 부착된다.
또 다른 실시예에 있어서, 반도체 다이는 (예컨대, 도 9의 패키지 어셈블리(900)에서 도시된 바와 같이) 와이어-본딩 구성으로 반도체 기판의 제1 사이드에 부착된다. 와이어-본딩 구성에 있어서, 반도체 다이의 비활성 사이드는 접착제를 사용하여 반도체의 제1 사이드에 부착된다.
또 다른 실시예에 있어서, (예컨대, 도 10의 패키지 어셈블리(1000)에서 도시된 바와 같이) 반도체 다이는 플립-칩 구성으로 반도체 기판에 부착되고 또 다른 반도체 다이는 와이어-본딩 구성으로 반도체 기판에 부착된다. 또 다른 실시예에 있어서, (예컨대, 도 11의 패키지 어셈블리(1100)에서 도시된 바와 같이) 반도체 다이의 활성 사이드는 플립-칩 구성으로 반도체 기판의 제1 사이드에 부착되고 또 다른 반도체 다이의 비활성 사이드는 접착제를 사용하여 반도체 다이에 부착된다.
(1210)에서, 방법(1200)은 반도체 다이의 활성 사이드를 하나 이상의 인터커넥트 층에 전기적으로 결합하는 단계를 더 포함한다. 일 실시예에 있어서, 반도체 다이의 활성 사이드는 하나 이상의 범프를 사용하여 하나 이상의 인터커넥트 층에 전기적으로 결합된다. 또 다른 실시예에 있어서, 반도체 다이의 활성 사이드는 하나 이상의 본딩 와이어(예컨대, 도 9의 하나 이상의 본딩 와이어(934))를 사용하여 하나 이상의 인터커넥트 층에 전기적으로 결합된다. 다른 실시예에서는 이들 기술의 조합이 사용될 수 있다.
(1212)에서, 방법(1200)은 언더필 재료(예컨대, 도 3b의 언더필 재료(314)) 및/또는 몰딩 컴파운드(예컨대, 도 3c, 도 5b 또는 도 9의 몰딩 컴파운드(316))를 성막하는 단계를 더 포함한다. 언더필 재료는 일반적으로는 반도체 다이와 반도체 기판 사이의 영역을 실질적으로 채우도록 성막된다. 다양한 실시예에 의하면, 언더필 재료는 액체 투여 또는 주입 프로세스에 의해 액체 형태로 성막된다. 언더필 재료는, 예컨대, 에폭시 또는 다른 적합한 전기적 절연성 재료를 포함할 수 있다.
몰딩 컴파운드는 일반적으로는 반도체 다이를 실질적으로 봉지하도록 성막된다. 와이어-본딩 구성에 있어서, 몰딩 컴파운드는 하나 이상의 본딩 와이어를 실질적으로 봉지하도록 성막된다. 다양한 실시예에 의하면, 몰딩 컴파운드는 수지(예컨대, 열경화성 수지)를 고체 형태(예컨대, 분말)로 몰드 내에 퇴적시키고 수지를 융해하도록 열 및/또는 압력을 가함으로써 형성된다. 일부 실시예에 있어서, 몰딩 컴파운드는 언더필 재료와 동일한 재료는 아니다.
플립-칩 구성에 있어서, 몰딩 컴파운드는 (예컨대, 도 3c에 도시된 바와 같이) 언더필 재료와 함께 사용될 수 있다. 플립-칩 구성의 다른 실시예에 있어서, 몰딩 컴파운드는 언더필 영역을 채우도록 성막될 수 있다. 즉, 일부 실시예에 있어서, 언더필 재료는 사용되지 않고 몰딩 컴파운드가 (예컨대, 도 5b에 도시된 바와 같이) 반도체 다이와 반도체 기판 사이의 영역을 실질적으로 채우도록 성막된다. 일부 실시예에 있어서, 몰딩 컴파운드는 (예컨대, 도 3c에 도시된 바와 같이) 반도체 기판의 제1 사이드의 일부만을 피복하도록 형성된다. 다른 실시예에 있어서, 몰딩 컴파운드는 (예컨대, 도 5b에 도시된 바와 같이) 반도체 기판의 제1 사이드 전체를 실질적으로 피복하도록 형성된다.
(1214)에서, 방법(1200)은 반도체 기판 내/외로 반도체 다이의 전기적 신호를 라우팅하도록 하나 이상의 인터커넥트 층 상에 하나 이상의 패키지 인터커넥트 구조를 형성하는 단계를 더 포함한다. 일부 실시예에 있어서, 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 솔더 볼(예컨대, 도 3d 또는 도 5d의 하나 이상의 솔더 볼(112))을 포함한다. 하나 이상의 솔더 볼은, 예컨대, 반도체 기판의 하나 이상의 인터커넥트 층 상에 하나 이상의 솔더 볼을 놓거나, 도금하거나, 인쇄함으로써 형성될 수 있다. 리플로 프로세스는 하나 이상의 솔더 볼과 하나 이상의 인터커넥트 층 사이의 커넥션을 형성하도록 사용될 수 있다. 일부 실시예에 있어서, 하나 이상의 솔더 볼은 본 명세서에서 설명되는 바와 같이 몰딩 컴파운드에 형성된 하나 이상의 개구부(예컨대, 도 5c의 하나 이상의 개구부(526))를 통해 하나 이상의 인터커넥트 층에 부착 또는 전기적으로 결합될 수 있다.
일부 실시예에 있어서, 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 범프(예컨대, 도 5a의 하나 이상의 범프(520))를 포함한다. 하나 이상의 범프는, 예컨대, 반도체 기판의 하나 이상의 인터커넥트 층 상에 하나 이상의 범프를 놓거나, 도금하거나, 인쇄함으로써 형성될 수 있다. 하나 이상의 범프는 원형 형상을 형성하도록 리플로잉될 수 있다. 하나 이상의 범프는 평면 형상과 같은 다른 형상을 가질 수 있다. 하나 이상의 범프는, 예컨대, 납, 금, 주석, 구리, 또는 무연 재료, 또는 그 조합과 같은 어느 적합한 전기적 도전성 재료를 사용하여 형성될 수 있다. 하나 이상의 패키지 인터커넥트 구조는 (예컨대, 도 5d에 도시된 바와 같이) 하나 이상의 솔더 볼과 하나 이상의 범프의 조합을 포함할 수 있다. 하나 이상의 패키지 인터커넥트 구조는 인쇄 회로 기판(예컨대, 도 1의 인쇄 회로 기판(150))에 전기적으로 결합될 수 있다.
(1216)에서, 방법(1200)은 열 소산을 증가시키고, 반도체 기판의 뒤틀림을 감축하고, 그에 반하여 균형을 맞추고, 그리고/또는 보호/강화하도록 부가적 동작을 수행하는 단계를 더 포함한다. 일부 실시예에 있어서, 하나 이상의 열 소산 구조(예컨대, 각자의 도 4a 또는 도 5g의 하나 이상의 솔더 볼(418 또는 518)은, 본 명세서에서 설명된 바와 같이, 반도체 다이로부터 멀리 열 소산용 열 경로를 제공하도록 반도체 다이의 비활성 사이드 상에 형성된다. 열 소산을 위한 하나 이상의 열 소산 구조는 실질적으로 하나 이상의 패키지 인터커넥트로서 형성될 수 있고 그 다음에 하나 이상의 패키지 인터커넥트를 인쇄 회로 기판에 결합하도록 표면 실장 프로세스 동안 인쇄 회로 기판(예컨대, 도 4b의 인쇄 회로 기판(150))에 부착될 수 있다.
일부 실시예에 있어서는, 열 스프레더(예컨대, 도 7의 열 스프레더(730))가 기판의 제2 사이드에 열 결합된다. 열 스프레더는 예컨대 열 전도 컴파운드를 사용함으로써 부착될 수 있다. 다른 실시예에 있어서, 하나 이상의 오목형 영역(예컨대, 도 8의 하나 이상의 오목형 영역(832))은 제2 사이드의 표면적을 증가시키도록 반도체 기판의 제2 사이드로부터 반도체 재료의 부분들을 제거함으로써 형성된다. 증가된 표면적은 반도체 기판의 제2 사이드로부터 멀리 열 제거를 용이하게 한다.
일 실시예에 있어서, 몰딩 컴파운드는 (예컨대, 도 6에 도시된 바와 같이) 반도체 기판의 제2 사이드를 실질적으로 피복하도록 형성된다. 몰딩 컴파운드는 칩핑 또는 다른 유해 환경으로부터 반도체 기판을 보호 및/또는 강화하도록 사용될 수 있다. 일부 실시예에 있어서, 몰딩 컴파운드는 (예컨대, 도 5e에 도시된 바와 같이) 반도체 기판의 제1 사이드 상에 형성된 몰딩 컴파운드와 관련된 뒤틀림에 반하여 균형을 맞추고 그리고/또는 방지하도록 반도체 기판의 제2 사이드 상에 형성된다. 방법(1200)과 관련하여 설명되는 액션은 본 설명의 어느 곳에서 설명된 기술에 대해 다른 적합한 실시예를 포함할 수 있다.
도 13은 반도체 기판(예컨대, 도 4b의 반도체 기판(102))을 사용하는 패키지 어셈블리(예컨대, 도 4b의 패키지 어셈블리(400B))를 제조하는 또 다른 방법(1300)의 프로세스 흐름도이다. (1302), (1304) 및 (1306)에서, 방법(1300)은 반도체 재료를 포함하는 반도체 기판을 제공하는 단계, 반도체 기판의 적어도 하나의 사이드 상에 유전체 층을 형성하는 단계, 및 유전체 층 상에 하나 이상의 인터커넥트 층을 형성하는 단계를 각자 포함하는데, 방법(1200)의 (1202), (1204) 및 (1206)과 관련하여 이미 설명된 실시예에 따라 행할 수 있다.
(1308)에서, 방법(1300)은 하나 이상의 범프(예컨대, 도 3a의 하나 이상의 범프(110))를 사용하여 인터커넥트 층에 하나 이상의 반도체 다이(예컨대, 도 3a의 반도체 다이(108))를 결합하는 단계를 더 포함한다. 하나 이상의 반도체 다이는, 예컨대, 반도체 다이의 활성 사이드가 하나 이상의 범프를 사용하여 반도체 기판에 결합되는 플립-칩 구성으로 구성될 수 있다.
(1310)에서, 방법(1300)은 반도체 다이와 반도체 기판 사이의 영역을 실질적으로 채우도록 언더필 재료(예컨대, 도 3b의 언더필 재료(314))를 성막하는 단계를 더 포함한다. 다양한 실시예에 의하면, 언더필 재료는 액체 투여 또는 주입 프로세스에 의해 액체 형태로 성막된다. 몰딩 컴파운드(예컨대, 도 3c의 몰딩 컴파운드(316))가 또한 하나 이상의 반도체 다이를 실질적으로 봉지하도록 형성될 수 있다. 언더필 재료 및 몰딩 컴파운드는 일반적으로는 본 명세서에서 설명된 실시예에 부합한다.
(1312)에서, 방법(1300)은 하나 이상의 열 소산 구조(예컨대, 도 4a의 하나 이상의 솔더 볼(418)) 및/또는 하나 이상의 패키지 인터커넥트 구조(예컨대, 도 3d의 솔더 볼(112))를 형성하는 단계를 더 포함한다. 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 인터커넥트 층에 전기적으로 결합된다. 일부 실시예에 있어서, 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 인터커넥트 층 상에 형성된다. 하나 이상의 열 소산 구조는 일반적으로는 열 소산을 위한 열 경로를 제공하도록 하나 이상의 반도체 다이의 비활성 사이드 상에 형성된다. 하나 이상의 패키지 인터커넥트 구조 및 하나 이상의 열 소산 구조는 실질적으로 동일 평면(예컨대, 도 4a의 평면(419)) 상에 있는 각자의 표면을 갖도록 크기가 정해질 수 있다.
(1314)에서, 방법(1300)은 하나 이상의 패키지 인터커넥트 구조 및/또는 하나 이상의 열 소산 구조를 인쇄 회로 기판(예컨대, 도 4b의 인쇄 회로 기판(150))에 결합하는 단계를 더 포함한다. 인쇄 회로 기판은 일부 실시예에서는 마더보드일 수 있다. 하나 이상의 패키지 인터커넥트 구조 및/또는 하나 이상의 열 소산 구조는, 다른 실시예에서는, 또 다른 패키지 어셈블리와 같은 다른 전자적 디바이스에 결합될 수 있다.
도 14는 반도체 기판(예컨대, 도 5g의 반도체 기판(102))을 사용하는 패키지 어셈블리(예컨대, 도 5g의 패키지 어셈블리(500G))를 제조하는 또 다른 방법(1400)의 프로세스 흐름도이다. (1402), (1404) 및 (1406)에서, 방법(1400)은 반도체 재료를 포함하는 반도체 기판을 제공하는 단계, 반도체 기판의 적어도 하나의 사이드 상에 유전체 층을 형성하는 단계, 및 유전체 층 상에 하나 이상의 인터커넥트 층을 형성하는 단계를 각자 포함하는데, 방법(1200)의 (1202), (1204) 및 (1206)과 관련하여 이미 설명된 실시예에 따라 행할 수 있다.
(1408)에서, 방법(1400)은 하나 이상의 범프(예컨대, 도 5a의 하나 이상의 범프(110))를 사용하여 인터커넥트 층에 하나 이상의 반도체 다이(예컨대, 도 5a의 반도체 다이(108))를 결합하는 단계를 더 포함한다. 하나 이상의 반도체 다이는, 예컨대, 반도체 다이의 활성 사이드가 하나 이상의 범프를 사용하여 반도체 기판에 결합되는 플립-칩 구성으로 구성될 수 있다.
(1410)에서, 방법(1400)은 일부 실시예에 있어서 하나 이상의 인터커넥트 층 상에 하나 이상의 부가적 범프(예컨대, 도 5a의 하나 이상의 범프(520))를 형성하는 단계를 더 포함한다. 하나 이상의 부가적 범프는 일반적으로는 몰딩 컴파운드가 성막되기 이전에 형성된다.
(1412)에서, 방법(1400)은 반도체 다이와 반도체 기판 사이의 영역을 실질적으로 채우도록 몰딩 컴파운드(예컨대, 도 5b의 몰딩 컴파운드(316))를 성막하는 단계를 더 포함한다. 일부 실시예에 있어서, 몰딩 컴파운드는 하나 이상의 반도체 다이를 실질적으로 봉지하도록 성막된다. 몰딩 컴파운드의 일부는 하나 이상의 반도체 다이의 표면을 노출하도록 주지의 기계적 및/또는 화학적 프로세스에 의해 오목하게 들어갈 수 있다.
몰딩 컴파운드는 고체 형태의 수지를 몰드 내에 퇴적시키고 그 다음에 수지를 융해하도록 열 및/또는 압력을 가함으로써 형성될 수 있다. 다양한 실시예에 의하면, 몰딩 컴파운드는, 반도체 기판이 웨이퍼 형태로 있을 때, 웨이퍼의 표면 전체를 오버몰딩하도록 성막된다. 성막된 몰딩 컴파운드는 웨이퍼와 몰딩 컴파운드 사이의 스트레스를 감축하도록 더 작은 블록 또는 영역으로 분할될 수 있다.
반도체 다이가 반도체 기판의 제1 사이드에 결합되는 일부 실시예에 있어서, 몰딩 컴파운드는 반도체 기판의 제2 사이드를 실질적으로 피복하도록 형성되는데, 제2 사이드는 반도체 기판의 제1 사이드의 반대편에 배치되어 있다. 이러한 방식으로 몰딩 컴파운드는 반도체 기판의 제1 사이드 상에 배치된 몰딩 컴파운드와 관련된 뒤틀림 및/또는 스트레스를 감축하도록 사용될 수 있다.
(1414)에서, 방법(1400)은 하나 이상의 열 소산 구조(예컨대, 도 5g의 하나 이상의 솔더 볼(518)) 및/또는 하나 이상의 패키지 인터커넥트 구조(예컨대, 도 5g의 솔더 볼(112))를 형성하는 단계를 더 포함한다. 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 인터커넥트 층에 전기적으로 결합된다. 일부 실시예에 있어서, 하나 이상의 패키지 인터커넥트 구조는 하나 이상의 인터커넥트 층 상에 형성된다. 하나 이상의 부가적 범프(예컨대, 도 5d의 하나 이상의 범프(520))가 형성되는 다른 실시예에서는, 하나 이상의 부가적 범프 상에 하나 이상의 패키지 인터커넥트 구조가 형성된다. 예컨대, 하나 이상의 개구부(예컨대, 도 5c의 하나 이상의 개구부(526))는 하나 이상의 부가적 범프를 노출하도록 에칭 또는 레이저 프로세스를 사용하여 몰딩 컴파운드에 형성될 수 있다. 하나 이상의 부가적 범프는 레이저 또는 에칭 스톱 재료로서 기능할 수 있다. 그 다음에, 하나 이상의 패키지 인터커넥트 구조가 하나 이상의 개구부 내 노출된 하나 이상의 부가적 범프 상에 형성될 수 있다.
하나 이상의 열 소산 구조는 일반적으로는 열 소산을 위한 열 경로를 제공하도록 하나 이상의 반도체 다이의 비활성 사이드 상에 형성된다. 하나 이상의 반도체 다이의 비활성 사이드를 노출하여 하나 이상의 반도체 다이 상에 하나 이상의 열 소산 구조의 형성을 가능하게 하도록 몰딩 컴파운드에 하나 이상의 개구부가 형성될 수 있다. 하나 이상의 패키지 인터커넥트 구조 및 하나 이상의 열 소산 구조는 실질적으로 동일 평면(예컨대, 도 5g의 평면(519)) 상에 있는 각자의 표면을 갖도록 크기가 정해질 수 있다. 그 다음에 반도체 기판은 그라인딩 또는 에칭 프로세스에 의해 박화될 수 있다.
(1416)에서, 방법(1400)은 하나 이상의 패키지 인터커넥트 구조 및/또는 하나 이상의 열 소산 구조를 인쇄 회로 기판(예컨대, 도 4b의 인쇄 회로 기판(150))에 결합하는 단계를 더 포함한다. 인쇄 회로 기판은 일부 실시예에서는 마더보드일 수 있다. 하나 이상의 패키지 인터커넥트 구조 및/또는 하나 이상의 열 소산 구조는, 다른 실시예에서는, 또 다른 패키지 어셈블리와 같은 다른 전자적 디바이스에 결합될 수 있다.
도 15는 도 1a 및 도 1b의 반도체 기판(102a)과 같은 반도체 기판을 제조하는 방법(1500)의 프로세스 흐름도이다. (1502)에서, 반도체 기판이 제공된다. (1504)에서, 반도체 기판의 어느 사이드 내에 트렌치가 정의된다. (1506)에서, 반도체 기판의 그 사이드 상에 인터커넥트 층이 형성된다. 인터커넥트 층은 반도체 기판의 사이드 내에 정의된 트렌치를 포함하는 반도체 기판의 사이드의 적어도 부분들 위에 있다. 각각의 트렌치는 장치가 결합될 기판과 인터커넥트 층 사이에 인터페이스를 제공하기 위해 솔더 볼을 수용하도록 구성된다.
설명은 상/하, 위/아래, 및/또는 상부/하부와 같은 관점-기반 설명을 사용할 수 있다. 그러한 설명은 단지 논의를 용이하게 하기 위해 사용될 뿐이며, 본 명세서에서 설명된 실시예의 애플리케이션을 어느 특정 오리엔테이션으로 국한하려는 의도는 아니다.
본 개시의 목적으로, 문구 "A/B"는 A 또는 B를 의미한다. 본 개시의 목적으로, 문구 "A 및/또는 B"는 "(A), (B), 또는 (A와 B)"를 의미한다. 본 개시의 목적으로, 문구 "A, B 및 C 중 적어도 하나"는 "(A), (B), (C), (A와 B), (A와 C), (B와 C), 또는 (A, B와 C)"를 의미한다. 본 개시의 목적으로, 문구 "(A)B"는 "(B) 또는 (AB)"를 의미한다, 즉, A는 옵션 엘리먼트이다.
청구된 주제를 이해하는데 가장 유용한 방식으로, 다양한 동작이 다수의 개별 동작으로서 차례로 설명되고 있다. 그렇지만, 설명의 순서는 이들 동작이 반드시 순서 의존적임을 내포하는 것으로 해석되어서는 안 된다. 구체적으로, 이들 동작은 제시의 순서로 수행되지 않을 수 있다. 설명된 동작은 설명된 실시예와는 다른 순서로 수행될 수 있다. 다양한 부가적 동작이 수행될 수 있고 그리고/또는 설명된 동작은 부가적 실시예에서는 생략될 수 있다.
설명은 문구 "일 실시예에 있어서", "실시예들에 있어서" 또는 유사한 언어를 사용하고 있는데, 각각 동일 또는 다른 실시예 중 하나 이상을 가리킬 수 있다. 더욱, 본 발명의 실시예에 관하여 사용되는 바와 같이, 용어 "포함하는", "포함하고 있는", "갖는" 등은 동의어이다.
특정 실시예가 본 명세서에서 예시 및 설명되었지만, 동일 목적을 달성하도록 계산된 광범위한 대체 및/또는 균등 실시예 또는 구현이 본 발명의 범위로부터 벗어남이 없이 예시 및 설명된 실시예에 대체될 수 있다. 본 발명은 본 명세서에서 논의된 실시예의 어느 적응 또는 변형도 포함하려는 의도이다. 따라서, 본 명세서에서 설명된 실시예가 청구범위 및 그 균등물에 의해서만 제한되는 것을 의도함이 명백하다.

Claims (21)

  1. 기판 상에 결합되도록 구성된 장치로서, 상기 장치는,
    반도체 기판으로서, 상기 반도체 기판의 일 사이드 내에 정의된 복수의 트렌치를 포함하는 것인, 상기 반도체 기판; 및
    상기 반도체 기판의 상기 사이드의 부분들 위의 인터커넥트 층을 포함하며, 상기 반도체 기판의 상기 사이드의 상기 부분들은 상기 반도체 기판의 상기 사이드 내에 정의된 상기 복수의 트렌치를 포함하고,
    각각의 트렌치는 i) 상기 인터커넥트 층과 ii) 상기 장치가 결합되게 될 상기 기판 사이에 인터페이스를 제공하기 위해 솔더 볼을 각자 수용하도록 구성되는 것인 장치.
  2. 제1항에 있어서,
    상기 사이드는 제1 사이드이고;
    상기 인터커넥트 층은 제1 인터커넥트 층이며;
    상기 반도체 기판은 상기 반도체 기판의 제2 사이드 상에 제2 인터커넥트 층을 더 포함하고;
    상기 반도체 기판은 상기 제1 인터커넥트 층과 상기 제2 인터커넥트 층을 결합하기 위해 스루-실리콘 비아(through-silicon via)를 포함하는 것인 장치.
  3. 제2항에 있어서, 상기 제2 인터커넥트 층에 결합된 반도체 다이를 더 포함하는 장치.
  4. 제3항에 있어서, 상기 제2 인터커넥트 층에 결합된 다수의 다이를 더 포함하는 장치.
  5. 제1항에 있어서, 상기 인터커넥트 층 위에 패시베이션 층을 더 포함하며, 상기 패시베이션 층은 상기 반도체 기판의 상기 사이드의 상기 부분들 위 상기 인터커넥트 층을 노출하기 위해 내부에 정의된 개구부를 포함하는 것인 장치.
  6. 제1항에 있어서, 상기 장치에 결합된 상기 기판을 더 포함하며, 상기 기판은 복수의 솔더 볼을 통해 상기 장치에 결합되고, 상기 복수의 솔더 볼의 각각의 솔더 볼은 대응하는 트렌치 내에 위치하는 것인 장치.
  7. 제6항에 있어서, 상기 기판은 (i) 인쇄 회로 기판 또는 (ii) 패키지 어셈블리 중 하나를 포함하는 것인 장치.
  8. 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판의 일 사이드 내에 복수의 트렌치를 정의하는 단계; 및
    상기 반도체 기판의 상기 사이드 상에 인터커넥트 층을 형성하는 단계를 포함하며, 상기 인터커넥트 층은 상기 반도체 기판의 상기 사이드 내에 정의된 상기 복수의 트렌치를 포함하는 상기 반도체 기판의 상기 사이드의 적어도 부분들 위에 있고,
    각각의 트렌치는 i) 상기 인터커넥트 층과 ii) 상기 반도체 기판이 결합되게 될 기판 사이에 인터페이스를 제공하기 위해 솔더 볼을 각자 수용하도록 구성되는 것인 방법.
  9. 제8항에 있어서,
    상기 사이드는 제1 사이드이고;
    상기 인터커넥트 층은 제1 인터커넥트 층이며;
    상기 방법은 상기 반도체 기판의 제2 사이드 상에 제2 인터커넥트 층을 형성하는 단계를 더 포함하되;
    상기 제1 인터커넥트 층과 상기 제2 인터커넥트 층을 결합하기 위해 상기 반도체 기판 내에 스루-실리콘 비아를 형성하는 단계를 더 포함하는 방법.
  10. 제9항에 있어서, 상기 제2 인터커넥트 층에 반도체 다이를 부착하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 반도체 다이는 플립-칩 구성으로 상기 제2 인터커넥트 층에 부착되고;
    상기 반도체 다이의 활성 사이드는 하나 이상의 솔더 범프를 통해 상기 제2 인터커넥트 층에 전기적으로 결합되는 것인 방법.
  12. 제10항에 있어서, 상기 제2 인터커넥트 층에 다수의 다이를 부착하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 다수의 반도체 다이는 플립-칩 구성으로 상기 제2 인터커넥트 층에 부착되고;
    상기 다수의 반도체 다이의 각각의 반도체 다이의 활성 사이드는 하나 이상의 솔더 범프를 통해 상기 제2 인터커넥트 층에 전기적으로 결합되는 것인 방법.
  14. 제8항에 있어서, 상기 인터커넥트 층에 반도체 다이를 부착하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 반도체 다이는 플립-칩 구성으로 상기 인터커넥트 층에 부착되고; 그리고
    상기 반도체 다이의 활성 사이드는 하나 이상의 솔더 범프를 통해 상기 인터커넥트 층에 전기적으로 결합되는 것인 방법.
  16. 제14항에 있어서, 상기 인터커넥트 층에 다수의 다이를 부착하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 다수의 반도체 다이는 플립-칩 구성으로 상기 인터커넥트 층에 부착되고;
    상기 다수의 반도체 다이의 각각의 반도체 다이의 활성 사이드는 하나 이상의 솔더 범프를 통해 상기 인터커넥트 층에 전기적으로 결합되는 것인 방법.
  18. 제14항에 있어서,
    상기 반도체 다이는 와이어-본딩 구성으로 상기 반도체 기판에 부착되고;
    상기 반도체 다이의 비활성 사이드는 접착제를 통해 상기 반도체 기판에 부착되며;
    상기 반도체 다이의 활성 사이드는 하나 이상의 본딩 와이어를 통해 상기 인터커넥트 층에 전기적으로 결합되는 것인 방법.
  19. 제8항에 있어서,
    상기 인터커넥트 층 위에 패시베이션 층을 형성하는 단계; 및
    상기 반도체 기판의 상기 사이드의 상기 부분들 위 상기 인터커넥트 층을 노출하기 위해 상기 패시베이션 층에 개구부를 형성하는 단계를 더 포함하는 방법.
  20. 제8항에 있어서,
    상기 반도체 기판에 상기 기판을 결합하는 단계를 더 포함하며, 상기 기판은 복수의 솔더 볼을 통해 상기 반도체 기판에 결합되고, 상기 복수의 솔더 볼의 각각의 솔더 볼은 대응하는 트렌치 내에 위치하는 것인 방법.
  21. 제20항에 있어서, 상기 기판은 (i) 인쇄 회로 기판 또는 (ii) 패키지 어셈블리 중 하나를 포함하는 것인 방법.
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