KR101844634B1 - 패키지 온 패키지 구조물 및 방법 - Google Patents

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센웨이 첸
잉주 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

디바이스는 조인트 구조물을 통해 하부 패키지 상에 장착된 상부 패키지를 포함하고, 조인트 구조물은 하부 패키지에 임베딩된 금속 구조물에 결합된 상부 패키지의 솔더 볼, 및 하부 패키지의 상부 표면과 직접 접촉하는 제 1 에지 및 솔더 볼의 하위 부분을 둘러싸는 제 2 에지를 갖는 에폭시 보호층을 포함한다.

Description

패키지 온 패키지 구조물 및 방법{PACKAGE-ON-PACKAGE STRUCTURE AND METHOD}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있도록 하는, 최소 피처 크기의 반복된 축소에 기인하다. 훨씬 작은 전자 디바이스에 대한 수요가 최근 성장함에 따라, 반도체 다이의 더욱 작고 더욱 창조적인 패키징 기술에 대한 필요성이 성장하고 있다.
반도체 기술이 더욱 진전함에 따라, 패키지 온 패키지(Package-on-Package) 반도체 디바이스가 반도체 디바이스의 물리적인 크기를 더욱 줄이기 위한 효과적인 대안으로 등장하였다. 패키지 온 패키지 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로가 상이한 웨이퍼들 및 패키지들 상에 제조된다. 두 개 이상의 패키지들이 이들 사이에 신호를 라우팅하기 위해 표준 인터페이스를 이용하여 서로의 상부에 설치된다(즉, 적층된다). 더욱 높은 밀도가 패키지 온 패키지 반도체 디바이스를 이용함으로써 달성될 수 있다. 더욱이, 패키지 온 패키지 반도체 디바이스는 더욱 작은 폼팩터, 비용 효율성, 증가된 성능 및 더욱 적은 소비 전력을 달성할 수 있다.
실시예들에 따라, 디바이스는 복수의 전면 상호 접속 구조물들, 전면 상호 접속 구조물들의 제 1 측면 상의 복수의 제 1 범프들, 유전체층 및 유전체층에 임베딩된 복수의 금속 구조물들을 포함하는 복수의 후면 상호 접속 구조물들, 및 전면 상호 접속 구조물들의 제 2 측면 상의 제 1 반도체 다이를 포함하는 하부 패키지를 포함하고, 제 1 반도체 다이는 전면 상호 접속 구조물들과 후면 상호 접속 구조물들 사이에 있다.
디바이스는 후면 상호 접속 구조물들에 본딩된 상부 패키지를 더 포함하고, 상부 패키지는 제 2 범프 및 보호층을 포함하고, 제 2 범프 및 대응하는 금속 구조물은 상부 패키지와 하부 패키지 사이에 조인트 구조물을 형성하며, 보호층은 유전체층의 상부 표면과 직접 접촉하는 제 1 에지 및 제 2 범프의 하위 부분을 둘러싸는 제 2 에지를 갖는다.
실시예에 따라, 디바이스는 조인트 구조물을 통해 하부 패키지 상에 장착된 상부 패키지를 포함하고, 조인트 구조물은 하부 패키지에 임베딩된 금속 구조물에 결합된 상부 패키지의 솔더 볼, 및 하부 패키지의 상부 표면과 직접 접촉하는 제 1 에지 및 솔더 볼의 하위 부분을 둘러싸는 제 2 에지를 갖는 에폭시 보호층을 포함한다.
실시예에 따라, 방법은 하부 패키지의 금속 구조물의 상부 표면 위에 트렌치를 형성하는 단계, 트렌치에 에폭시 플럭스 물질을 분배하는 단계, 하부 패키지 상에 상부 패키지를 장착하는 단계로서, 상부 패키지의 솔더 볼이 금속 구조물의 상부 표면과 직접 접촉하는 것인, 장착하는 단계, 및 조인트 구조물을 형성하기 위해 리플로우 공정을 수행하는 단계를 포함하고, 조인트 구조물은 하부 패키지의 금속 구조물에 결합된 상부 패키지의 솔더 볼, 및 하부 패키지의 상부 표면과 직접 접촉하는 제 1 에지 및 솔더 볼의 하위 부분을 둘러싸는 제 2 에지를 갖는 에폭시 보호층을 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스의 횡단면도를 나타낸다.
도 2는 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 조인트 구조물의 일부분의 횡단면도를 상세하게 나타낸다.
도 3은 본 발명개시의 다양한 실시예들에 따라 유전체층에 복수의 트렌치들을 형성하는 횡단면도를 나타낸다.
도 4는 본 발명개시의 다양한 실시예들에 따라 에폭시 플럭스 물질이 트렌치들에 분배된 이후의 도 3에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 5는 본 발명개시의 다양한 실시예들에 따라 하부 패키지 위에 배치된 상부 패키지의 횡단면도를 나타낸다.
도 6은 본 발명개시의 다양한 실시예들에 따라 상부 패키지가 하부 패키지 상에 장착된 이후의 도 5에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 7은 본 발명개시의 다양한 실시예들에 따라 도 2에 도시된 반도체 디바이스를 형성하기 위한 방법의 흐름도를 나타낸다.
도 8은 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 다른 조인트 구조물의 횡단면도를 나타낸다.
도 9는 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 다른 조인트 구조물의 횡단면도를 나타낸다.
도 10은 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 다른 조인트 구조물의 횡단면도를 나타낸다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
도 1은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스의 횡단면도를 나타낸다. 패키지 온 패키지 반도체 디바이스(100)는 하부 패키지(210) 및 상부 패키지(300)를 포함할 수 있다. 특히, 상부 패키지(300)는 하부 패키지(210)의 상부에 적층된다. 도 1에 도시된 바와 같이, 상부 패키지(300) 및 하부 패키지(210)는 전도성 범프들(310, 312, 314, 316 및 318)에 의해 형성된 조인트 구조물을 통해 함께 본딩된다. 일부 실시예들에서, 전도성 범프들(310, 312, 314, 316 및 318)은 솔더 볼이다. 조인트 구조물은 리플로우 공정에 의해 생성될 수 있다. 설명 동안 내내, 전도성 범프[예컨대, 전도성 범프(310)]는 대안적으로 솔더 볼[예컨대, 솔더 볼(310)]로서 언급된다.
하부 패키지(210)는 전면 상호 접속 구조물(102), 후면 상호 접속 구조물(101), 제 1 반도체 다이(202) 및 제 2 반도체 다이(204)를 포함한다. 도 1에 도시된 바와 같이, 제 1 반도체 다이(202) 및 제 2 반도체 다이(204)는 몰딩 컴파운드층(203)에 임베딩된다. 제 1 반도체 다이(202) 및 제 2 반도체 다이(204)의 제 1 측면들은 다이 어태치 필름(die attach film; DAF)(242 및 244)을 통해 후면 상호 접속 구조물(101)에 각각 결합된다. 제 1 반도체 다이(202) 및 제 2 반도체 다이(204)의 제 2 측면들은 비아(232 및 234)를 통해 전면 상호 접속 구조물(102)에 각각 결합된다. 일부 실시예들에서, 비아(232 및 234)는 구리 비아이다.
도 1이 하부 패키지(210)에 오직 두 개의 반도체 다이들[예컨대, 반도체 다이들(202 및 204)]을 나타냈지만, 하부 패키지(210)는 수백 개의 이러한 반도체 다이들을 포함할 수 있다는 것을 유념해야 한다. 본 명세서에 예시된 반도체 다이들의 수는 다양한 실시예들의 발명적 양태들을 명료하게 나타내기 위한 목적으로만 제한된다. 본 발명개시는 임의의 특정 수의 반도체 다이들로 제한되지 않는다.
도 1은 하부 패키지(210)가 전면 상호 접속 구조물(102), 후면 상호 접속 구조물(101) 및 몰딩 컴파운드층(203)에 의해 형성되는 것을 나타냈지만, 도 1에 도시된 패키지 온 패키지 반도체 디바이스(100)의 구조물은 단지 예시적인 것임을 또한 유념해야 한다. 당업자는 많은 변화, 대안, 및 변경을 이해할 것이다. 예를 들어, 하부 패키지(210)는 실리콘 기판일 수 있다. 대안적으로, 하부 패키지(210)는 글래스 인터포저와 같은 다른 적합한 구조물일 수 있다.
일부 실시예들에서, 하부 패키지(210)는 실리콘 기판이다. 기판은 실리콘으로 형성될 수 있지만, 이것은 실리콘, 게르마늄, 갈륨, 비소, 및 이들의 조합 등과 같은, 다른 III 족, IV 족, 및/또는 V 족 원소로 형성될 수도 있다.
대안적인 실시예들에 따라, 하부 패키지(210)는 세라믹 물질, 유기 물질, 이들의 임의의 조합 등과 같은, 다른 적합한 물질들로 만들어질 수 있다.
상호 접속 구조물[예컨대, 전면 상호 접속 구조물(102) 및 후면 상호 접속 구조물(101)]은 층간 유전체(inter-layer dielectric; ILD) 층, 금속간 유전체(inter-metal dielectric; IMD) 층, 금속 라인 및 재배선층을 포함할 수 있다. 도 1에 도시된 상호 접속 구조물은 단지 예시적이고, 이는 특허청구범위의 범위를 지나치게 제한하지 않아야 한다. 당업자는 많은 변화, 대안, 및 변경을 이해할 것이다. 예를 들어, 상호 접속 구조물은 복수의 IMD 층들을 포함할 수 있다.
상호 접속 구조물은 복수의 금속 라인들 및/또는 재배선 라인들을 포함할 수 있다는 것을 유념해야 한다. 간결함을 위해, 오직 하나의 재배선 라인(106)이 전면 상호 접속 구조물(102)에 도시된다. 마찬가지로, 재배선 라인들(220, 222, 224 및 226)이 후면 상호 접속 구조물(101)에 도시된다.
도 1에 도시된 바와 같이, 재배선 라인(106)은 하부 패키지(210)의 전면 상호 접속 구조물(102)에 형성된다. 보다 구체적으로, 재배선 라인(106)은 하부 패키지(210)의 전면 위에 형성된 범프[예컨대, 범프(104)]와 반도체 다이[예컨대, 반도체 다이(204)] 사이에 전도성 경로를 제공한다.
재배선 라인(106)은 알루미늄, 알루미늄 합금, 구리 또는 구리 합금 등과 같은 적합한 금속 물질로 형성될 수 있다. 재배선 라인(106)은 다마신 공정에 의해 형성될 수 있지만, 퇴적과 같은 다른 적합한 기술들이 대안적으로 이용될 수 있다. 다마신 공정은 기술 분야에 잘 공지되어 있으므로, 본 명세서에서 논의되지 않는다.
재배선 라인들(220, 222, 224 및 226)은 하부 패키지(210)의 후면 상호 접속 구조물(101)에 형성될 수 있다. 보다 구체적으로, 재배선 라인들(220, 222, 224 및 226)은 도 1에 도시된 바와 같이 유전체층(108)에 임베딩된다. 재배선 라인들(220, 222, 224 및 226)의 물질 및 형성 방법은 앞서 기술된 재배선 라인(106)의 것과 유사할 수 있다. 그러므로, 재배선 라인들(220, 222, 224 및 226)의 형성의 명확한 설명은 불필요한 반복을 피하기 위해 생략된다.
당업자는 상호 접속 구조물이 더욱 많은 금속간 유전체층들 및 연관된 금속 라인들 및 플러그들을 포함할 수 있다는 것을 인식할 것이다. 특히, 금속층들 사이의 층들은 유전체(예컨대, 익스트림 로우-k 유전체 물질)의 층과 전도성 물질(예컨대, 구리)의 층을 교번시킴으로써 형성될 수 있다.
재배선 라인[예컨대, 재배선 라인(106)]은 단일 물질층, 또는 다층의 구조물일 수 있고, 티타늄, 티타늄 질화물, 알루미늄, 탄탈륨, 구리 및 이들의 조합과 같은 금속으로 만들어질 수 있다는 것을 유념해야 한다.
하부 패키지(210)는 복수의 관통 비아들(212 및 214)을 더 포함할 수 있다. 일부 실시예들에서, 관통 비아들(212 및 214)은 구리, 텅스텐 등과 같은 전도성 물질로 충전될 수 있다. 하부 패키지(210)의 전면 상호 접속 구조물(102)은 복수의 관통 비아들(212 및 214)을 통해 후면 상호 접속 구조물(101)에 결합될 수 있다.
도 1에 도시된 바와 같이, 후면 상호 접속 구조물(101)은 유전체층(108)을 포함한다. 보다 구체적으로, 유전체층(108)은 몰딩 컴파운드층(203) 위에 형성된다. 도 1에 도시된 바와 같이, 재배선 라인들(220, 222, 224 및 226)은 유전체층(108)에 임베딩된다. 전도성 범프들(310-318)에 의해 형성된 조인트 구조물의 하위 부분은 유전체층(108)에 의해 둘러싸인다.
일부 실시예들에서, 유전체층(108)은 폴리벤족사졸(polybenzoxazole; PBO)로 형성된다. 대안적인 실시예들에서, 유전체층(108)은 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB), 이들의 임의의 조합 등과 같은, 감광성 물질로 형성되고, 이는 리소그래피 마스크를 이용하여 용이하게 패턴화될 수 있다. 대안적인 실시예들에서, 유전체층(108)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로실리케이트 글래스(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 글래스(boron-doped phosphosilicate glass; BPSG), 이들의 임의의 조합 등으로 형성될 수 있다.
유전체층(108)은 스피닝, 화학적 기상 증착(,chemical vapor deposition; CVD), 및 플라즈마 강화된 화학적 기상 증착(plasma enhanced CVD; PECVD) 등과 같은 적합한 제조 기술에 의해 형성될 수 있다.
도 1은 범프(104)가 하부 패키지(210)의 전면 상에 형성되는 것을 더욱 나타낸다. 일부 실시예들에서, 범프(104)는 솔더 볼이다. 일부 실시예들에서, 솔더 볼(104)은 SAC405를 포함할 수 있다. SAC405는 95.5% Sn, 4.0% Ag 및 0.5% Cu를 포함한다. 대안적인 실시예들에서, 범프(104)는 랜드 그리드 어레이(land grid array; LGA) 패드일 수 있다.
도 1에 도시된 바와 같이, 범프(104) 아래에 형성된 언더 범프 금속 화(under bump metallization; UBM) 구조물(103)이 있을 수 있다. UBM 구조물(103)은 도 1에 도시된 바와 같이 재배선 라인(106) 위에 형성된다. UBM 구조물(103)은 하부 패키지(210)의 집적 회로와 솔더 볼(104) 사이에서 확산을 방지하는 것을 돕고, 낮은 저항의 전기 접속을 제공한다.
반도체 다이들(202 및 204)은 몰딩 컴파운드층(203) 내에 그리고 전면 상호 접속 구조물(102)과 후면 상호 접속 구조물(101) 사이에 임베딩된다. 일부 실시예들에서, 반도체 다이들(202 및 204)은 하부 패키지(210)의 상부에 픽 앤 플레이스(pick and place)될 수 있다. 리플로우 공정 이후에, 반도체 다이들(202 및 204)은 비아들(232 및 234)을 통해 하부 패키지(210)에 본딩되고, 비아들(232 및 234)은 하부 패키지(210)와 반도체 다이[예컨대, 반도체 다이(202)] 사이에 결합된다.
다양한 실시예들의 발명의 양태들의 기초적 통찰을 제공하기 위해서, 반도체 다이들(202 및 204)은 상세하지 않게 그려졌다. 그러나, 반도체 다이들(202 및 204)은 능동 회로층, 기판층, ILD 층 및 IMD 층(각각 도시되지 않음)과 같은 기본 반도체층들을 포함할 수 있다는 것을 유념해야 한다.
반도체 다이들(202 및 204)은 기판을 포함할 수 있다. 기판은 실리콘 기판일 수 있다. 대안적으로, 기판은 실리콘 온 인슐레이터 기판일 수 있다. 기판은 다양한 전기 회로들(도시되지 않음)을 더 포함할 수 있다. 기판 상에 형성된 전기 회로는 로직 회로와 같은 다양한 애플리케이션에 적합한 임의의 유형의 회로일 수 있다.
일부 실시예들에서, 전기 회로는 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드, 퓨즈 등과 같은 다양한 n형 금속 산화물 반도체(n-type metal-oxide semiconductor; NMOS) 및/또는 p형 금속 산화물 반도체(p-type metal-oxide semiconductor; PMOS) 디바이스를 포함할 수 있다. 전기 회로는 하나 이상의 기능부들을 수행하도록 상호 접속될 수 있다. 기능부들은 메모리 구조물, 처리 구조물, 센서, 증폭기, 전력 분배, 입출력 회로 등을 포함할 수 있다. 상기 예들은 본 발명개시의 애플리케이션을 더욱 설명하기 위해 오직 예시를 목적으로 제공된 것으로, 어떤 식으로든 본 발명개시를 제한하도록 의도된 것이 아님을 당업자는 이해할 것이다.
상부 패키지(300)는 복수의 적층된 다이들(302)을 포함할 수 있고, 이들은 상부 패키지(300)의 입력 단자 및 출력 단자에 와이어 본딩될 수 있다. 상부 패키지(300)의 적층된 다이들(302)은 메모리 다이, 로직 다이, 프로세서 다이 등을 포함할 수 있다. 도 1이 상부 패키지(300)에 두 개의 적층된 다이들(302)을 나타냈지만, 이것은 단지 예시적인 것임을 유념해야 한다. 마찬가지로, 와이어 본딩의 이용은 단지 예시적인 것으로, 적층된 다이들(302)을 전기적으로 연결시키기 위한 다른 방식들이 본 발명개시의 고려 범위 내에 있다.
상부 패키지(300)는 리플로우 공정을 통해 하부 패키지(210) 상에 본딩될 수 있다. 본딩 공정은 개개의 금속 구조물[예컨대, 재배선 라인(220)]에 대하여 솔더 볼[예컨대, 솔더 볼(310)]을 배치시키는 것을 포함한다. 그런 다음, 리플로우 공정이 솔더 볼을 녹이기 위해 수행되어, 이에 의해, 하부 패키지(210)의 금속 구조물을 상부 패키지(300)의 솔더 볼에 전기적으로 연결시킨다.
도 1에 도시된 바와 같이, 조인트 구조물은 복수의 솔더 볼들[예컨대, 솔더 볼들(310-318)]을 포함한다. 각각의 솔더 볼의 하위 부분은 보호층에 의해 둘러싸인다. 예를 들어, 솔더 볼들(310 및 312)은 보호층들(320 및 322)에 의해 각각 둘러싸인다. 보호층[예컨대, 보호층(320)]의 상세한 구조 및 형성 공정은 도 2 내지 도 6에 대하여 아래에 기술될 것이다.
도 2는 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 조인트 구조물의 일부분의 횡단면도를 상세하게 나타낸다. 조인트 구조물은 제 1 솔더 볼(310) 및 제 2 솔더 볼(312)을 포함한다. 제 1 솔더 볼(310)은 상부 패키지(300)의 제 1 패드(330)에 연결된 제 1 단자 및 하부 패키지(210)의 재배선 라인(220)에 연결된 제 2 단자를 갖는다. 마찬가지로, 제 2 솔더 볼(312)은 상부 패키지(300)의 제 2 패드(332)에 연결된 제 1 단자 및 하부 패키지(210)의 재배선 라인(222)에 연결된 제 2 단자를 갖는다.
제 1 솔더 볼(310)의 하위 부분은 보호층(320)에 의해 둘러싸인다. 보다 구체적으로, 제 1 솔더 볼(310)과 유전체층(108) 사이의 간극은 제 1 보호층(320)에 의해 충전된다. 도 2에 도시된 바와 같이, 제 1 보호층(320)은 두 개의 부분을 포함한다. 제 1 부분은 횡단면도에서 삼각 형상을 갖는다. 제 1 부분은 유전체층(108)의 상부 표면과 직접 접촉하는 제 1 에지 및 제 1 솔더 볼(310)의 하위 부분을 둘러싸는 제 2 에지를 갖는다. 제 1 보호층(320)의 제 2 부분은 제 1 솔더 볼(310)과 유전체층(108) 사이의 간극을 충전한다. 제 1 보호층(320)은 하부 패키지(210)에 수분이 침투하는 것을 방지하는 밀봉 구조물로서 기능할 수 있다. 그 결과로, 조인트 구조물의 신뢰성이 개선된다. 제 2 보호층(322)은 제 1 보호층(320)과 유사하므로, 반복을 피하기 위해 논의되지 않는다.
제 1 보호층(320) 및 제 2 보호층(322)은 에폭시로 형성될 수 있다. 제 1 보호층(320) 및 제 2 보호층(322)을 형성하는 상세한 공정은 도 3 내지 도 6에 대하여 아래에 기술될 것이다.
일부 실시예들에서, 제 1 보호층(320) 및 제 2 보호층(322)의 폭은 도 2에 도시된 바와 같이 W로 정의된다. 제 1 보호층(320) 및 제 2 보호층(322)의 높이는 도 2에 도시된 바와 같이 H로 정의된다. 일부 실시예들에서, W는 대략 15 um 내지 대략 30 um 범위에 있다. H는 대략 15 um 내지 대략 50 um 범위에 있다.
솔더 볼[예컨대, 솔더 볼(310)]을 둘러싸는 보호층[예컨대, 보호층(320)]을 갖는 것의 유리한 특징은 제 1 보호층(320) 및 제 2 보호층(322)이 하부 패키지(210)에 수분이 침투하는 것을 방지하도록 돕는다는 것이다. 보다 구체적으로, 솔더 볼[예컨대, 솔더 볼(310)]과 유전체층(108) 사이의 접착력이 충분하지 않다. 유전체층(108)의 트렌치의 측벽과 솔더 볼의 외부 에지 사이에 간극이 형성될 수 있다. 이러한 간극은 수분 침투 경로를 제공할 수 있다. 수분은 신뢰성 테스트 동안 균열 및 PBO 박리와 같은 다양한 신뢰성 문제들을 발생시킬 수 있다.
제 1 보호층(320) 및 제 2 보호층(322)은 하부 패키지(210)에 수분이 침투하는 것을 방지하기 위해 밀봉 구조물로서 기능할 수 있다. 그 결과, 앞서 기술된 신뢰성 문제들은 감소될 수 있다.
도 3 내지 도 6은 본 발명개시의 다양한 실시예들에 따라 도 2에 도시된 패키지 온 패키지 반도체 디바이스를 제조하는 중간 단계들을 나타낸다. 도 3 내지 도 6에 도시된 패키지 온 패키지 구조물은 물론 제조 단계들은 단지 예시적인 것임을 유념해야 한다. 당업자는 많은 대안, 변화 및 변경이 존재할 수 있다는 것을 인식할 것이다.
도 3은 본 발명개시의 다양한 실시예들에 따라 유전체층에 복수의 트렌치들을 형성하는 횡단면도를 나타낸다. 재배선 라인들(220 및 222)의 위치에 따라, 트렌치들(352 및 354)이 에칭 공정, 레이저 어블레이션 공정, 기계적 가공 공정, 레이저 보조 에칭 공정, 이들의 임의의 조합 등과 같은, 적합한 제조 공정들에 의해 형성된다.
일부 실시예들에서, 트렌치들(352 및 354)은 레이저 어블레이션 공정에 의해 형성된다. 레이저 어블레이션 공정은, 재배선 라인들(220 및 222)의 상부 표면이 도 3에 도시된 바와 같이 노출될 때까지, 유전체층(108)에 적용된다.
도 4는 본 발명개시의 다양한 실시예들에 따라 에폭시 플럭스 물질이 트렌치들에 분배된 이후의 도 3에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 일부 실시예들에서, 에폭시 플럭스 물질은 리플로우 경화 가능 에폭시 플럭스 물질이다. 에폭시 플럭스 물질은 플럭스 및 에폭시 양자 모두를 포함한다. 에폭시 부분은 폴리에폭사이드 등을 포함할 수 있다. 플럭스 부분은 염화 아연, 염화 암모늄, 이들의 임의의 조합 등과 같은 적합한 플럭스 물질을 포함할 수 있다. 리플로우 공정 동안에, 플럭스 부분은 견고한 솔더 조인트 형성을 가능하게 한다. 에폭시 부분은 언더필 물질로서 기능을 한다.
에폭시 플럭스 물질은 니들 디스펜서, 분사식 디스펜서 등과 같은 적합한 유체 분배 시스템을 통해 재배선 라인들(220 및 222) 위에 분배될 수 있다. 분배 공정이 완료된 이후에, 두 개의 에폭시 플럭스층들(402 및 404)이 재배선 라인들(220 및 222) 위에 각각 형성된다. 도 4에 도시된 바와 같이, 에폭시 플럭스층들(402 및 404)의 상부 표면은 유전체층(108)의 상부 표면보다 높다.
도 5는 본 발명개시의 다양한 실시예들에 따라 하부 패키지 위에 배치된 상부 패키지의 횡단면도를 나타낸다. 상부 패키지(300)는 복수의 솔더 볼들(310 및 312)을 포함할 수 있다. 상부 패키지(300)는 진공 니들 등과 같은 진공 픽업 툴(도시되지 않음)을 이용하여 픽업된다. 진공 픽업 툴은 솔더 볼들(310 및 312)이 개개의 재배선 라인들(220 및 222) 쪽으로 향하도록 배치된다.
도 6은 본 발명개시의 다양한 실시예들에 따라 상부 패키지가 하부 패키지 상에 장착된 이후의 도 5에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 진공 픽업 툴(도시되지 않음)은 솔더 볼들(310 및 312)의 하부 표면들을 개개의 재배선 라인들(220 및 222)의 상부 표면과 직접 접촉하도록 시키기 위해 하부 패키지(210)에 대해 상부 패키지(300)를 누를 수 있다. 상부 패키지(300)로부터의 압력이 인가됨에 따라, 솔더 볼들(310 및 312)과 그 개개의 재배선 라인들(220 및 222)의 접촉 인터페이스에는 에폭시 플럭스 물질이 없다. 게다가, 솔더 볼들(310 및 312)은 솔더 볼들(310, 312) 및 재배선 라인들(220, 222)에 의해 형성된 조인트 구조물로부터 에폭시 플럭스 물질의 일부를 멀리 밀어낼 수 있다. 그 결과, 에폭시 플럭스 물질은 솔더 볼들(310 및 312)의 하위 부분을 둘러쌀 수 있다.
그런 다음, 리플로우 공정이 솔더 볼들(310 및 312)을 녹이기 위해 수행되어, 이에 의해, 상부 패키지(300) 및 하부 패키지(210) 사이에 조인트 구조물을 형성한다. 조인트 구조물은 솔더 볼들(310 및 312)을 그 개개의 재배선 라인들(220 및 222)에 전기적으로 연결시킨다. 그 동안, 에폭시 플럭스 물질의 에폭시 부분은 솔더 볼들(310 및 312)의 하위 부분을 캡슐화하고, 솔더 볼들(310, 312)과 유전체층(108) 사이의 간극을 충전한다.
도 3 내지 도 6에 도시된 제조 단계들의 한 가지 유리한 특징은 보호층들(320 및 322)이 자기 정렬 공정을 통해 그 개개의 솔더 볼들 둘레에 형성된다는 것이다. 보호층들(320 및 322)의 형성은 추가의 마스크들을 필요로 하지 않는다. 이러한 자기 정렬 공정은 도 2에 도시된 반도체 디바이스를 제조하는 비용을 줄이는데 도움을 준다.
도 7은 본 발명개시의 다양한 실시예들에 따라 도 2에 도시된 반도체 디바이스를 형성하기 위한 방법의 흐름도를 나타낸다. 흐름도는 단지 예시적이고, 이는 특허청구범위의 범위를 지나치게 제한하지 않아야 한다. 당업자는 많은 변화, 대안, 및 변경을 이해할 것이다. 예를 들어, 도 7에 예시된 바와 같은 다양한 단계들은 추가, 제거, 교체, 재배열, 및 반복될 수 있다.
단계(702)에서, 복수의 트렌치들이 유전체층에 형성될 수 있다. 트렌치들은 패키지 온 패키지 반도체 디바이스의 하부 패키지에서 그 개개의 금속 구조물 위에 있다. 일부 실시예들에 따라, 금속 구조물은 재배선 라인들이다.
단계(704)에서, 에폭시 플럭스 물질이 에폭시 플럭스층들을 형성하기 위해 트렌치들에 분배된다. 에폭시 플럭스층들의 상부 표면은 유전체층의 상부 표면보다 높다.
단계(706)에서, 상부 패키지는 진공 툴에 의해 픽업된다. 상부 패키지는 복수의 솔더 볼들을 포함한다. 진공 툴은 하부 패키지의 개개의 금속 구조물에 대해 상부 패키지의 솔더 볼을 누르고, 에폭시 플럭스층들은 트렌치들로부터 멀어진다.
단계(708)에서, 상부 패키지와 하부 패키지 사이에 조인트 구조물을 형성하기 위해서 리플로우 공정이 솔더 볼에 적용된다.
도 8은 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 다른 조인트 구조물의 횡단면도를 나타낸다. 도 8에 도시된 조인트 구조물은, 제 2 보호층(322)이 약간 상이한 형상을 갖는 것을 제외하면, 도 2에 도시된 조인트 구조물과 유사하다. 도 8에 도시된 바와 같이, 제 2 보호층(322)은 횡단면도에서 오목한 메니스커스 형상(meniscus shape)을 갖는다.
보호층[예컨대, 보호층(320)]은 횡단면도에서 실질적으로 삼각형 형상인 것을 유념해야 한다. 보호층이, 비제한적으로, 타원형, 정사각형, 및/또는 오목한 메니스커스 형상과 같은 불규칙한 형상과 같은 다른 형상들을 포함한다는 것은 다양한 실시예들의 사상 및 범위 내에 있다.
도 9는 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 다른 조인트 구조물의 횡단면도를 나타낸다. 도 9에 도시된 조인트 구조물은, 솔더 볼(310)이 관통 비아(212)의 상부 표면 상에 직접 형성되는 것을 제외하면, 도 2에 도시된 조인트 구조물과 유사하다.
도 9에 도시된 바와 같이, 관통 비아(212)의 상부 표면의 폭은 트렌치의 하부의 폭보다 넓다. 제 1 보호층(320)은 두 개의 부분을 포함한다. 제 1 부분은 솔더 볼(310)의 하위 부분을 둘러싼다. 제 2 부분은 유전체층(108)의 트렌치의 측벽과 솔더 볼(310)의 외부 표면 사이의 간극을 충전한다. 도 9에 도시된 바와 같이, 제 1 보호층(320)의 하부는 관통 비아(212)의 상부 표면과 직접 접촉한다.
일부 실시예들에서, 보호층(320)의 폭은 도 9에 도시된 바와 같이 W로 정의된다. 보호층(320)의 높이는 도 9에 도시된 바와 같이 H로 정의된다. 일부 실시예들에서, W는 대략 15 um 내지 대략 30 um 범위에 있다. H는 대략 15 um 내지 대략 50 um 범위에 있다.
도 10은 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스의 다른 조인트 구조물의 횡단면도를 나타낸다. 도 10에 도시된 조인트 구조물은, 관통 비아(212)의 상위 단자가 솔더 볼에 임베딩되는 것을 제외하면, 도 9에 도시된 조인트 구조물과 유사하다.
솔더 볼(310)이 관통 비아(212)에 연결되기 전에, 트렌치가 관통 비아(212) 둘레에 형성될 수 있다. 트렌치의 하부는 관통 비아(212)의 상부 표면보다 낮다. 트렌치의 깊이는 대략 10 um 내지 대략 40 um 범위에 있다. 게다가, 트렌치의 하부의 폭은 관통 비아(212)의 상부 표면의 폭보다 크다. 리플로우 공정이 솔더 볼(310)을 녹이기 위해 수행된 이후에, 관통 비아(212)의 상위 단자는 솔더 볼(310)에 의해 둘러싸인다.
보호층(320)은 두 개의 부분을 포함한다. 제 1 부분은 솔더 볼(310)의 하위 부분을 둘러싼다. 제 2 부분은 유전체층(108)의 트렌치의 측벽과 솔더 볼(310)의 외부 표면 사이의 간극을 충전한다. 도 10에 도시된 바와 같이, 보호층(320)의 제 2 부분의 하부는 관통 비아(212)의 상부 표면보다 낮다.
일부 실시예들에서, 보호층(320)의 폭은 도 10에 도시된 바와 같이 W로 정의된다. 보호층(320)의 높이는 도 10에 도시된 바와 같이 H로 정의된다. 일부 실시예들에서, W는 대략 5 um 내지 대략 30 um 범위에 있다. H는 대략 5 um 내지 대략 50 um 범위에 있다.
실시예들에 따라, 디바이스는 복수의 전면 상호 접속 구조물들, 전면 상호 접속 구조물들의 제 1 측면 상의 복수의 제 1 범프들, 유전체층 및 유전체층에 임베딩된 복수의 금속 구조물들을 포함하는 복수의 후면 상호 접속 구조물들, 및 전면 상호 접속 구조물들의 제 2 측면 상의 제 1 반도체 다이를 포함하는 하부 패키지를 포함하고, 제 1 반도체 다이는 전면 상호 접속 구조물들과 후면 상호 접속 구조물들 사이에 있다.
디바이스는 후면 상호 접속 구조물들에 본딩된 상부 패키지를 더 포함하고, 상부 패키지는 제 2 범프 및 보호층을 포함하고, 제 2 범프 및 대응하는 금속 구조물은 상부 패키지와 하부 패키지 사이에 조인트 구조물을 형성하며, 보호층은 유전체층의 상부 표면과 직접 접촉하는 제 1 에지 및 제 2 범프의 하위 부분을 둘러싸는 제 2 에지를 갖는다.
실시예에 따라, 디바이스는 조인트 구조물을 통해 하부 패키지 상에 장착된 상부 패키지를 포함하고, 조인트 구조물은 하부 패키지에 임베딩된 금속 구조물에 결합된 상부 패키지의 솔더 볼, 및 하부 패키지의 상부 표면과 직접 접촉하는 제 1 에지 및 솔더 볼의 하위 부분을 둘러싸는 제 2 에지를 갖는 에폭시 보호층을 포함한다.
실시예에 따라, 방법은 하부 패키지의 금속 구조물의 상부 표면 위에 트렌치를 형성하는 단계, 트렌치에 에폭시 플럭스 물질을 분배하는 단계, 하부 패키지 상에 상부 패키지를 장착하는 단계로서, 상부 패키지의 솔더 볼이 금속 구조물의 상부 표면과 직접 접촉하는 것인, 장착하는 단계, 및 조인트 구조물을 형성하기 위해 리플로우 공정을 수행하는 단계를 포함하고, 조인트 구조물은 하부 패키지의 금속 구조물에 결합된 상부 패키지의 솔더 볼, 및 하부 패키지의 상부 표면과 직접 접촉하는 제 1 에지 및 솔더 볼의 하위 부분을 둘러싸는 제 2 에지를 갖는 에폭시 보호층을 포함한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    하부 패키지; 및
    상부 패키지를 포함하고,
    상기 하부 패키지는,
    복수의 전면 상호 접속 구조물들;
    상기 전면 상호 접속 구조물들의 제 1 측면 상의 복수의 제 1 범프들;
    유전체층 및 상기 유전체층에 임베딩된 복수의 금속 구조물들을 포함하는 복수의 후면 상호 접속 구조물들; 및
    상기 전면 상호 접속 구조물들의 제 2 측면 상의 제 1 반도체 다이
    를 포함하고, 상기 제 1 반도체 다이는 상기 전면 상호 접속 구조물들과 상기 후면 상호 접속 구조물들 사이에 있으며;
    상기 상부 패키지는 상기 후면 상호 접속 구조물들에 본딩되고, 상기 상부 패키지는,
    제 2 범프로서, 상기 제 2 범프 및 상기 복수의 금속 구조물들은 상기 상부 패키지와 상기 하부 패키지 사이에 조인트 구조물을 형성하는 것인, 제 2 범프; 및
    상기 유전체층의 상부 표면과 직접 접촉하는 제 1 에지 및 상기 제 2 범프의 하위 부분을 둘러싸는 제 2 에지를 갖고, 상기 하부 패키지의 상기 유전체층의 측벽으로부터 상기 제 2 범프의 상기 하위 부분의 표면까지 연장되며, 상기 제 2 범프와 상기 유전체층 사이의 간극을 충전하는 보호층
    을 포함하는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 보호층은 에폭시를 포함하는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 전면 상호 접속 구조물들의 상기 제 2 측면 상의 제 2 반도체 다이
    를 더 포함하고, 상기 제 2 반도체 다이는 상기 전면 상호 접속 구조물들과 상기 후면 상호 접속 구조물들 사이에 있는 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 반도체 다이는 몰딩 컴파운드층에 임베딩되고, 상기 몰딩 컴파운드층은 상기 전면 상호 접속 구조물들과 상기 후면 상호 접속 구조물들 사이에 있는 것인, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 몰딩 컴파운드층의 복수의 관통 비아들
    을 더 포함하고, 상기 관통 비아들은 상기 전면 상호 접속 구조물들과 상기 후면 상호 접속 구조물들 사이에 전기적으로 결합되는 것인, 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 보호층은,
    상기 제 2 범프의 상기 하위 부분을 둘러싸는 제 1 부분; 및
    상기 유전체층과 상기 제 2 범프 사이의 간극의 제 2 부분
    을 포함하는 것인, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    조인트 구조물을 통해 하부 패키지 상에 장착된 상부 패키지
    를 포함하고, 상기 조인트 구조물은,
    상기 하부 패키지에 임베딩된 금속 구조물에 결합된 상기 상부 패키지의 솔더 볼; 및
    상기 하부 패키지의 상부 표면과 직접 접촉하는 제 1 에지 및 상기 솔더 볼의 하위 부분을 둘러싸는 제 2 에지를 갖는 에폭시 보호층
    을 포함하고, 상기 에폭시 보호층은 상기 하부 패키지의 유전체층의 측벽으로부터 상기 솔더 볼의 상기 하위 부분의 표면까지 연장되며, 상기 솔더 볼과 상기 유전체층 사이의 간극을 충전하는 것인, 반도체 디바이스.
  8. 반도체 디바이스의 형성 방법에 있어서,
    하부 패키지의 금속 구조물의 상부 표면 위에 트렌치를 형성하는 단계;
    상기 트렌치에 에폭시 플럭스 물질을 분배하는 단계;
    상기 하부 패키지 상에 상부 패키지를 장착하는 단계로서, 상기 상부 패키지의 솔더 볼이 상기 금속 구조물의 상기 상부 표면과 직접 접촉하는 것인, 상기 하부 패키지 상에 상부 패키지를 장착하는 단계, 및
    조인트 구조물을 형성하기 위해 리플로우 공정을 수행하는 단계
    를 포함하고, 상기 조인트 구조물은,
    상기 하부 패키지의 상기 금속 구조물에 결합된 상기 상부 패키지의 상기 솔더 볼; 및
    상기 하부 패키지의 상부 표면과 직접 접촉하는 제 1 에지 및 상기 솔더 볼의 하위 부분을 둘러싸는 제 2 에지를 갖는 에폭시 보호층
    을 포함하고, 상기 에폭시 보호층은 상기 하부 패키지의 유전체층의 측벽으로부터 상기 솔더 볼의 상기 하위 부분의 표면까지 연장되며, 상기 솔더 볼과 상기 유전체층 사이의 간극을 충전하는 것인, 반도체 디바이스 형성 방법.
  9. 제 8 항에 있어서,
    금속 라인 또는 관통 비아 중 적어도 하나 위에 상기 트렌치를 형성하는 단계;
    상기 트렌치에 상기 에폭시 플럭스 물질을 분배하는 단계; 및
    조인트 구조물을 형성하기 위해 상기 리플로우 공정을 수행하는 단계
    를 더 포함하고, 상기 에폭시 보호층의 하부는 상기 금속 라인 또는 상기 관통 비아 중 적어도 하나의 상부 표면과 직접 접촉하는 것인, 반도체 디바이스 형성 방법.
  10. 제 8 항에 있어서,
    관통 비아 위에 상기 트렌치를 형성하는 단계로서, 상기 트렌치의 하부는 상기 관통 비아의 상부 표면보다 낮은 것인, 관통 비아 위에 상기 트렌치를 형성하는 단계;
    상기 트렌치에 상기 에폭시 플럭스 물질을 분배하는 단계; 및
    조인트 구조물을 형성하기 위해 상기 리플로우 공정을 수행하는 단계
    를 더 포함하고, 상기 에폭시 보호층의 하부는 상기 관통 비아의 상부 표면보다 낮은 것인, 반도체 디바이스 형성 방법.
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