KR20220008088A - 반도체 패키지 - Google Patents

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KR20220008088A
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semiconductor
redistribution pattern
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권오국
김효은
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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Abstract

본 발명에 따른 반도체 패키지가 제공될 수 있다. 본 발명의 실시예들에 따르면, 반도체 패키지는 반도체 기판 및 상기 반도체 기판의 상면 상의 재배선 패턴을 포함하는 제1 반도체칩, 상기 재배선 패턴은 내측벽을 노출시키는 홀을 갖고; 상기 제1 반도체칩의 상면 상의 제2 반도체칩; 및 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재된 범프 구조체를 포함할 수 있다. 상기 범프 구조체는 상기 홀 내에 배치되어, 상기 재배선 패턴의 상기 내측벽과 접촉할 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 반도체 패키지의 범프 구조체에 관한 것이다.
반도체 장치의 고집적 및 고성능 동작을 위하여, 반도체칩들을 적층시키는 방안이 제시되고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수의 칩들이 실장되는 멀티 칩 패키지(Multi-Chip Package) 또는 적층된 이종 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다. 전자 장치가 소형화됨에 따라, 반도체 패키지의 두께가 감소될 것이 요구되고 있다. 또한, 반도체 패키지 동작 시, 적층된 반도체칩들에서 발생하는 열을 효과적으로 내보낼 수 있는 열 방출 특성이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 적층된 반도체 칩들 간 거리를 감소시킴과 동시에 열적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 실시예들에 따르면, 반도체 패키지는 반도체 기판 및 상기 반도체 기판의 상면 상의 재배선 패턴을 포함하는 제1 반도체칩, 상기 재배선 패턴은 내측벽을 노출시키는 홀을 갖고; 상기 제1 반도체칩의 상면 상의 제2 반도체칩; 및 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재된 범프 구조체를 포함할 수 있다. 상기 범프 구조체는 상기 홀 내에 배치되어, 상기 재배선 패턴의 상기 내측벽과 접촉할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 반도체 기판 및 상기 반도체 기판의 상면 상에 배치된 재배선 패턴을 포함하는 제1 반도체칩, 상기 재배선 패턴은 홀을 갖고; 상기 제1 반도체칩의 상면 상의 제2 반도체칩; 상기 홀 내에 제공되어, 상기 재배선 패턴의 내측벽과 접촉하는 솔더 패턴; 및 상기 솔더 패턴 및 상기 제2 반도체칩 사이에 개재된 필라 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩의 상면 상에 배치된 제2 반도체칩; 및 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재된 범프 구조체를 포함할 수 있다. 상기 제1 반도체칩은: 제1 반도체 기판; 상기 제1 반도체 기판의 하면 상에 배치되고, 제1 집적 회로들을 포함하는 제1 회로층; 상기 제1 반도체 기판 내에 배치된 제1 관통 구조체; 상기 제1 반도체 기판의 상면 상에 배치되고, 상기 제1 관통 구조체와 접속하는 제1 재배선 패턴; 상기 제1 재배선 패턴의 상면 상의 제1 보호층; 및 상기 제1 반도체 기판 및 상기 제1 재배선 패턴 사이의 상부 절연층을 포함할 수 있다. 상기 제2 반도체칩은: 제2 반도체 기판; 및 상기 제2 반도체 기판의 하면 상에 배치되고, 제2 집적 회로들을 포함하는 제2 회로층; 및 상기 제2 회로층의 하면 상에 배치되고, 상기 제2 집적 회로들와 전기적으로 연결되는 칩 패드를 포함할 수 있다. 상기 제1 재배선 패턴은 내측벽을 노출시키는 홀을 가질 수 있다. 상기 범프 구조체는: 상기 홀 내에 제공되어, 상기 제1 재배선 패턴의 상기 내측벽과 접촉하는 솔더 패턴; 및 상기 솔더 패턴 및 상기 제2 반도체칩의 상기 칩 패드 사이의 필라 패턴을 포함할 수 있다.
본 발명에 따르면, 범프 구조체가 제1 반도체칩 및 제2 반도체칩 사이에 개재될 수 있다. 제1 반도체칩은 제1 홀을 갖는 제1 재배선 패턴을 포함할 수 있다. 범프 구조체는 제1 홀 내에 배치되어, 제1 재배선 패턴의 내측벽과 접촉할 수 있다. 범프 구조체의 하면은 제1 재배선 패턴의 상면보다 더 낮은 레벨에 배치될 수 있다. 이에 따라, 제1 및 제2 반도체칩들 사이의 간격이 감소하고, 반도체 패키지는 소형화될 수 있다.
범프 구조체가 제1 홀 내에 배치되므로, 범프 구조체의 전기적 쇼트 발생 리스크가 감소될 수 있다. 제1 및 제2 반도체칩들 사이의 언더필 패턴의 두께가 감소하여, 반도체 패키지의 열 방출 특성이 향상될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다.
도 1c는 실시예들에 따른 범프 구조체, 제1 재배선 패턴, 및 관통 구조체의 배치를 설명하기 위한 평면도이다.
도 1d는 도 1a의 Ⅱ영역을 확대 도시한 도면으로, 도 1c의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다.
도 1e는 제1 및 제2 반도체칩들 사이의 전기적 연결 과정을 설명하기 위한 도면이다.
도 2a는 실시예들에 따른 범프 구조체 및 제1 재배선 패턴을 설명하기 위한 도면이다.
도 2b는 실시예들에 따른 제1 재배선 패턴 및 제1 보호층을 설명하기 위한 도면이다.
도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2d는 실시예들에 따른 범프 구조체 및 제1 관통 구조체의 전기적 연결을 설명하기 위한 도면이다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4a은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4b는 도 4a의 Ⅳ영역을 확대 도시하였다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다. 도 1c는 실시예들에 따른 범프 구조체, 제1 재배선 패턴, 및 관통 구조체의 배치를 설명하기 위한 평면도이다. 도 1d는 도 1a의 Ⅱ영역을 확대 도시한 도면으로, 도 1c의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다.
도 1a, 도 1b, 도 1c, 및 도 1d를 참조하면, 반도체 패키지는 제1 반도체칩(100), 제2 반도체칩(200), 및 범프 구조체(300)를 포함할 수 있다. 반도체 패키지는 패키지 기판(900) 및 외부 단자(950)를 더 포함할 수 있다. 패키지 기판(900)은 절연 베이스층(910), 기판 패드(920), 및 내부 배선(930)을 포함할 수 있다. 절연 베이스층(910)은 단일층 또는 복수의 층들을 포함할 수 있다. 기판 패드(920)는 패키지 기판(900)의 상면 상에 노출될 수 있다. 내부 배선(930)은 절연 베이스층(910) 내에 배치되고, 기판 패드(920)와 접속할 수 있다. 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통한 간접적으로 연결/접속되는 것을 포함한다. 본 명세서에서 패키지 기판(900)과 전기적으로 연결된다는 것은 내부 배선(930)과 전기적으로 연결되는 것을 의미할 수 있다. 기판 패드(920) 및 내부 배선(930)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 일 예로, 패키지 기판(900)은 회로 패턴을 갖는 인쇄 회로 기판일 수 있다. 다른 예로, 재배선층이 패키지 기판(900)으로 사용될 수 있다. 재배선층이 패키지 기판(900)으로 사용되는 경우, 절연 베이스층(910)은 감광성 폴리머를 포함할 수 있다. 재배선층이 패키지 기판(900)으로 사용되는 경우, 내부 배선(930)은 씨드층 및 상기 씨드층 상의 금속층을 포함할 수 있다.
외부 단자(950)가 패키지 기판(900)의 하면 상에 제공되고, 내부 배선(930)과 접속할 수 있다. 외부의 전기적 신호들은 외부 단자(950)를 통해 내부 배선(930)으로 전달될 수 있다. 외부 단자(950)는 솔더볼을 포함할 수 있다. 외부 단자(950)는 솔더 물질과 같은 금속을 포함할 수 있다. 솔더 물질은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다.
제1 반도체칩(100)이 패키지 기판(900)의 상면 상에 실장될 수 있다. 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 회로층(120), 제1 칩 패드(150), 제1 관통 구조체(140), 제1 재배선 패턴(160), 및 제1 보호층(180)을 포함할 수 있다. 제1 반도체 기판(110)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 제1 반도체 기판(110)은 서로 대향하는 상면(110a) 및 하면(110b)을 가질 수 있다.
제1 회로층(120)이 제1 반도체 기판(110)의 하면(110b) 상에 배치될 수 있다. 도 1b와 같이 제1 회로층(120)은 제1 절연층(121), 제1 집적 회로들(123), 및 제1 배선 구조체(125)를 포함할 수 있다. 제1 집적 회로들(123)은 제1 반도체 기판(110)의 하면(110b) 상에 제공될 수 있다. 제1 집적 회로들(123)은 예를 들어, 트랜지스터들을 포함할 수 있다. 제1 집적 회로들(123)은 로직 회로, 메모리 회로, 및/또는 이들의 조합을 포함할 수 있다. 제1 절연층(121)은 제1 반도체 기판(110)의 하면(110b) 상에 배치되며, 제1 집적 회로들(123)을 덮을 수 있다. 도시하지 않았으나, 제1 절연층(121)은 적층된 복수의 층들을 포함할 수 있다. 제1 절연층(121)은 실리콘 함유 절연 물질을 포함할 수 있다. 실리콘 함유 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트를 포함할 수 있다. 제1 배선 구조체(125)는 제1 절연층(121) 내에 제공될 수 있다. 제1 배선 구조체(125)는 제1 집적 회로들(123)과 전기적으로 연결될 수 있다. 본 명세서에서 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 집적 회로들와 전기적으로 연결되는 것을 의미할 수 있다. 제1 배선 구조체(125)는 배선 패턴 및 상기 배선 패턴과 연결된 비아 패턴을 포함할 수 있다. 배선 패턴은 제1 반도체 기판(110)의 하면(110b)과 나란한 방향으로 연장되는 장축을 가질 수 있다. 비아 패턴의 장축은 제1 반도체 기판(110)의 하면(110b)과 교차하는 방향과 나란할 수 있다. 비아 패턴은 복수의 배선 패턴들 사이에서 배선 패턴들과 접속할 수 있다. 배선 패턴들 각각의 너비는 그와 직접 접속하는 비아 패턴의 너비보다 작을 수 있다. 제1 배선 구조체(125)는 구리, 알루미늄, 티타늄, 또는 텅스텐과 같은 금속을 포함할 수 있다.
제1 칩 패드(150)는 제1 반도체칩(100)의 하면 상에 노출될 수 있다. 제1 칩 패드(150)는 제1 회로층(120)의 하면 상에 배치될 수 있다. 제1 칩 패드(150)는 제1 배선 구조체(125)를 통해 집적 회로들과 전기적으로 연결될 수 있다. 제1 칩 패드(150)는 제1 배선 구조체(125)와 다른 물질을 포함할 수 있다. 제1 칩 패드(150)는 알루미늄과 같은 금속을 포함할 수 있다.
제1 반도체칩(100)은 도 1b와 같이 제1 하부 절연 패턴(130)을 더 포함할 수 있다. 제1 하부 절연 패턴(130)은 제1 절연층(121)의 하면 상에 제공되며, 제1 칩 패드(150)의 엣지 부분을 더 덮을 수 있다. 제1 하부 절연 패턴(130)은 제1 칩 패드(150)의 적어도 일부를 노출시킬 수 있다. 제1 하부 절연 패턴(130)은 절연성 폴리머 또는 실리콘계 절연 물질을 포함할 수 있다.
반도체 패키지는 본딩 범프(350)를 더 포함할 수 있다. 본딩 범프(350)는 도 1a와 같이 패키지 기판(900) 및 제1 반도체칩(100) 사이에 개재되어, 패키지 기판(900) 및 제1 반도체칩(100)과 전기적으로 연결될 수 있다. 예를 들어, 본딩 범프(350)는 기판 패드(920) 및 제1 칩 패드(150)와 접속할 수 있다. 본딩 범프(350)는 솔더볼, 범프, 또는 필라를 포함할 수 있다. 본딩 범프(350)는 도전 물질을 포함할 수 있다.
제1 관통 구조체(140)가 제1 반도체 기판(110) 내에 배치될 수 있다. 제1 관통 구조체(140)는 제1 반도체 기판(110)의 상면(110a) 및 하면(110b)을 관통할 수 있다. 제1 관통 구조체(140)는 제1 회로층(120)의 적어도 일부를 더 관통할 수 있다. 예를 들어, 제1 관통 구조체(140)는 도 1b와 같이 제1 절연층(121)의 상부를 더 관통할 수 있다. 제1 관통 구조체(140)는 제1 배선 구조체(125)를 통해 제1 집적 회로들(123) 및 제1 칩 패드(150) 중 적어도 하나와 전기적으로 연결될 수 있다.
도 1a 및 도 1d와 같이 제1 재배선 패턴(160)이 제1 반도체 기판(110)의 상면 상에 배치될 수 있다. 본 명세서에서, 어떤 구성 요소가 다른 구성 요소상에 있다고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성 요소가 개재될 수도 있다. 예를 들어, 제1 반도체 기판(110)의 상면(110a) 및 제1 재배선 패턴(160) 사이에 제1 상부 절연층(170)이 더 배치될 수 있다. 제1 상부 절연층(170)은 실리콘 함유 절연 물질을 포함할 수 있다. 도시되지 않았으나, 제1 상부 절연층(170)은 적층된 복수의 층들을 포함할 수 있다. 제1 재배선 패턴(160)이 제1 반도체 기판(110)의 상면(110a)과 직접 접촉하는 경우, 제1 재배선 패턴(160) 및 제1 반도체 기판(110) 사이의 결합력은 비교적 약할 수 있다. 실시예들에 따르면, 제1 재배선 패턴(160)이 제1 상부 절연층(170)에 의해 제1 반도체 기판(110)에 안정적으로 고정될 수 있다.
제1 재배선 패턴(160)은 제1 관통 구조체(140)를 덮을 수 있다. 예를 들어, 제1 재배선 패턴(160)의 일 단부는 제1 관통 구조체(140)의 상면 상에 배치되어, 제1 관통 구조체(140)의 상면과 접촉할 수 있다. 제1 재배선 패턴(160)은 제1 관통 구조체(140)와 전기적으로 연결될 수 있다. 이에 따라, 제1 재배선 패턴(160)이 제1 관통 구조체(140)를 통해 제1 집적 회로들(123) 및 패키지 기판(900)과 전기적으로 연결될 수 있다.
제1 재배선 패턴(160)은 도 1d와 같이 제1 홀(169)을 가질 수 있다. 제1 홀(169)은 제1 재배선 패턴(160)의 상면을 관통하고, 제1 재배선 패턴(160)의 내측벽(160c)을 노출시킬 수 있다. 제1 홀(169)은 제1 재배선 패턴(160)의 하면을 더 관통하여, 제1 상부 절연층(170) 또는 제1 반도체 기판(110)을 노출시킬 수 있다. 제1 홀(169)은 제1 관통 구조체(140)와 수직적으로 오버랩되지 않을 수 있다. 본 명세서에서 수직적은 제1 반도체 기판(110)의 상면(110a)과 수직한 것을 의미할 수 있다. 도 1c와 같이 제1 홀(169)은 제1 관통 구조체(140)와 평면적 관점에서 이격될 수 있다. 제1 홀(169)은 평면적 관점에서 라운드진 사각형의 형상을 가질 수 있다. 제1 홀(169)의 평면적 형상을 다양하게 변형될 수 있다. 예를 들어, 제1 홀(169)은 팔각형 또는 원형의 형상을 가질 수 있다.
제1 재배선 패턴(160)은 씨드 패턴(161) 및 도전 패턴(162)을 포함할 수 있다. 씨드 패턴(161)은 예를 들어, 티타늄 및 구리 중에서 적어도 하나를 포함할 수 있다. 제1 재배선 패턴(160)의 하면은 씨드 패턴(161)의 하면을 의미할 수 있다. 도전 패턴(162)은 씨드 패턴(161) 상에 형성될 수 있다. 도전 패턴(162)은 구리, 니켈, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 도전 패턴(162)은 씨드 패턴(161)을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다. 도전 패턴(162)의 두께는 씨드 패턴(161)의 두께보다 더 클 수 있다. 제1 재배선 패턴(160)의 상면은 도전 패턴(162)의 상면을 의미할 수 있다. 도 1d를 제외한 도면들의 제1 재배선 패턴(160)의 도시에 있어서, 간소화를 위해 씨드 패턴(161) 및 도전 패턴(162)을 구분하여 도시하지 않는다. 그러나, 이것이 제1 재배선 패턴(160)이 씨드 패턴(161) 및 도전 패턴(162)을 포함하는 점을 배제하는 것은 아니다.
제1 보호층(180)이 제1 반도체 기판(110)의 상면(110a) 상에 제공될 수 있다. 예를 들어, 제1 보호층(180)은 제1 재배선 패턴(160)의 상면과 외측벽 및 제1 상부 절연층(170)의 상면을 덮을 수 있다. 제1 보호층(180)은 유기 절연층일 수 있다. 예를 들어, 제1 보호층(180)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 보호층(180)은 제1 재배선 패턴(160)의 제1 홀(169) 내로 연장되지 않을 수 있다. 제1 보호층(180)은 제1 재배선 패턴(160)의 내측벽(160c)을 덮지 않을 수 있다. 제1 보호층(180)은 제1 오프닝(189)을 가질 수 있다. 제1 오프닝(189)은 제1 보호층(180)의 상면(180a) 및 하면을 관통할 수 있다. 제1 오프닝(189)은 제1 홀(169)과 연결될 수 있다. 제1 오프닝(189)은 제1 보호층(180)의 내측벽(180c)을 노출시킬 수 있다. 제1 보호층(180)의 내측벽(180c)은 제1 재배선 패턴(160)의 내측벽(160c)과 공면(coplanar)을 이룰 수 있다.
제2 반도체칩(200)이 제1 반도체칩(100) 상에 배치될 수 있다. 제2 반도체칩(200)은 제1 반도체칩(100)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(100)은 로직칩이고, 제2 반도체칩(200)은 메모리칩일 수 있다. 이와 달리, 제2 반도체칩(200)은 제1 반도체칩(100)과 동일한 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(100) 및 제2 반도체칩(200) 각각은 메모리칩일 수 있다. 도 1a와 같이 제2 반도체칩(200)은 제1 반도체칩(100)과 동일한 너비를 가질 수 있다. 다른 예로, 제2 반도체칩(200)의 너비는 제1 반도체칩(100)의 너비와 다를 수 있다.
제2 반도체칩(200)은 제2 반도체 기판(210), 제2 회로층(220), 및 제2 칩 패드(250)을 포함할 수 있다. 제2 반도체 기판(210)은 제1 반도체 기판(110)의 예에서 설명한 물질들 중에서 적어도 하나를 포함할 수 있다. 제2 회로층(220)은 제2 반도체 기판(210)의 하면(210b) 상에 배치될 수 있다. 도 1d와 같이 제2 회로층(220)은 제2 절연층(221), 제2 집적 회로들(223), 및 제2 배선 구조체(225)를 포함할 수 있다. 제2 집적 회로들(223)은 제2 반도체 기판(210)의 하면(210b) 상에 제공될 수 있다. 제2 집적 회로들(223)은 예를 들어, 트랜지스터들을 포함할 수 있다. 제2 집적 회로들(223)은 로직 회로, 메모리 회로, 및/또는 이들의 조합을 포함할 수 있다. 제2 절연층(221)은 제2 반도체 기판(210)의 하면(210b) 상에 제공되며, 제2 집적 회로들(223)을 덮을 수 있다. 도시하지 않았으나, 제2 절연층(221)은 적층된 복수의 층들을 포함할 수 있다. 제2 절연층(221)은 실리콘 함유 절연 물질을 포함할 수 있다. 제2 배선 구조체(225)는 제2 절연층(221) 내에 제공될 수 있다. 제2 배선 구조체(225)는 제2 집적 회로들(223)과 전기적으로 연결될 수 있다. 제2 배선 구조체(225)는 배선 패턴 및 상기 배선 패턴과 연결된 비아 패턴을 포함할 수 있다. 배선 패턴은 제2 반도체 기판(210)의 하면(210b)과 나란한 방향으로 연장되는 장축을 가질 수 있다. 비아 패턴의 장축은 제2 반도체 기판(210)의 하면(210b)과 교차하는 방향과 나란할 수 있다. 비아 패턴은 복수의 배선 패턴들 사이에서 배선 패턴들과 접속할 수 있다. 배선 패턴들 각각의 너비는 그와 직접 접속하는 비아 패턴의 너비보다 작을 수 있다. 제2 배선 구조체(225)는 구리, 알루미늄, 티타늄, 또는 텅스텐과 같은 금속을 포함할 수 있다.
제2 칩 패드(250)는 제2 반도체칩(200)의 하면 상에 노출될 수 있다. 제2 칩 패드(250)는 제2 회로층(220)의 하면 상에 배치될 수 있다. 제2 칩 패드(250)는 배선 구조체(225)를 통해 제2 집적 회로들(223)과 전기적으로 연결될 수 있다. 제2 칩 패드(250)는 제2 배선 구조체(225)와 다른 물질을 포함할 수 있다. 제2 칩 패드(250)는 예를 들어, 알루미늄과 같은 금속을 포함할 수 있다.
제2 반도체칩(200)은 제2 하부 절연 패턴(230)을 더 포함할 수 있다. 제2 하부 절연 패턴(230)은 제2 회로층(220)의 하면 상에 배치되며, 제2 칩 패드(250)를 노출시킬 수 있다. 제2 하부 절연 패턴(230)은 제2 칩 패드(250)의 엣지 영역을 더 덮을 수 있다. 제2 하부 절연 패턴(230)은 실리콘계 절연 물질 또는 절연성 폴리머를 포함할 수 있다.
범프 구조체(300)가 제1 반도체칩(100) 및 제2 반도체칩(200) 사이에 개재되어, 제1 반도체칩(100) 및 제2 반도체칩(200)과 전기적으로 연결될 수 있다. 범프 구조체(300)는 솔더 패턴(310) 및 필라 패턴(320)을 포함할 수 있다. 솔더 패턴(310)은 제1 재배선 패턴(160)의 제1 홀(169) 내에 제공되어, 제1 재배선 패턴(160)의 내측벽(160c)을 덮을 수 있다. 예를 들어, 솔더 패턴(310)은 제1 재배선 패턴(160)의 내측벽(160c)과 접촉할 수 있다. 솔더 패턴(310)은 제1 보호층(180)의 제1 오프닝(189) 내에 더 제공되어, 제1 보호층(180)의 내측벽(180c)과 접촉할 수 있다. 솔더 패턴(310)은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다. 솔더 패턴(310)의 바닥면(310b)은 범프 구조체(300)의 하면에 해당할 수 있다. 솔더 패턴(310)의 바닥면(310b)은 제1 재배선 패턴(160)의 상면보다 낮은 레벨에 배치될 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있다. 두 면들 사이의 레벨 차이는 제1 반도체 기판(110)의 상면(110a)과 수직한 방향에서 측정될 수 있다. 솔더 패턴(310)의 측벽 및 바닥면(310b)의 형상은 제1 홀(169)의 측벽 및 바닥면(169b)의 형상에 대응될 수 있다. 도 1c와 같이 솔더 패턴(310)의 평면적 형상은 제1 홀(169)의 형상과 대응될 수 있다. 솔더 패턴(310)은 평면적 관점에서 라운드진 사각형의 형상을 가질 수 있다. 솔더 패턴(310)의 평면적 형상을 다양하게 변형될 수 있다. 예를 들어, 솔더 패턴(310)은 팔각형 또는 원형의 형상을 가질 수 있다.
필라 패턴(320)은 솔더 패턴(310) 및 제2 반도체칩(200) 사이 배치될 수 있다. 예를 들어, 필라 패턴(320)은 솔더 패턴(310) 및 제2 칩 패드(250) 사이에 개재되고, 솔더 패턴(310) 및 제2 칩 패드(250)와 접속할 수 있다. 필라 패턴(320)의 하부는 솔더 패턴(310)에 의해 둘러싸일 수 있다. 예를 들어, 필라 패턴(320)의 하면(320b)은 솔더 패턴(310)과 접촉할 수 있다. 필라 패턴(320)의 하부 측벽은 솔더 패턴(310)에 의해 덮힐 수 있으나, 이에 제약되지 않는다. 필라 패턴(320)의 적어도 일부는 제1 오프닝(189) 내에 제공될 수 있다. 일 예로, 필라 패턴(320)의 하면(320b)은 제1 보호층(180)의 상면(180a)보다 더 낮은 레벨에 배치될 수 있다. 이에 따라, 범프 구조체(300)의 높이(A1)가 감소할 수 있다. 필라 패턴(320)의 너비는 레벨에 따라 실질적으로 동일할 수 있다. 필라 패턴(320)의 상면(320a)은 범프 구조체(300)의 상면에 해당할 수 있다. 필라 패턴(320)은 구리와 같은 도전 물질을 포함할 수 있다. 도 1c와 같이 필라 패턴(320)은 평면적 관점에서 라운드진 사각형의 형상을 가질 수 있다. 다른 예로, 필라 패턴(320)은 팔각형 또는 원형의 형상을 가질 수 있다. 이하, 제1 및 제2 반도체칩들(100, 200) 사이의 전기적 연결 및 범프 구조체(300)에 대하여 설명한다.
도 1e는 제1 및 제2 반도체칩들 사이의 전기적 연결 과정을 설명하기 위한 도면으로, 도 1a의 Ⅱ영역을 확대 도시한 도면에 대응된다. 도 1e에 있어서, 간소화를 위해 제1 집적 회로들 및 제1 배선 구조체의 도시는 생략한다.
도 1e를 참조하면, 제2 반도체칩(200)이 준비될 수 있다. 제2 반도체칩(200)은 앞서 설명한 바와 같은 제2 반도체 기판(210), 제2 회로층(220), 제2 칩 패드(250), 및 제2 하부 절연 패턴(230)을 포함할 수 있다. 이 때, 제2 반도체칩(200)의 제2 칩 패드(250) 상에 예비 범프 구조체(300P)가 형성될 수 있다. 예비 범프 구조체(300P)는 필라 패턴(320) 및 예비 솔더 패턴(310P)을 포함할 수 있다. 예비 솔더 패턴(310P)은 솔더볼의 형상을 가질 수 있다. 예를 들어, 예비 솔더 패턴(310P)의 하부는 반구와 같은 형상을 가질 수 있다. 예비 솔더 패턴(310P)이 제1 재배선 패턴(160)의 제1 홀(169) 내에 제공되도록 제2 반도체칩(200)이 제1 반도체칩(100) 상에 배치될 수 있다. 예비 솔더 패턴(310P)의 리플로우 공정이 수행될 수 있다. 상기 리플로우 공정은 예비 솔더 패턴(310P)의 녹는점 이상의 온도 조건에서 수행될 수 있으나, 이에 제약되지 않는다. 공정상 오차로 인해 예비 범프 구조체(300P)의 중심축이 제1 홀(169)의 중심축과 오프셋 되더라도, 예비 솔더 패턴(310P)이 제1 홀(169) 내에 제공되므로, 상기 리플로우 공정이 완료된 후, 솔더 패턴(310)이 제1 재배선 패턴(160)의 측벽과 양호하게 접촉할 수 있다. 그 결과, 도 1a 내지 도 1d에서 설명한 범프 구조체(300)가 형성될 수 있고, 제1 반도체칩(100) 및 제2 반도체칩(200)이 범프 구조체(300)를 통해 서로 전기적으로 연결될 수 있다. 도 1a와 같이 범프 구조체(300)는 서로 옆으로 이격된 복수의 범프 구조체들(300)을 포함할 수 있다. 제1 홀(169)은 서로 분리된 복수의 제1 홀들(169)을 포함할 수 있다. 제1 홀들(169)이 생략된 경우, 리플로우 공정에 동안 복수의 예비 솔더 패턴들(310P)은 유동성을 가짐에 따라 서로 접촉할 수 있다. 이 경우, 범프 구조체들(300) 사이의 전기적 쇼트가 발생할 수 있다. 실시예들에 따르면, 제1 홀들(169)은 예비 솔더 패턴들(310P)을 각각 물리적으로 격리시킬 수 있다. 예를 들어, 예비 솔더 패턴들(310P) 각각은 대응되는 제1 홀(169) 내에 제공되므로, 예비 솔더 패턴들(310P)이 유동성을 가지더라도 서로 접촉하지 않을 수 있다. 복수의 솔더 패턴들(310) 사이의 전기적 쇼트의 발생이 방지될 수 있다. 이에 따라, 범프 구조체(300) 및 이를 포함하는 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1a 내지 도 1d를 다시 참조하면, 범프 구조체(300)는 제1 재배선 패턴(160)을 통해 제1 관통 구조체(140)와 전기적으로 연결 수 있다. 제1 재배선 패턴(160)이 제공되므로, 범프 구조체(300) 및 제1 관통 구조체(140)는 서로 수직적으로 정렬되지 않을 수 있다. 이에 따라, 범프 구조체(300) 및 제1 관통 구조체(140)의 배치가 보다 자유롭게 설계될 수 있다.
몰딩막(400)이 패키지 기판(900)의 상면 상에 배치되어, 제1 반도체칩(100) 및 제2 반도체칩(200)을 덮을 수 있다. 도시된 바와 달리, 몰딩막(400)은 제1 및 제2 반도체칩들(100, 200)의 측벽들을 덮되, 제2 반도체칩(200)의 상면을 노출시킬 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
제1 언더필막(410)이 패키지 기판(900) 및 제1 반도체칩(100) 사이의 제1 갭 영역에 제공되어, 본딩 범프(350)를 밀봉할 수 있다. 제1 언더필막(410)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 제1 언더필막(410)은 몰딩막(400)과 다른 물질을 포함할 수 있다.
제2 언더필막(420)이 제1 반도체칩(100)의 상면 및 제2 반도체칩(200)의 하면 사이의 제2 갭 영역에 개재될 수 있다. 제2 언더필막(420)은 범프 구조체(300)를 밀봉할 수 있다. 제2 언더필막(420)은 필라 패턴(320)의 측벽을 덮을 수 있다. 제2 언더필막(420)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다만, 제2 언더필막(420)은 몰딩막(400)과 다른 물질을 포함할 수 있다. 일 예로, 제2 언더필막(420)에 포함된 절연성 폴리머는 몰딩막(400)에 포함된 절연성 폴리머와 다른 화학 구조, 수평균 분자량, 치환된 그룹, 또는 조성비를 가질 수 있다.
제1 홀(169) 및 제1 오프닝(189)이 생략된 경우, 범프 구조체(300)의 하면은 제1 보호층(180)의 상면(180a)과 동일하거나 더 높은 레벨에 배치될 수 있다. 이 경우, 제1 반도체칩(100) 및 제2 반도체칩(200) 사이의 간격(A2)은 범프 구조체(300)의 높이(A1)과 동일하거나 더 클 수 있다. 실시예들에 따르면 범프 구조체(300)의 일부가 제1 홀(169) 내에 제공되므로, 제1 반도체칩(100) 및 제2 반도체칩(200) 사이의 간격(A2)은 범프 구조체(300)의 높이(A1)보다 더 작을 수 있다. 이에 따라, 제1 반도체칩(100) 및 제2 반도체칩(200) 사이의 간격(A2)이 감소하고, 반도체 패키지의 높이가 감소할 수 있다. 이 때, 제1 반도체칩(100) 및 제2 반도체칩(200) 사이의 간격(A2)은 제1 재배선 패턴(160) 상의 제1 보호층(180)의 상면(180a) 및 제2 하부 절연 패턴(230)의 하면 사이의 간격일 수 있다. 제1 및 제2 반도체칩들(100, 200) 사이의 간격(A2)은 제2 언더필막(420)의 두께와 실질적으로 동일할 수 있다. 상기 제2 언더필막(420)의 두께는 제1 재배선 패턴(160) 상의 제1 보호층(180)의 상면(180a) 상에 배치된 제2 언더필막(420)의 두께에 해당할 수 있다. 즉, 제2 언더필막(420)의 두께는 제1 재배선 패턴(160)과 수직적으로 오버랩되는 위치에서 측정될 수 있다. 범프 구조체(300)의 높이(A1)는 필라 패턴(320)의 상면(320a) 및 솔더 패턴(310)의 바닥면(310b) 사이의 간격으로 정의될 수 있다. 제2 언더필막(420)의 두께는 필라 패턴(320)의 상면(320a) 및 솔더 패턴(310)의 바닥면(310b) 사이의 간격보다 더 작을 수 있다.
범프 구조체(300)의 높이(A1)가 30μm보다 큰 경우, 반도체 패키지의 높이가 증가될 수 있다. 실시예들에 따르면, 범프 구조체(300)의 높이(A1)는 대략 5 μm 내지 대략 30 μm일 수 있다.
제1 및 제2 반도체칩들(100, 200) 사이의 간격(A2)이 20μm보다 큰 경우, 반도체 패키지가 소형화되기 어려울 수 있다. 실시예들에 따르면, 제1 및 제2 반도체칩들(100, 200) 사이의 간격(A2)은 대략 3 μm 내지 대략 20 μm일 수 있다. 이에 따라, 반도체 패키지가 더욱 소형화될 수 있다.
제1 홀(169)의 깊이 및 제1 오프닝(189)의 깊이의 합은 범프 구조체(300)의 높이(A1) 및 제1 및 제2 반도체칩들(100, 200) 사이의 간격(A2)의 차이에 해당할 수 있다. 제1 홀(169)의 깊이 및 제1 오프닝(189)의 깊이의 합은 제1 보호층(180)의 상면(180a) 및 제1 홀(169)의 바닥면(169b) 사이의 레벨 차이(A3)일 수 있다. 제1 보호층(180)의 상면(180a) 및 제1 홀(169)의 바닥면(169b) 사이의 레벨 차이(A3)가 2 μm보다 작은 경우, 범프 구조체(300)가 제1 홀(169) 내에 배치되더라도 반도체 패키지의 높이가 충분히 감소하기 어려울 수 있다. 제1 보호층(180)의 상면(180a) 및 제1 홀(169)의 바닥면(169b) 사이의 레벨 차이(A3)가 20μm보다 큰 경우, 제1 재배선 패턴(160) 및 제1 보호층(180)의 두께들의 합이 지나치게 클 수 있다. 이 경우, 제1 반도체칩(100)의 높이가 감소되기 어려울 수 있다. 실시예들에 따르면, 제1 보호층(180)의 상면(180a) 및 제1 홀(169)의 바닥면(169b) 사이의 레벨 차이(A3)는 대략 2 μm 내지 대략 10 μm일 수 있다. 이에 따라, 반도체 패키지의 두께가 감소할 수 있다.
제2 언더필막(420)은 비교적 낮은 열전도율을 가질 수 있다. 예를 들어, 제2 언더필막(420)의 열전도율은 범프 구조체(300)의 열전도율보다 더 낮을 수 있다. 구체적으로, 제2 언더필막(420)의 열전도율은 솔더 패턴(310)의 열전도율 및 필라 패턴(320)의 열전도율보다 더 낮을 수 있다. 제2 언더필막(420)의 열전도율은 제1 재배선 패턴(160)의 열전도율, 제1 관통 구조체(140)의 열전도율, 제2 칩 패드(250)의 열전도율, 및 제2 배선 구조체(225)의 열전도율도다 낮을 수 있다. 제2 언더필막(420)의 두께가 증가할수록, 반도체 패키지의 열방출 특성이 저하될 수 있다. 예를 들어, 제2 언더필막(420)의 두께가 20μm 보다 크면, 반도체 패키지의 열방출 특성이 저하될 수 있다. 실시예들에 따르면, 제2 언더필막(420)의 두께가 감소하므로, 반도체 패키지 동작 시 제1 반도체칩(100)에서 발생하는 열이 보다 빠르게 외부로 방출될 수 있다. 제2 언더필막(420)의 두께는 대략 3 μm 내지 대략 20 μm일 수 있다. 이에 따라, 반도체 패키지의 열적 특성이 향상될 수 있다.
도 2a는 실시예들에 따른 범프 구조체 및 제1 재배선 패턴을 설명하기 위한 도면으로, 도 1a의 Ⅱ영역을 확대 도시한 도면 및 도 1c의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 반도체 패키지는 제1 반도체칩(100), 제2 반도체칩(200), 및 범프 구조체(300)를 포함할 수 있다. 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 관통 구조체(140), 제1 상부 절연층(170), 제1 재배선 패턴(160), 및 제1 보호층(180)을 포함할 수 있다. 제1 재배선 패턴(160)은 도 1a 내지 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제1 홀(169)은 제1 재배선 패턴(160)의 상면을 관통하되, 하면(160b)을 관통하지 않을 수 있다. 제1 홀(169)의 바닥면(169b)은 제1 재배선 패턴(160) 내에 제공될 수 있다. 이에 따라, 제1 홀(169)의 바닥면(169b)은 제1 재배선 패턴(160)을 노출시킬 수 있다. 제1 보호층(180)의 상면(180a) 및 제1 홀(169)의 바닥면(169b) 사이의 레벨 차이(A3)는 대략 2 μm 내지 대략 10 μm일 수 있다.
범프 구조체(300)는 솔더 패턴(310) 및 필라 패턴(320)을 포함하고, 솔더 패턴(310)은 제1 재배선 패턴(160)의 제1 홀(169) 내에 제공되어, 제1 홀(169)의 바닥면(169b) 및 제1 재배선 패턴(160)의 내측벽(160c)과 접촉할 수 있다. 예를 들어, 솔더 패턴(310)의 바닥면(310b) 및 측벽은 제1 재배선 패턴(160)과 접촉할 수 있다. 솔더 패턴(310) 및 제1 재배선 패턴(160)의 접촉 면적이 증가되어, 솔더 패턴(310)이 제1 재배선 패턴(160)과 보다 양호하게 전기적으로 연결될 수 있다. 솔더 패턴(310)의 바닥면(310b)은 제1 재배선 패턴(160)의 하면(160b)보다 높은 레벨에 배치될 수 있다. 솔더 패턴(310)은 제1 상부 절연층(170)과 이격될 수 있다.
도 2b는 실시예들에 따른 제1 재배선 패턴 및 제1 보호층을 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1c의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2b를 참조하면, 반도체 패키지는 제1 반도체칩(100), 제2 반도체칩(200), 및 범프 구조체(300)를 포함할 수 있다.
제1 보호층(180)은 제1 오프닝(189)을 가질 수 있다. 제1 오프닝(189)의 너비는 제1 홀(169)의 너비보다 더 클 수 있다. 예를 들어, 제1 보호층(180)의 하면에서의 제1 오프닝(189)의 너비는 제1 재배선 패턴(160)의 상면(160a)에서의 제1 홀(169)의 너비보다 더 클 수 있다. 이에 따라, 제1 오프닝(189)은 제1 재배선 패턴(160)의 상면(160a) 및 제1 보호층(180)의 내측벽(180c)을 노출시킬 수 있다. 제1 보호층(180)의 내측벽(180c)은 제1 재배선 패턴(160)의 내측벽(160c)과 정렬되지 않을 수 있다. 제1 홀(169)은 제1 오프닝(189)과 별도의 공정에 의해 형성될 수 있다.
솔더 패턴(310)은 제1 홀(169)을 채우고, 제1 재배선 패턴(160)의 내측벽(160c)과 접촉할 수 있다. 솔더 패턴(310)은 제1 오프닝(189) 내에 더 제공될 수 있다. 솔더 패턴(310)은 제1 재배선 패턴(160)의 노출된 상면(160a) 및 제1 보호층(180)의 내측벽(180c) 상으로 더 연장될 수 있다. 이에 따라, 솔더 패턴(310)의 측벽은 단차를 가질 수 있다.
도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1c의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2c를 참조하면, 반도체 패키지는 제1 반도체칩(100), 제2 반도체칩(200), 및 범프 구조체(300)를 포함할 수 있다. 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 관통 구조체(140), 제1 상부 절연층(170), 제1 재배선 패턴(160), 및 제1 보호층(180)에 더하여, 제1 하부 재배선 패턴(163) 및 제1 하부 보호층(183)을 포함할 수 있다. 제1 반도체 기판(110), 제1 회로층(120), 제1 관통 구조체(140), 제1 상부 절연층(170), 제1 재배선 패턴(160), 및 제1 보호층(180)은 도 1a 내지 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제1 재배선 패턴(160)은 제1 관통 구조체(140)와 직접 접촉하지 않을 수 있다.
제1 하부 재배선 패턴(163)은 제1 반도체 기판(110)의 상면(110a) 및 제1 재배선 패턴(160) 사이에 개재될 수 있다. 예를 들어, 제1 하부 재배선 패턴(163)은 제1 상부 절연층(170) 및 제1 재배선 패턴(160) 사이에 개재될 수 있다. 제1 하부 재배선 패턴(163)은 제1 관통 구조체(140) 상에 배치되며, 제1 관통 구조체(140)와 접촉할 수 있다. 제1 하부 재배선 패턴(163)은 제1 재배선 패턴(160)의 예에서 설명한 바와 실질적으로 동일한 물질을 포함할 수 있다.
제1 하부 보호층(183)이 제1 하부 재배선 패턴(163) 및 제1 상부 절연층(170) 상에 배치되어, 제1 하부 재배선 패턴(163) 및 제1 상부 절연층(170)을 덮을 수 있다. 제1 하부 보호층(183)은 유기 절연층일 수 있다. 예를 들어, 제1 하부 보호층(183)은 감광성 폴리머를 포함할 수 있다. 제1 하부 보호층(183)은 제1 보호층(180)과 동일한 물질을 포함하고, 제1 보호층(180) 및 제1 하부 보호층(183) 사이의 계면은 구분되지 않을 수 있다. 그러나, 본 발명은 이에 제약되지 않는다.
도전 패턴(165)은 제1 하부 보호층(183) 내에 제공되고, 제1 하부 보호층(183)을 관통할 수 있다. 도전 패턴(165)이 제1 하부 재배선 패턴(163) 상에 배치되어, 제1 하부 재배선 패턴(163)과 접속할 수 있다. 도전 패턴(165)은 예를 들어, 금속을 포함할 수 있다.
제1 재배선 패턴(160)은 제1 하부 보호층(183) 및 도전 패턴(165) 상에 배치될 수 있다. 제1 재배선 패턴(160)은 제1 상부 절연층(170)과 이격될 수 있다. 제1 재배선 패턴(160)은 도전 패턴(165) 및 제1 하부 재배선 패턴(163)을 통해 제1 관통 구조체(140)와 접속할 수 있다. 제1 재배선 패턴(160)은 제1 홀(169)을 가질 수 있다. 범프 구조체(300)는 제1 홀(169) 내에 제공되고, 솔더 패턴(310)이 제1 재배선 패턴(160)의 내측벽(160c)과 접촉할 수 있다. 제1 하부 재배선 패턴(163)은 제1 홀(169)을 가지지 않을 수 있다. 범프 구조체(300)는 제1 하부 재배선 패턴(163)과 이격될 수 있다.
다른 예로, 제1 하부 재배선 패턴(163)은 복수개의 적층된 제1 하부 재배선 패턴들(163)을 포함할 수 있고, 제1 하부 보호층(183)은 복수개의 적층된 하부 보호층들(183)을 포함할 수 있다. 이 경우, 제1 하부 재배선 패턴들(163) 사이에 제1 하부 보호층들(183)이 각각 개재될 수 있다.
도 2d는 실시예들에 따른 범프 구조체 및 제1 관통 구조체의 전기적 연결을 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1c의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다. 이하, 도 1a를 함께 참조하여 설명한다.
도 2d를 참조하면, 반도체 패키지는 제1 반도체칩(100), 제2 반도체칩(200), 및 범프 구조체(300)를 포함할 수 있다. 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 관통 구조체(140), 제1 상부 절연층(170), 제1 재배선 패턴(160), 및 제1 보호층(180)에 더하여, 제1 하부 재배선 패턴(163), 제1 하부 보호층(183), 및 도전 패턴(165)을 포함할 수 있다. 제1 관통 구조체(140), 제1 재배선 패턴(160), 제1 보호층(180), 제1 하부 재배선 패턴(163), 제1 하부 보호층(183), 및 도전 패턴(165)은 도 2c에서 설명한 바와 실질적으로 동일할 수 있다.
다만, 제1 하부 보호층(183)은 하부 오프닝(188)을 가질 수 있다. 하부 오프닝(188)은 제1 하부 보호층(183)의 상면 및 하면을 관통하며, 제1 재배선 패턴(160)의 제1 홀(169)과 연결될 수 있다. 제1 하부 재배선 패턴(163)은 하부 홀(168)을 가질 수 있다. 하부 홀(168)은 제1 하부 재배선 패턴(163)의 상면을 관통할 수 있다. 하부 홀(168)은 하부 오프닝(188)을 통해 제1 홀(169) 및 제1 오프닝(189)과 연결될 수 있다.
범프 구조체(300)는 제1 오프닝(189), 제1 홀(169), 하부 오프닝(188), 및 하부 홀(168) 내에 제공될 수 있다. 필라 패턴(320)은 제1 하부 재배선 패턴(163)의 내측벽(163c) 및 제1 재배선 패턴(160)의 내측벽(160c)과 접촉할 수 있다. 필라 패턴(320)은 제1 재배선 패턴(160) 및 제1 하부 재배선 패턴(163)을 통해 제1 관통 구조체(140)와 전기적으로 연결될 수 있다. 필라 패턴(320)은 제1 하부 보호층(183)의 내측벽 및 제1 보호층(180)의 내측벽을 더 덮을 수 있다.
도 2a 내지 도 2d의 설명에 있어서, 반도체 패키지는 도 1a 내지 도 1d의 예에서 설명한 바와 같은 패키지 기판(900), 몰딩막(400), 제1 언더필막(410), 및 본딩 범프(350) 중에서 적어도 하나를 더 포함할 수 있다. 제1 반도체칩(100)은 제1 회로층(120) 및 제1 하부 절연 패턴(130)을 더 포함할 수 있다. 도 1a 내지 도 1d의 예, 도 2a의 예, 도 2b의 예, 도 2c의 예, 또는 도 2d의 예는 서로 조합될 수 있다. 예를 들어, 도 2b 및 도 2c에 있어서, 제1 홀(169)의 제1 재배선 패턴(160)의 상면 및 하면을 관통하는 것으로 도시하였으나, 이와 달리, 제1 홀(169)은 제1 재배선 패턴(160)의 상면을 관통하되 하면을 관통하지 않을 수 있다. 이 경우, 제1 홀(169)의 바닥면은 제1 재배선 패턴(160) 내에 배치되고, 솔더 패턴(310)의 바닥면 및 측벽은 제1 재배선 패턴(160)과 접촉할 수 있다.
도 2a 내지 도 2d의 반도체 패키지들에 있어서, 범프 구조체(300)의 높이, 제1 및 제2 반도체칩들(100, 200) 사이의 간격, 제2 언더필막(420)의 두께, 및 제1 보호층(180)의 상면 및 제1 홀(169)의 바닥면 사이의 레벨 차이는 앞서 도 1a 내지 도 1d의 예에서 설명한 조건을 만족할 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 이하, 도 1d를 함께 참조하며, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 반도체 패키지는 패키지 기판(900), 제1 반도체칩(100), 복수의 제2 반도체칩들(200), 및 복수의 범프 구조체들(300)을 포함할 수 있다. 반도체 패키지는 외부 단자(950), 몰딩막(400), 제1 언더필막(410), 및 복수의 제2 언더필막들(420)을 더 포함할 수 있다. 반도체 패키지는 3차원 스택(3D stack) 패키지일 수 있다.
제1 반도체칩(100)은 패키지 기판(900) 상에 실장될 수 있다. 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 회로층(120), 제1 하부 절연 패턴(130), 제1 관통 구조체(140), 제1 재배선 패턴(160), 및 제1 보호층(180)을 포함할 수 있다.
복수의 제2 반도체칩들(200)이 제1 반도체칩(100)의 상면 상에 실장될 수 있다. 제2 반도체칩들(200)은 서로 옆으로 이격 배치될 수 있다. 본 명세서에서, “옆으로”는 “제1 반도체 기판(110)의 상면(110a)에 평행한 방향으로”를 의미할 수 있다. 제2 반도체칩들(200)은 제1 반도체칩(100)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제2 반도체칩(200)은 제1 반도체칩(100)과 다른 크기, 기능, 및 입출력 단자의 수를 가질 수 있다. 입출력 단자는 칩 패드일 수 있다. 실시예들에 따르면, 제2 반도체칩들(200) 각각은 제1 반도체칩(100)보다 작은 너비를 가질 수 있다. 제2 반도체칩들(200) 각각은 제1 반도체칩(100)과 다른 기능을 수행할 수 있다. 일 예로, 제1 반도체칩(100)은 로직 칩이고, 제2 반도체칩들(200)은 메모리칩들일 수 있다. 메모리칩들은 DRAM칩 또는 SRAM 칩과 같은 비휘발성 메모리칩을 포함할 수 있다. 다른 예로, 메모리칩들은 NAND와 같은 휘발성 메모리칩을 포함할 수 있다. 제2 반도체칩들(200) 각각은 도 1a 내지 도 1d의 예에서 설명한 바와 같은 제2 반도체 기판(210), 제2 회로층(220), 및 제2 칩 패드(250)를 포함할 수 있다. 제2 반도체칩(200)은 제2 하부 절연 패턴(230)을 더 포함할 수 있다.
범프 구조체들(300)은 제1 반도체칩(100)과 제2 반도체칩들(200) 사이에 각각 개재될 수 있다. 제2 반도체칩들(200) 각각은 범프 구조체(300)를 통해 제1 반도체칩(100) 및 패키지 기판(900)과 접속할 수 있다. 범프 구조체들(300) 각각은 솔더 패턴(310) 및 필라 패턴(320)을 포함할 수 있다. 솔더 패턴(310)은 제1 홀(169) 내에 제공되어, 제1 재배선 패턴(160)의 내측벽(160c)과 접촉할 수 있다. 이에 따라, 반도체 패키지가 소형화되고, 반도체 패키지의 열적 특성이 개선될 수 있다. 복수의 필라 패턴들(320)의 피치(P1)는 복수의 외부 단자들(950)의 피치(P2)보다 더 작을 수 있다.
제2 언더필막들(420)은 제1 반도체칩(100) 및 제2 반도체칩들(200) 사이의 제2 갭 영역들에 각각 배치되어, 대응되는 범프 구조체들(300)을 밀봉할 수 있다.
몰딩막(400)은 제1 및 제2 반도체칩들(100, 200)의 측벽들을 덮되, 제2 반도체칩들(200)의 상면들을 노출시킬 수 있다. 다른 예로, 몰딩막(400)은 제2 반도체칩들(200)의 상면들을 더 덮을 수 있다.
반도체 패키지는 열방출 구조체(700)를 더 포함할 수 있다. 열방출 구조체(700)는 제2 반도체칩들(200)의 상면들 및 몰딩막(400)의 상면 상에 배치될 수 있다. 열방출 구조체(700)는 몰딩막(400)의 측벽 상으로 더 연장될 수 있다. 열방출 구조체(700)는 히트 싱크, 히트 슬러그, 또는 열전달물질(TIM)층을 포함할 수 있다. 열방출 구조체(700)는 예를 들어, 금속을 포함할 수 있다.
도 4a은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 4b는 도 4a의 Ⅳ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 패키지는 패키지 기판(900), 외부 단자(950), 인터포저 기판(800), 인터포저 범프(850), 칩 스택(1000), 제3 반도체칩(500), 및 몰딩막(400)을 포함할 수 있다. 패키지 기판(900)은 도 1a 내지 도 1d에서 설명한 바와 실질적으로 동일할 수 있다. 복수의 외부 단자들(950)이 패키지 기판(900)의 하면 상에 제공될 수 있다.
인터포저 기판(800)이 패키지 기판(900) 상에 배치될 수 있다. 인터포저 기판(800)은 금속 패드(820) 및 금속 배선(830)을 포함할 수 있다. 금속 패드(820)는 인터포저 기판(800)의 상면 상에 노출될 수 있다. 금속 배선(830)은 인터포저 기판(800) 내에 제공되며, 금속 패드(820)와 접속할 수 있다. 본 명세서에서 인터포저 기판(800)과 전기적으로 연결된다는 것은 금속 배선(830)과 전기적으로 연결되는 것을 의미할 수 있다. 금속 패드(820) 및 금속 배선(830)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 인터포저 범프(850)가 패키지 기판(900) 및 인터포저 기판(800) 사이에 개재되어, 패키지 기판(900) 및 인터포저 기판(800)과 접속할 수 있다. 예를 들어, 인터포저 범프(850)는 기판 패드(920) 및 금속 배선(830)과 접속할 수 있다. 인터포저 범프(850)는 솔더볼을 포함할 수 있다. 인터포저 범프(850)는 솔더 물질과 같은 금속을 포함할 수 있다.
칩 스택(1000)이 인터포저 기판(800)의 상면 상에 실장될 수 있다. 칩 스택(1000)은 제1 반도체칩(100), 제2 반도체칩(200), 및 복수의 범프 구조체들(300)을 포함할 수 있다. 제1 반도체칩(100)은 인터포저 기판(800)의 상면 상에 실장될 수 있다. 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 칩 패드(150), 제1 회로층(120), 제1 관통 구조체(140), 제1 재배선 패턴(160), 및 제1 보호층(180)을 포함할 수 있다. 제1 반도체칩(100)은 도 4b와 같이 제1 하부 절연 패턴(130)을 더 포함할 수 있다. 본딩 범프(350)가 인터포저 기판(800) 및 제1 반도체칩(100) 사이에 개재될 수 있다. 본딩 범프(350)는 금속 패드(820) 및 제1 칩 패드(150) 사이에서 개재되며, 금속 패드(820) 및 제1 칩 패드(150)와 접속할 수 있다.
제2 반도체칩(200)은 제1 반도체칩(100)의 상면 상에 배치될 수 있다. 몇몇 범프 구조체들(300)은 제1 및 제2 반도체칩들(100, 200) 사이에 개재될 수 있다. 상기 범프 구조체들(300) 각각은 앞서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 도 4b와 같이 솔더 패턴(310)이 제1 홀(169) 내에 제공되어, 제1 재배선 패턴(160)의 내측벽(160c)과 직접 접촉할 수 있다. 이에 따라, 칩 스택(1000)의 높이가 감소할 수 있다.
제2 반도체칩(200)은 복수의 적층된 제2 반도체칩들(200)을 포함할 수 있다. 제2 반도체칩들(200)은 제1 반도체칩(100)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(100)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체칩(200)은 로직칩, 메모리칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 본 명세서에서, 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 일 예로, 제1 반도체칩(100)은 로직칩이고, 제2 반도체칩들(200)은 고대역 메모리(HBM) 칩들일 수 있다.
이하, 단수의 제2 반도체칩들(200)에 대하여 설명한다. 제2 반도체칩(200) 각각은 도 1a 내지 도 1d의 예에서 설명한 바와 같은 제2 반도체 기판(210), 제2 회로층(220), 및 제2 칩 패드(250)을 포함할 수 있다. 제2 반도체칩(200)은 제2 관통 구조체(240), 제2 재배선 패턴(260), 제2 상부 절연층(270), 및 제2 보호층(280)을 더 포함할 수 있다. 제2 관통 구조체(240), 제2 상부 절연층(270), 제2 재배선 패턴(260), 및 제2 보호층(280)은 도 1a 내지 도 1d의 예에서 설명한 제1 관통 구조체(140), 제1 재배선 패턴(160), 제1 상부 절연층(170), 및 제1 보호층(180)과 각각 실질적으로 동일할 수 있다. 예를 들어, 제2 상부 절연층(270)은 제2 반도체 기판(210)의 상면 상에 배치될 수 있다. 제2 상부 절연층(270)은 실리콘계 절연물질을 포함할 수 있다. 제2 관통 구조체(240)는 제2 반도체 기판(210) 내에 배치될 수 있다. 제2 관통 구조체(240)는 제2 반도체 기판(210) 및 제2 상부 절연층(270)을 관통할 수 있다. 도 4b와 같이 제2 관통 구조체(240)는 제2 절연층(221)의 상부를 더 관통하며, 제2 배선 구조체(225)와 접속할 수 있다. 제2 관통 구조체(240)는 제2 배선 구조체(225)를 통해 제2 칩 패드(250) 및 제2 집적 회로들(223) 중에서 적어도 하나와 전기적으로 연결될 수 있다.
제2 재배선 패턴(260)은 제2 반도체 기판(210)의 상면 상에 배치되며, 제2 관통 구조체(240)와 접속할 수 있다. 예를 들어, 제2 재배선 패턴(260)은 제2 상부 절연층(270)을 덮으며, 제2 관통 구조체(240)의 상면과 접촉할 수 있다. 제2 재배선 패턴(260)은 제2 홀(269)을 가질 수 있다. 제2 홀(269)은 제2 재배선 패턴(260)의 내측벽(260c)을 노출시킬 수 있다.
제2 보호층(280)이 제2 재배선 패턴(260) 상에 제공될 수 있다. 제2 보호층(280)은 제2 오프닝(289)을 갖고, 제2 오프닝(289)은 제2 홀(269)과 연결될 수 있다. 도시된 바와 달리, 제2 오프닝(289)은 제2 홀(269)보다 큰 너비를 가질 수 있다. 제2 오프닝(289)은 제2 재배선 패턴(260)의 상면 및 제2 보호층(280)의 내측벽을 노출시킬 수 있다. 이 경우, 제2 보호층(280)의 내측벽은 제2 재배선 패턴(260)의 내측벽(260c)과 공면(coplanar)을 이루지 않을 수 있다. 제2 보호층(280)의 상면 및 제2 홀(269)의 바닥면과 레벨 차이는 대략 2 μm 내지 대략 10 μm일 수 있다.
도시되지 않았으나, 제2 반도체칩(200)은 제2 하부 재배선 패턴 및 제2 하부 보호층을 더 포함할 수 있다. 제2 하부 재배선 패턴 및 제2 하부 보호층은 도 2c의 예 또는 도 2d의 예에서 설명한 하부 재배선 패턴(163) 및 하부 보호층(183)과 각각 실질적으로 동일할 수 있다.
최상부 제2 반도체칩(200)은 제2 관통 구조체(240), 제2 재배선 패턴(260), 및 제2 보호층(280)을 포함하지 않을 수 있다. 제2 반도체칩(200) 각각은 도 4b와 같이 제2 하부 절연 패턴(230)을 더 포함할 수 있다.
이하, 범프 구조체들(300) 및 복수의 제2 반도체칩들(200) 사이의 전기적 연결에 대하여 설명한다. 다른 몇몇의 범프 구조체들(300)은 제2 반도체칩들(200) 사이에 개재될 수 있다. 제2 반도체칩들(200)은 서로 이웃한 하부 반도체칩 및 상부 반도체칩 포함할 수 있다. 여기에서, 상부 반도체칩은 하부 반도체칩의 상면 상에 배치될 수 있다. 하부 반도체칩 및 상부 반도체칩 사이의 범프 구조체(300)에서, 솔더 패턴(310)은 하부 반도체칩의 제2 홀(269) 내에 제공되어, 대응되는 제2 재배선 패턴(260)의 내측벽(260c)과 접촉할 수 있다. 이에 따라, 칩 스택(1000)의 두께 및 반도체 패키지의 두께가 감소할 수 있다. 예를 들어, 제2 반도체칩들(200) 사이의 간격(A4)은 대응되는 범프 구조체(300)의 높이(A1)보다 더 작을 수 있다. 상기 대응되는 범프 구조체(300)는 이웃한 제2 반도체칩들(200) 사이의 범프 구조체(300)에 해당할 수 있다. 제2 반도체칩들(200) 사이의 간격(A4)은 하부 반도체칩의 제1 재배선 패턴(160) 상의 제1 보호층(180)의 상면(180a) 및 상부 반도체칩의 제2 하부 절연 패턴(230)의 하면 사이의 간격일 수 있다. 제2 반도체칩들(200) 사이의 간격(A4)은 대략 3 μm 내지 대략 20 μm일 수 있다. 범프 구조체(300)의 높이(A1)는 대략 5 μm 내지 대략 30 μm일 수 있다.
솔더 패턴(310)의 바닥면은 제2 상부 절연층(270)과 접촉할 수 있다. 다른 예로, 제2 홀(269)의 바닥면은 제2 재배선 패턴(260) 내에 배치될 수 있다. 이 경우, 솔더 패턴(310)의 바닥면은 제2 재배선 패턴(260)과 접속할 수 있다. 솔더 패턴(310)은 하부 반도체칩의 제2 재배선 패턴(260)을 통해 제2 관통 구조체(240)와 접속할 수 있다. 필라 패턴(320)은 상부 반도체칩의 제2 칩 패드(250)와 접속할 수 있다. 이에 따라, 상부 반도체칩 및 하부 반도체칩이 서로 전기적으로 연결될 수 있다.
도 4a와 같이 복수의 필라 패턴들(320)의 피치(P1)는 외부 단자들(950)의 피치(P2)보다 작을 수 있다. 필라 패턴들(320)의 피치(P1)는 복수의 인터포저 범프들(850)의 피치(P3)보다 작을 수 있다.
반도체 패키지는 제1 언더필막(410), 제2 언더필막(420), 제3 언더필막(430), 및 제4 언더필막(440)을 더 포함할 수 있다. 제1 언더필막(410) 및 제2 언더필막(420)은 도 1a 내지 도 1d에서 설명한 바와 실질적으로 동일할 수 있다.
제3 언더필막(430)은 제2 반도체칩들(200) 사이의 제3 갭 영역에 배치될 수 있다. 예를 들어, 제3 언더필막(430)이 제2 반도체칩들(200) 사이에 개재되어, 대응되는 범프 구조체(300)를 밀봉할 수 있다. 제2 반도체칩들(200) 사이의 간격은 대응되는 제3 언더필막(430)의 두께와 실질적으로 동일할 수 있다. 제3 언더필막(430)의 두께는 대응되는 범프 구조체(300)의 높이(A1)보다 더 작을 수 있다. 예를 들어, 제3 언더필막(430)의 두께는 대략 3 μm 내지 대략 20 μm일 수 있다. 상기 제3 언더필막(430)의 두께는 상부 반도체칩의 제2 하부 절연 패턴(230)의 하면 및 하부 반도체칩의 제2 재배선 패턴(260) 상의 제2 보호층(280)의 상면 사이의 간격과 동일할 수 있다. 제3 언더필막(430)은 절연성 폴리머를 포함할 수 있다. 예를 들어, 제3 언더필막(430)은 에폭시계 폴리머를 포함할 수 있다.
제3 반도체칩(500)이 인터포저 기판(800)의 상면 상에 실장될 수 있다. 제3 반도체칩(500)은 칩 스택(1000)과 옆으로 이격 배치될 수 있다. 제3 반도체칩(500)은 중앙처리장치(CPU, Central Processing Unit) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 연결 범프(360)가 제3 반도체칩(500)의 칩 패드 및 대응되는 금속 패드(820) 사이에 제공될 수 있다. 연결 범프(360)는 솔더볼 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 범프(360)는 솔더 물질과 같은 금속을 포함할 수 있다. 제3 반도체칩(500)은 연결 범프(360) 및 금속 배선(830)을 통해 제1 반도체칩(100), 제2 반도체칩들(200), 또는 외부 단자(950)와 전기적으로 연결될 수 있다.
제4 언더필막(440)이 인터포저 기판(800) 및 제3 반도체칩(500) 사이의 제4 갭 영역에 배치될 수 있다. 제4 언더필막(440)은 연결 범프(360)를 밀봉할 수 있다. 제4 언더필막(440)은 에폭시계 폴리머를 포함할 수 있다.
몰딩막(400)은 제1 및 제2 반도체칩들(100, 200)의 측벽들 및 제3 반도체칩(500)의 측벽을 덮을 수 있다. 몰딩막(400)은 제2 반도체칩들(200)의 상면들 및 제3 반도체칩(500)의 상면을 노출시킬 수 있다. 다른 예로, 몰딩막(400)은 최상부 제2 반도체칩(200)의 상면 또는 제3 반도체칩(500)의 상면을 더 덮을 수 있다. 몰딩막(400)은 에폭시계 폴리머를 포함할 수 있다. 일 예로, 몰딩막(400)은 제1 내지 제4 언더필막들(410, 420, 430, 440)과 다른 물질을 포함할 수 있다.
반도체 패키지는 열방출 구조체(700)를 더 포함할 수 있다. 열 방출 구조체는 최상부 제2 반도체칩(200)의 상면, 제3 반도체칩(500)의 상면, 및 몰딩막(400)의 상면 상에 배치될 수 있다. 열방출 구조체(700)는 몰딩막(400)의 측벽 상으로 더 연장될 수 있다.
도 3의 반도체 패키지 및 도 4a 및 도 4b의 반도체 패키지의 설명에 있어서, 패키지 기판(900), 몰딩막(400), 제1 언더필막(410), 및 제2 언더필막(420)은 도 1a 내지 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 반도체 기판(110), 제1 회로층(120), 제1 관통 구조체(140), 제1 재배선 패턴(160), 제1 보호층(180), 및 범프 구조체(300)는 도 1a 내지 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다른 예로, 제1 재배선 패턴(160) 및 범프 구조체(300)는 도 2a의 예에서 설명한 바와 실질적으로 동일할 수 있다. 또는 제1 재배선 패턴(160) 및 제1 보호층(180)은 도 2b의 예에서 설명한 바와 실질적으로 동일할 수 있다. 또 다른 예로, 제1 반도체칩(100)은 도 2c의 예 또는 도 2d의 예에서 설명한 바와 같은 하부 재배선 패턴 및 하부 보호층을 더 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 반도체 기판 및 상기 반도체 기판의 상면 상의 재배선 패턴을 포함하는 제1 반도체칩, 상기 재배선 패턴은 내측벽을 노출시키는 홀을 갖고;
    상기 제1 반도체칩의 상면 상의 제2 반도체칩; 및
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재된 범프 구조체를 포함하고,
    상기 범프 구조체는 상기 홀 내에 배치되어, 상기 재배선 패턴의 상기 내측벽과 접촉하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 범프 구조체는 상기 홀을 채우고, 상기 재배선 패턴의 상기 내측벽과 직접 접촉하는 솔더 패턴; 및
    상기 솔더 패턴 및 상기 제2 반도체칩의 칩 패드 사이에 개재된 필라 패턴을 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체칩은 상기 반도체 기판 내의 관통 구조체를 더 포함하되
    상기 재배선 패턴은 상기 관통 구조체와 전기적으로 연결되는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 범프 구조체는 상기 관통 구조체와 평면적 관점에서 이격 배치된 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 및 제2 반도체칩들 사이의 간격은 상기 범프 구조체의 높이보다 더 작은 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제1 및 제2 반도체칩들 사이의 간격은 3μm 내지 20μm 이고,
    상기 범프 구조체의 높이는 5μm 내지 30μm인 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이의 갭 영역에 개재되며, 상기 범프 구조체를 덮는 언더필막을 더 포함하되,
    상기 언더필막의 두께는 상기 범프 구조체의 높이보다 작은 반도체 패키지.
  8. 제 7항에 있어서,
    상기 언더필막은 상기 범프 구조체보다 낮은 열전도율을 갖는 반도체 패키지.
  9. 제 7항에 있어서,
    상기 언더필막의 상기 두께는 3 μm 내지 20 μm 인 반도체 패키지.
  10. 반도체 기판 및 상기 반도체 기판의 상면 상에 배치된 재배선 패턴을 포함하는 제1 반도체칩, 상기 재배선 패턴은 홀을 갖고;
    상기 제1 반도체칩의 상면 상의 제2 반도체칩;
    상기 홀 내에 제공되어, 상기 재배선 패턴의 내측벽과 접촉하는 솔더 패턴; 및
    상기 솔더 패턴 및 상기 제2 반도체칩 사이에 개재된 필라 패턴을 포함하는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제1 반도체칩은 상기 반도체 기판을 관통하는 관통 구조체를 더 포함하되
    상기 솔더 패턴은 상기 재배선 패턴을 통해 상기 관통 구조체와 전기적으로 연결되는 반도체 패키지.
  12. 제 10항에 있어서,
    상기 홀의 바닥면은 상기 재배선 패턴 내에 제공되고,
    상기 솔더 패턴의 바닥면 및 측벽은 상기 재배선 패턴과 접촉하는 반도체 패키지.
  13. 제 10항에 있어서,
    상기 반도체 기판의 상기 상면 및 상기 재배선 패턴 사이에 배치된 상부 절연층을 더 포함하되,
    상기 홀은 상기 상부 절연층을 노출시키고,
    상기 솔더 패턴은 상기 상부 절연층과 물리적으로 접촉하는 반도체 패키지.
  14. 제 10항에 있어서,
    상기 반도체 기판 및 상기 재배선 패턴 사이에 개재된 하부 재배선 패턴; 및
    상기 하부 재배선 패턴 및 상기 상부 재배선 패턴 사이에 개재된 하부 보호층을 더 포함하는 반도체 패키지.
  15. 제 10항에 있어서,
    상기 반도체칩은 상기 재배선 패턴 상에 배치되고, 오프닝을 갖는 보호층을 더 포함하되,
    상기 오프닝은 상기 홀과 연결되며, 상기 보호층의 내측벽을 노출시키고,
    상기 솔더 패턴은 상기 오프닝의 상기 내측벽을 덮는 반도체 패키지.
  16. 제 15항에 있어서,
    상기 필라 패턴의 바닥면은 상기 보호층의 상면보다 낮은 레벨에 배치된 반도체 패키지.
  17. 제 16항에 있어서,
    상기 보호층은 감광성 폴리머를 포함하는 반도체 패키지.
  18. 제 10항에 있어서,
    패키지 기판을 더 포함하되, 상기 제1 반도체칩은 상기 패키지 기판의 상면 상에 실장되고,
    상기 제1 반도체칩은 제1 집적 회로들을 더 포함하고,
    상기 제2 반도체칩은 제2 집적 회로들을 더 포함하고,
    상기 필라 패턴은 상기 솔더 패턴과 다른 물질을 포함하는 반도체 패키지.
  19. 패키지 기판;
    상기 패키지 기판 상에 실장된 제1 반도체칩;
    상기 제1 반도체칩의 상면 상에 배치된 제2 반도체칩; 및
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재된 범프 구조체를 포함하고,
    상기 제1 반도체칩은:
    제1 반도체 기판;
    상기 제1 반도체 기판의 하면 상에 배치되고, 제1 집적 회로들을 포함하는 제1 회로층;
    상기 제1 반도체 기판 내에 배치된 제1 관통 구조체;
    상기 제1 반도체 기판의 상면 상에 배치되고, 상기 제1 관통 구조체와 접속하는 제1 재배선 패턴;
    상기 제1 재배선 패턴의 상면 상의 제1 보호층; 및
    상기 제1 반도체 기판 및 상기 제1 재배선 패턴 사이의 상부 절연층을 포함하고,
    상기 제2 반도체칩은:
    제2 반도체 기판; 및
    상기 제2 반도체 기판의 하면 상에 배치되고, 제2 집적 회로들을 포함하는 제2 회로층; 및
    상기 제2 회로층의 하면 상에 배치되고, 상기 제2 집적 회로들와 전기적으로 연결되는 칩 패드를 포함하고,
    상기 제1 재배선 패턴은 내측벽을 노출시키는 홀을 가지고,
    상기 범프 구조체는:
    상기 홀 내에 제공되어, 상기 제1 재배선 패턴의 상기 내측벽과 접촉하는 솔더 패턴; 및
    상기 솔더 패턴 및 상기 제2 반도체칩의 상기 칩 패드 사이의 필라 패턴을 포함하는 반도체 패키지.
  20. 제 19항에 있어서,
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 배치되고, 상기 범프 구조체의 측벽을 덮는 언더필막을 더 포함하고,
    상기 언더필막의 두께는 상기 솔더 패턴의 하면 및 상기 필라 패턴의 상면 사이의 간격보다 더 작고,
    상기 언더필막의 열전도율은 상기 솔더 패턴의 열전도율 및 상기 필라 패턴의 열전도율보다 더 작은 반도체 패키지.
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