KR20240039241A - 반도체 패키지 - Google Patents

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KR20240039241A
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semiconductor
heat sink
die
semiconductor die
disposed
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설진경
이혁재
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삼성전자주식회사
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Abstract

열 방출 성능이 향상된 반도체 패키지가 제공된다. 반도체 패키지는 제1 상면과, 제1 상면과 반대되는 제1 하면을 포함하는 제1 반도체 다이, 제1 상면과 마주보는 제2 하면과, 제2 하면과 반대되는 제2 상면을 포함하는 제2 반도체 다이, 제2 반도체 다이 상에 배치되는 더미 다이, 더미 다이 상에 배치되고, 금속 물질을 포함하는 히트 싱크 및 제1 반도체 다이, 제2 반도체 다이, 더미 다이 및 히트 싱크의 측면을 덮는 몰드막을 포함하고, 히트 싱크의 측면은, 히트 싱크의 중심축으로부터 외측을 향해 볼록하게 굴곡된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 배선 구조체에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다.
한편, 반도체 소자의 고집적화 및 고성능화에 따라 반도체 패키지 내에서 과도한 열이 발생할 수 있다. 이에 따라, 반도체 패키지의 열 방출 성능 향상이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 열 방출 성능이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 상면과, 제1 상면과 반대되는 제1 하면을 포함하는 제1 반도체 다이, 제1 상면과 마주보는 제2 하면과, 제2 하면과 반대되는 제2 상면을 포함하는 제2 반도체 다이, 제2 반도체 다이 상에 배치되는 더미 다이, 더미 다이 상에 배치되고, 금속 물질을 포함하는 히트 싱크 및 제1 반도체 다이, 제2 반도체 다이, 더미 다이 및 히트 싱크의 측면을 덮는 몰드막을 포함하고, 히트 싱크의 측면은, 히트 싱크의 중심축으로부터 외측을 향해 볼록하게 굴곡된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 메모리를 포함하는 제1 반도체 다이, 메모리를 포함하고, 제1 반도체 다이 상에 배치되는 제2 반도체 다이, 메모리를 비포함하고, 제2 반도체 다이 상에 배치되는 더미 다이, 더미 다이 상에 배치되고, 금속 물질을 포함하는 히트 싱크 및 제1 반도체 다이, 제2 반도체 다이, 더미 다이 및 히트 싱크의 측면을 덮는 몰드막을 포함하고, 히트 싱크의 폭은, 더미 다이의 상면으로부터 멀어질수록 감소하고, 히트 싱크의 측면은, 곡면을 가진다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 메모리를 포함하고, 제1 상면과, 제1 상면과 반대되는 제1 하면을 가지는 제1 반도체 다이, 제1 상면 상에 배치되는 상부 연결 패드, 메모리를 포함하고, 제1 상면과 마주보는 제2 하면과, 제2 하면과 반대되는 제2 상면을 가지는 제2 반도체 다이, 제2 하면 상에 배치되고, 상부 연결 패드와 접촉하는 하부 연결 패드, 제2 반도체 다이 상에 배치되고, 메모리를 비포함하는 더미 다이, 더미 다이 상에서, 더미 다이의 상면과 접촉하고, 금속 물질을 포함하는 히트 싱크 및 제1 반도체 다이, 제2 반도체 다이, 더미 다이 및 히트 싱크의 측면을 덮는 몰드막을 포함하고, 몰드막의 상면과 히트 싱크의 상면을 동일 평면 상에 배치되고, 히트 싱크의 측면은, 히트 싱크의 중심축으로부터 외측을 향해 볼록하게 굴곡된 곡면을 가진다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 도 3의 P 부분을 나타낸 확대도이다.
도 5는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 7은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10 내지 도 17은 몇몇 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 다이 내지 제4 반도체 다이(100-400), 베이스 기판(41), 더미 다이(500), 히트 싱크(600) 및 몰드막(700)을 포함할 수 있다.
제1 반도체 다이 내지 제4 반도체 다이(100-400)는 로직 칩 또는 메모리 칩일 수 있다. 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 모두 동일한 종류의 메모리 칩일 수 있다. 예를 들어, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩일 수 있다. 다른 예를 들어, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FeRAM(FerroelectricRAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩일 수 있다. 또다른 예를 들어, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 HBM(High Bandwidth Memory)일 수 있다.
또한 제1 반도체 다이 내지 제4 반도체 다이(100-400) 중 일부는 메모리 칩이고 다른 일부는 로직 칩일 수 있다. 예를 들어, 제1 반도체 다이 내지 제4 반도체 다이(100-400) 중 일부는 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 또는 어플리케이션 프로세서(Application Processor)일 수 있다.
몇몇 실시예에서, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 각각 메모리를 포함할 수 있다. 예를 들어, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 각각 DRAM(Dynamic Random Access Memory)을 포함할 수 있다.
제1 반도체 다이(100)는 제1 반도체 기판(110), 제1 반도체 소자층(120), 제1 관통 전극(130), 제1 하부 연결 패드(142) 및 제1 상부 연결 패드(144)를 포함할 수 있다.
제1 반도체 기판(110)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 다른 예를 들어, 제1 반도체 기판(110)은 실리콘 기판일 수도 있다. 또다른 예를 들어, 제1 반도체 기판(110)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 제1 반도체 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제1 반도체 소자층(120)은 제1 반도체 기판(110)의 하면에 배치될 수 있다. 제1 반도체 소자층(120)은 다양한 종류의 복수의 개별 소자들(individual devices) 및 층간 절연막을 포함할 수 있다. 개별 소자들이란, 다양한 미세 전자 소자 (microelectronic devices), 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, RRAM, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 반도체 소자층(120)의 개별 소자들은, 제1 반도체 기판(110) 내에 형성된 도전 영역과 전기적으로 연결될 수 있다. 제1 반도체 소자층(120)의 개별 소자들은 절연막들에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다. 제1 반도체 소자층(120)은 복수의 개별 소자들 중 적어도 2개, 또는 복수의 개별 소자들과 제1 반도체 기판(110)의 도전 영역을 전기적으로 연결하는 제1 배선 구조(140)를 포함할 수 있다.
도시되지는 않았으나, 제1 반도체 소자층(120) 상에는 제1 반도체 소자층(120) 내의 제1 배선 구조(140)와 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 하부 패시베이션층이 형성될 수 있다. 하부 패시베이션층은 제1 하부 연결 패드(142)의 상면의 일부분을 노출시킬 수 있다.
제1 관통 전극(130)은 제1 반도체 기판(110)을 관통할 수 있다. 제1 관통 전극(130)은 제1 반도체 기판(110)의 상면으로부터 하면을 향하여 연장될 수 있다. 제1 관통 전극(130)은 제1 반도체 소자층(120) 내에 구비된 제1 배선 구조(140)와 연결될 수 있다.
제1 관통 전극(130)은 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립 도전층을 포함할 수 있다. 상기 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 매립 도전층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 기판(110)과 제1 관통 전극(130) 사이에 절연막이 개재될 수 있다. 상기 절연막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 배선 구조(140)는 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 제1 배선 구조(140)는 2개 이상의 금속 배선층 또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
제1 하부 연결 패드(142)는 제1 반도체 소자층(120) 상에 배치될 수 있다. 제1 하부 연결 패드(142)는 제1 반도체 소자층(120) 내부의 제1 배선 구조(140)와 전기적으로 연결될 수 있다. 제1 하부 연결 패드(142)는 제1 배선 구조(140)를 통해 제1 관통 전극(130)과 전기적으로 연결될 수 있다. 제1 하부 연결 패드(142)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 반도체 기판(110)의 상면 상에는 제1 관통 전극(130)과 전기적으로 연결되는 제1 상부 연결 패드(144)가 형성될 수 있다. 제1 상부 연결 패드(144)는 제1 하부 연결 패드(142)와 동일한 물질로 구성될 수 있다. 도시하지 않았으나, 상부 패시베이션층이 제1 반도체 기판(110)의 상면 상에서 제1 관통 전극(130)의 측면 일부를 둘러싸도록 형성될 수 있다.
제2 반도체 다이(200)는 제2 반도체 기판(210), 제2 배선 구조(240)를 갖는 제2 반도체 소자층(220), 제2 관통 전극(230), 제2 하부 연결 패드(242) 및 제2 상부 연결 패드(244)를 포함할 수 있다.
제2 반도체 다이(200)는 제1 반도체 다이(100) 상에 배치될 수 있다. 제2 반도체 다이(200)는 제1 반도체 다이(100)과 제2 반도체 다이(200) 사이에 배치되는 제1 상부 연결 패드(144)와 제2 하부 연결 패드(242)를 통하여 제1 반도체 다이(100)와 전기적으로 연결될 수 있다. 이 때, 제1 상부 연결 패드(144)와 제2 하부 연결 패드(242)는 직접적으로 접촉할 수 있다.
제1 반도체 다이(100)의 상면과 제2 반도체 다이(200)의 하면 사이에는 절연층(150)이 배치될 수 있다. 절연층(150)은 제2 반도체 다이(200)를 제1 반도체 다이(100) 상에 부착시킬 수 있다. 절연층(150)은 제1 반도체 다이(100)과 제2 반도체 다이(200) 사이에 배치되는 제1 상부 연결 패드(144) 및 제2 하부 연결 패드(242)를 둘러쌀 수 있다.
제3 반도체 다이(300)는 제2 반도체 다이(200) 상에 배치될 수 있다. 제3 반도체 다이(300)는 제3 반도체 기판(310), 제3 배선 구조(340)를 갖는 제3 반도체 소자층(320), 제3 관통 전극(330), 제3 하부 연결 패드(342) 및 제3 상부 연결 패드(344)를 포함할 수 있다.
제4 반도체 다이(400)는 제3 반도체 다이(300) 상에 배치될 수 있다. 제4 반도체 다이(400)는 제4 반도체 기판(410), 제4 배선 구조(440)를 갖는 제4 반도체 소자층(420), 제4 하부 연결 패드(442) 및 제4 상부 연결 패드(444)를 포함할 수 있다. 제4 반도체 다이(400)는 제1 반도체 다이 내지 제3 반도체 다이(100-300)와 달리, 관통 전극을 포함하지 않을 수 있다. 다만 실시예는 이에 한정되지 않는다. 예를 들어, 제4 반도체 다이(400)는 관통 전극을 포함할 수 있다.
제1 반도체 다이 내지 제4 반도체 다이(100-400)는 베이스 기판(41) 상에 수직 방향으로 적층될 수 있다. 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 제1 하부 연결 패드 내지 제4 하부 연결 패드(142-442), 제1 상부 연결 패드 내지 제4 상부 연결 패드(144-444)를 통하여 서로 전기적으로 연결될 수 있다.
제2 반도체 다이(200)의 상면과 제3 반도체 다이(300)의 하면 사이에는 절연층(150)이 배치될 수 있다. 절연층(150)은 제2 반도체 다이(200)와 제3 반도체 다이(300) 사이에 배치되는 제2 상부 연결 패드(244) 및 제3 하부 연결 패드(342)를 둘러쌀 수 있다.
제3 반도체 다이(300)의 상면과 제4 반도체 다이(400)의 하면 사이에는 절연층(150)이 배치될 수 있다. 절연층(150)은 제3 반도체 다이(300)와 제4 반도체 다이(400) 사이에 배치되는 제3 상부 연결 패드(344) 및 제4 하부 연결 패드(442)를 둘러쌀 수 있다.
예를 들어, 제2 반도체 다이(200)는 제1 반도체 다이(100) 상에서 제1 상부 연결 패드(144)와 제2 하부 연결 패드(242)를 통해 연결될 수 있다. 제1 상부 연결 패드(144)와 제2 하부 연결 패드(242)는 직접적으로 접촉할 수 있다.
제2 반도체 다이 내지 제4 반도체 다이(200-400)는 제1 반도체 다이(100)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 제2 반도체 다이 내지 제4 반도체 다이(200-400)에 대한 상세한 설명은 생략한다.
베이스 기판(41)은 예를 들어, 인쇄 회로 기판(PCB; Printed Circuit Board), 세라믹 기판 또는 인터포저(interposer)일 수 있다. 또는, 베이스 기판(41)은 반도체 소자를 포함하는 반도체 칩일 수도 있다. 베이스 기판(41)은 반도체 패키지의 서포트 기판으로 기능할 수 있다. 예를 들어, 베이스 기판(41) 상에 상술한 제1 반도체 다이 내지 제4 반도체 다이(100-400)가 적층될 수 있다.
베이스 기판(41)은 하면 패드(42) 및 상면 패드(44)를 포함할 수 있다. 하면 패드(42)는 베이스 기판(41)의 하면에 배치될 수 있다. 상면 패드(44)는 베이스 기판(41)의 하면에 배치될 수 있다. 베이스 기판(41)의 하부에는 외부 접속 단자(40)가 배치될 수 있다. 외부 접속 단자(40)는 하면 패드(42) 상에 배치될 수 있다. 예를 들어, 외부 접속 단자(40)는 솔더볼 또는 범프일 수 있다.
베이스 기판(41)과 제1 반도체 다이(100)의 사이에는 절연층(150)이 형성될 수 있다. 절연층(150)은 베이스 기판(41)과 제1 반도체 다이(100)의 사이에서 제1 하부 연결 패드(142)를 둘러쌀 수 있다.
더미 다이(500)는 제4 반도체 다이(400) 상에 배치될 수 있다. 더미 다이(500)는 제5 하부 연결 패드(542)와 제4 상부 연결 패드(444)를 통해 제4 반도체 다이(400)와 전기적으로 연결될 수 있다. 더미 다이(500)와 제4 반도체 다이(400) 사이에 절연층(150)이 배치될 수 있다. 절연층(150)은 더미 다이(500)와 제4 반도체 다이(400) 사이에 배치되는 제5 하부 연결 패드(542)와 제4 상부 연결 패드(444)를 둘러쌀 수 있다.
더미 다이(500)는 메모리를 포함하지 않을 수 있다. 예를 들어, 더미 다이(500)는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이 아닐 수 있다. 또한, 더미 다이(500)는 PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FeRAM(FerroelectricRAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩이 아닐 수 있다.
더미 다이(500)는 실리콘(Si)을 포함할 수 있다.
더미 다이(500)의 두께는 제1 반도체 다이 내지 제4 반도체 다이(100-400)의 두께와 같을 수 있다. 또는 더미 다이(500)의 두께는 제1 반도체 다이 내지 제4 반도체 다이(100-400)의 두께보다 클 수 있다.
제1 반도체 다이 내지 제4 반도체 다이(100-400)는 각각 제1 두께 내지 제4 두께(H100-H400)를 가질 수 있다. 제1 두께 내지 제4 두께(H100-H400)는 서로 동일할 수 있다. 다만 실시예는 이에 한정되지 않는다. 예를 들어, 제1 두께 내지 제4 두께(H100-H400)는 각각 다를 수 있다.
더미 다이(500)는 제5 두께(H500)를 가질 수 있다. 제5 두께(H500)는 제1 두께 내지 제4 두께(H100-H400)보다 크거나 같을 수 있다. 예를 들어, 제5 두께(H500)는 제1 두께 내지 제4 두께(H100-H400)의 1배 내지 5배일 수 있다. 제1 반도체 다이 내지 제4 반도체 다이(100-400)의 두께와 유사한 범위의 더미 다이(500)는 제2
히트 싱크(600)는 더미 다이(500) 상에 배치될 수 있다. 히트 싱크(600)는 더미 다이(500)와 직접적으로 접촉할 수 있다. 히트 싱크(600)의 하면(600BS)과 더미 다이(500)의 상면(500US)은 직접적으로 접촉할 수 있다. 히트 싱크(600)의 하면(600BS)과 더미 다이(500)의 상면(500US)은 동일 평면 상에 배치될 수 있다. 히트 싱크(600)의 하면(600BS)은 더미 다이(500)의 상면(500US)보다 작을 수 있다. 즉, 히트 싱크(600)의 하면(600BS)은 더미 다이(500)의 상면(500US)의 일부를 덮을 수 있다.
평면도 상에서 히트 싱크(600)는 모서리가 라운드(round) 또는 커브(curved)된 사각 형태를 가질 수 있다. 즉, 히트 싱크(600)의 상면(600US)은 모서리가 라운드(round) 또는 커브(curved)된 사각 형태를 가질 수 있다. 또한, 히트 싱크(600)의 하면(600BS)은 모서리가 라운드(round) 또는 커브(curved)된 사각 형태를 가질 수 있다.
히트 싱크(600)의 상면(600US)은 하면(600BS)보다 작을 수 있다. 히트 싱크(600)의 폭은 더미 다이(500)로부터 멀어짐에 따라 감소할 수 있다. 즉, 더미 다이(500)의 상면(500US)으로부터 멀어질수록 히트 싱크(600)의 폭은 감소할 수 있다.
히트 싱크(600)의 상면(600US)은 제1 폭(W1)을 가질 수 있다. 히트 싱크(600)의 하면(600BS)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 예를 들어, 제1 폭(W1)은 제2 폭(W2)의 50% 내지 90%일 수 있다.
히트 싱크(600)의 측면(600SW)은 곡면을 가질 수 있다. 히트 싱크(600)의 측면(600SW)은 히트 싱크(600)의 중심축(CP)을 기준으로 외측으로 볼록하게 굴곡될 수 있다.
몰드막(700)은 베이스 기판(41) 상에 형성될 수 있다. 몰드막(700)은 절연층(150), 제1 반도체 다이 내지 제4 반도체 다이(100-400), 더미 다이(500) 및 히트 싱크(600)를 덮을 수 있다. 구체적으로, 몰드막(700)은 절연층(150), 제1 반도체 다이 내지 제4 반도체 다이(100-400), 더미 다이(500) 및 히트 싱크(600)의 측면을 둘러쌀 수 있다. 또한, 몰드막(700)은 더미 다이(500)의 상면(500US)의 일부를 덮을 수 있다.
몰드막(700)은 예를 들어, 레진(resin) 등과 같은 폴리머를 포함할 수 있다. 예를 들어, 몰드막(700)은 EMC(Epoxy Molding Compound)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
평면도 상에서 몰드막(700)은 히트 싱크(600)를 둘러쌀 수 있다. 즉, 몰드막(700)의 상면(700US)은 히트 싱크(600)의 상면(600US)을 둘러쌀 수 있다.
몰드막(700)의 상면(700US)과 히트 싱크(600)의 상면(600US)은 동일 평면 상에 배치될 수 있다. 몰드막(700)의 상면(700US)은 히트 싱크(600)의 상면(600US)을 덮지 않을 수 있다. 즉, 히트 싱크(600)의 상면(600US)은 몰드막(700)의 상면(700US)과 중첩되지 않을 수 있다.
히트 싱크(600)의 상면(600US)은 몰드막(700)의 상면(700US)으로부터 노출될 수 있다. 히트 싱크(600)의 상면(600US)이 노출되므로 히트 싱크(600)를 통한 열 방출 성능이 향상될 수 있다.
히트 싱크(600)의 하면(600BS)과 중첩되지 않는 더미 다이(500)의 상면(500US)의 일부는 몰드막(700)에 의해 덮일 수 있다.
히트 싱크(600)는 금속 물질을 포함할 수 있다. 이에 따라, 히트 싱크(600)는 열 전도성을 가질 수 있다. 히트 싱크(600)는 제1 반도체 다이 내지 제4 반도체 다이(100-400) 및 더미 다이(500)로부터 발생하는 열을 외부로 방출할 수 있다. 히트 싱크(600)의 상면(600US)은 몰드막(700)에 의해 덮이지 않으므로, 히트 싱크(600)는 외부로 열을 용이하게 방출할 수 있다.
도 3은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 4는 도 3의 P 부분을 나타낸 확대도이다. 설명의 편의를 위해, 도 2를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 3 및 도 4를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제5 관통 전극(530)을 포함할 수 있다. 제5 관통 전극(530)은 제1 반도체 다이 내지 제4 반도체 다이(100-400)의 전기적 신호 전달에 사용될 수 있다. 예를 들어, 제5 관통 전극(530)은 제1 반도체 다이(100)에 전기적 신호를 제공하는 것에 사용될 수 있다. 다른 예를 들어, 제5 관통 전극(530)은 제4 반도체 다이(400)로부터 제3 반도체 다이(300)로 신호를 전달하는 것에 사용될 수 있다.
제5 관통 전극(530)은 더미 다이(500)의 일부를 관통할 수 있다. 제5 관통 전극(530)의 하면은 더미 다이(500)의 하면(500BS)과 동일 평면 상에 배치될 수 있다. 반면, 제5 관통 전극(530)의 상면은 더미 다이(500)의 상면(500US)보다 낮게 배치될 수 있다. 즉, 더미 다이(500)의 상면(500US)은 제5 관통 전극(530)의 상면 상에 배치될 수 있다. 제5 관통 전극(530)의 상면은 더미 다이(500)의 상부로 노출되지 않을 수 있다. 더미 다이(500)의 상면(500US)과 제5 관통 전극(530)의 상면은 중첩될 수 있다.
더미 다이(500)의 상면(500US)과 제5 관통 전극(530)의 상면은 서로 접촉하지 않을 수 있다. 더미 다이(500)의 상면(500US)과 제5 관통 전극(530)의 상면은 이격될 수 있다. 히트 싱크(600)의 하면(600BS)과 제5 관통 전극(530)의 상면은 이격될 수 있다. 이에 따라, 히트 싱크(600)와 제5 관통 전극(530)은 전기적으로 연결되지 않을 수 있다.
제5 관통 전극(530)의 높이(H530)는 히트 싱크(600)의 하면(600BS)과 더미 다이(500)의 하면(500BS) 사이의 거리보다 작을 수 있다. 더미 다이(500)의 상면(500US)과 제5 관통 전극(530)의 상면 사이의 이격 거리(D0)는 5 ㎛ 이상일 수 있다. 히트 싱크(600)의 하면(600BS)과 제5 관통 전극(530)의 상면 사이의 이격 거리(D0)는 5 ㎛ 이상일 수 있다.
도 5는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해 도 2 및 도 3을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 각각 제1 연결 범프 내지 제4 연결 범프(170, 270, 370, 470)를 통하여 서로 전기적으로 연결되거나, 베이스 기판(41)과 전기적으로 연결될 수 있다. 더미 다이(500)는 제5 연결 범프(570)를 통해 제4 반도체 다이(400)와 전기적으로 연결될 수 있다.
제1 반도체 다이(100)는 제1 연결 범프(170)를 포함할 수 있다. 제2 반도체 다이(200)는 제2 연결 범프(270)를 포함할 수 있다. 제3 반도체 다이(300)는 제3 연결 범프(370)를 포함할 수 있다. 제4 반도체 다이(400)는 제4 연결 범프(470)를 포함할 수 있다. 더미 다이(500)는 제5 연결 범프(570)를 포함할 수 있다.
제1 연결 범프(170)는 제1 하부 연결 패드(142)에 접촉하여 배치될 수 있다. 제1 연결 범프(170)는 제1 반도체 다이(100)를 베이스 기판(41)과 전기적으로 연결할 수 있다. 제1 연결 범프(170)는 제1 반도체 다이 내지 제4 반도체 다이(100-400)의 동작을 위한 제어 신호, 전원 신호, 또는 접지 신호 중 적어도 하나를 외부로부터 제공받을 수 있다. 제1 연결 범프(170)는 제1 반도체 다이 내지 제4 반도체 다이(100-400)에 저장될 데이터 신호를 외부로부터 제공받을 수 있다. 제1 연결 범프(170)는 제1 반도체 다이 내지 제4 반도체 다이(100-400)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 제1 연결 범프(170)는 필라 구조, 볼 구조 또는 솔더층으로 이루어질 수 있다.
베이스 기판(41)과 제1 반도체 다이(100)의 사이에는 필렛층(160)이 형성될 수 있다. 필렛층(160)은 베이스 기판(41)과 제1 반도체 다이(100)의 사이에서 제1 연결 범프(170) 및 제1 하부 연결 패드(142)를 둘러쌀 수 있다.
제1 반도체 다이 내지 제4 반도체 다이(100-400)와 더미 다이(500)의 사이에 필렛층(160)이 배치될 수 있다. 예를 들어, 제1 반도체 다이(100)의 상면과 제2 반도체 다이(200)의 하면 사이에는 필렛층(160)이 배치될 수 있다. 필렛층(160)은 제2 반도체 다이(200)를 제1 반도체 다이(100) 상에 부착시킬 수 있다. 필렛층(160)은 제1 반도체 다이(100)와 제2 반도체 다이(200) 사이에 배치되는 제1 상부 연결 패드(144), 제2 연결 범프(270) 및 제2 하부 연결 패드(242)를 둘러쌀 수 있다.
필렛층(160)은 제1 반도체 다이(100) 및 제2 반도체 다이(200)의 측면의 외측으로 돌출될 수 있다. 제1 반도체 다이(100) 및 제2 반도체 다이(200)의 측면의 외측으로 돌출된 필렛층(160)은 제1 반도체 다이(100) 및 제2 반도체 다이(200)의 측면의 일부를 덮을 수 있다. 제1 반도체 다이(100) 및 제2 반도체 다이(200)의 측면의 외측으로 돌출된 필렛층(160)의 측면은 곡면을 형성할 수 있다.
제2 반도체 다이 내지 제4 반도체 다이(200-400) 각각의 사이에 배치된 필렛층(160)은 제1 반도체 다이(100)와 제2 반도체 다이(200) 사이의 필렛층(160)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 제2 반도체 다이 내지 제4 반도체 다이(200-400)에 대한 상세한 설명은 생략한다.
도 6은 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 7은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해 도 1 내지 도 5를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 복수의 히트 싱크(600)를 포함할 수 있다. 예를 들어, 히트 싱크(600)는 제1 히트 싱크 내지 제4 히트 싱크(601-604)를 포함할 수 있다.
제1 히트 싱크 내지 제4 히트 싱크(601-604)는 몰드막(700)에 의해 둘러싸일 수 있다. 평면도 관점에서, 제1 히트 싱크 내지 제4 히트 싱크(601-604)의 상면은 몰드막(700)의 상면에 의해 둘러싸일 수 있다. 제1 히트 싱크 내지 제4 히트 싱크(601-604)의 측면은 몰드막(700)에 의해 덮일 수 있다.
제1 히트 싱크(601)의 하면(601BS)과 제2 히트 싱크(602)의 하면(602BS)은 동일 평면 상에 배치될 수 있다. 제1 히트 싱크(601)의 하면(601BS)과 제2 히트 싱크(602)의 하면(602BS)은 더미 다이(500)의 상면(500US)과 동일 평면 상에 배치될 수 있다.
제1 히트 싱크(601)의 상면(601US)과 제2 히트 싱크(602)의 상면(602US)은 몰드막(700)의 상면(700US)과 동일 평면 상에 배치될 수 있다. 즉, 제1 히트 싱크(601)의 상면(601US) 및 제2 히트 싱크(602)의 상면(602US)은 몰드막(700)의 상면(700US)에 의해 덮이지 않을 수 있다. 제1 히트 싱크(601)의 상면(601US) 및 제2 히트 싱크(602)의 상면(602US)은 몰드막(700)의 상면(700US)과 중첩되지 않을 수 있다.
제1 히트 싱크(601)와 제2 히트 싱크(602)는 이격될 수 있다. 제1 히트 싱크(601)의 하면(601BS)과 제2 히트 싱크(602)의 하면(602BS)은 이격될 수 있다. 제1 히트 싱크(601)와 제2 히트 싱크(602)가 이격된 공간에 몰드막(700)이 배치될 수 있다.
도 6 및 도 8을 참조하면, 제1 히트 싱크(601)와 제2 히트 싱크(602)는 연결될 수 있다. 제1 히트 싱크(601)의 하면과 제2 히트 싱크(602)의 하면은 연결될 수 있다. 제1 히트 싱크(601)의 상면(601US)과 제2 히트 싱크(602)의 상면(602US)은 이격될 수 있다. 제1 히트 싱크(601)의 상면(601US)과 제2 히트 싱크(602)의 상면(602US)이 이격된 공간에 몰드막(700)이 배치될 수 있다. 제1 히트 싱크(601)의 상면(601US)과 제2 히트 싱크(602)의 상면(602US)이 이격된 사이 공간에 배치된 몰드막(700)은 더미 다이(500)의 상면과 접촉하지 않을 수 있다.
도 9는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해 도 1 내지 도 4를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제5 반도체 다이(20)를 더 포함할 수 있다.
제5 반도체 다이(20)는 제1 반도체 다이 내지 제4 반도체 다이(100-400), 더미 다이(500) 및 히트 싱크(600)와 이격될 수 있다. 예를 들어, 제5 반도체 다이(20)는 제1 반도체 다이 내지 제4 반도체 다이(100-400)와 제1 방향(X)으로 이격될 수 있다.
베이스 기판(41)은 패키지용 기판일 수 있다. 베이스 기판(41)은 회로 기판(PCB; printed circuit board)일 수 있다. 베이스 기판(41)은 서로 반대되는 하면 및 상면을 포함할 수 있다. 베이스 기판(41)의 상면은 인터포저 구조체(800)와 마주볼 수 있다.
베이스 기판(41)은 하면 패드(42) 및 상면 패드(44)를 포함할 수 있다. 하면 패드(42) 및 상면 패드(44)는 각각 베이스 기판(41)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 있다. 예를 들어, 하면 패드(42)는 베이스 기판(41)의 하면으로부터 노출될 수 있고, 상면 패드(44)는 베이스 기판(41)의 상면으로부터 노출될 수 있다. 하면 패드(42) 및 상면 패드(44)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
베이스 기판(41) 내에는 하면 패드(42)와 상면 패드(44)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다. 베이스 기판(41)은 단일층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 베이스 기판(41)은 다중층으로 구성되어 그 내부에 다층의 배선 패턴들이 형성될 수 있음은 물론이다.
베이스 기판(41)은 전자 기기의 메인보드 등에 실장될 수 있다. 예를 들어, 하면 패드(42)와 접속되는 외부 접속 단자(40)가 제공될 수 있다. 베이스 기판(41)은 외부 접속 단자(40)를 통해 전자 기기의 메인보드 등에 실장될 수 있다. 베이스 기판(41)은 BGA(Ball Grid Array) 기판일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 베이스 기판(41)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 베이스 기판(41)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다.
인터포저 구조체(800)는 베이스 기판(41)의 상면 상에 배치될 수 있다. 인터포저 구조체(800)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 인터포저 구조체(800)의 상면은 제1 반도체 다이 내지 제4 반도체 다이(100-400) 및 제5 반도체 다이(20)와 마주볼 수 있다. 인터포저 구조체(800)의 하면은 베이스 기판(41)과 마주볼 수 있다. 인터포저 구조체(800)는 베이스 기판(41)과 제1 반도체 다이 내지 제4 반도체 다이(100-400) 및 제5 반도체 다이(20) 간의 연결을 용이하게 하고, 반도체 패키지의 워피지(warpage)를 방지할 수 있다.
인터포저 구조체(800)는 베이스 기판(41) 상에 배치될 수 있다. 인터포저 구조체(800)는 인터포저(810), 층간 절연층(820), 제1 패시베이션막(830), 제2 패시베이션막(835), 배선 패턴들(840), 인터포저 비아(845), 제1 인터포저 패드(802) 및 제2 인터포저 패드(804)를 포함할 수 있다.
인터포저(810)는 베이스 기판(41) 상에 제공될 수 있다. 인터포저(810)는 예를 들어, 실리콘(Si) 인터포저일 수 있으나, 이에 제한되는 것은 아니다. 층간 절연층(820)은 인터포저(810) 상에 배치될 수 있다. 층간 절연층(820)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연층(820)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 인터포저 패드(802) 및 제2 인터포저 패드(804)는 각각 인터포저 구조체(800)를 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 인터포저 패드(802)는 인터포저 구조체(800)의 하면으로부터 노출될 수 있고, 제2 인터포저 패드(804)는 인터포저 구조체(800)의 상면으로부터 노출될 수 있다. 제1 인터포저 패드(802) 및 제2 인터포저 패드(804)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 인터포저 구조체(800) 내에는 제1 인터포저 패드(802)와 제2 인터포저 패드(804)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다.
예를 들어, 인터포저 구조체(800) 내에 배선 패턴들(840)과 인터포저 비아(845)가 형성될 수 있다. 배선 패턴들(840)은 층간 절연층(820) 내에 배치될 수 있다. 인터포저 비아(845)는 인터포저(810)를 관통할 수 있다. 이로 인하여 배선 패턴들(840)과 인터포저 비아(845)는 서로 연결될 수 있다. 배선 패턴들(840)은 제2 인터포저 패드(804)와 전기적으로 연결될 수 있다. 인터포저 비아(845)는 제1 인터포저 패드(802)와 전기적으로 연결될 수 있다. 이를 통해, 인터포저 구조체(800)와 제1 반도체 다이 내지 제4 반도체 다이(100-400) 및 제5 반도체 다이(20)가 전기적으로 연결될 수 있다. 배선 패턴들(840) 및 인터포저 비아(845)는 각각 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저 구조체(800)는 베이스 기판(41)의 상면 상에 실장될 수 있다. 예를 들어, 베이스 기판(41)과 인터포저 구조체(800) 사이에 제1 접속 부재(850)가 형성될 수 있다. 제1 접속 부재(850)는 상면 패드(44)와 제1 인터포저 패드(802)를 연결할 수 있다. 이에 따라, 베이스 기판(41)과 인터포저 구조체(800)는 전기적으로 연결될 수 있다.
제1 접속 부재(850)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 부재(850)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제1 접속 부재(850)는 단일층 또는 다중층으로 형성될 수 있다. 제1 접속 부재(850)가 단일층으로 형성되는 경우에, 제1 접속 부재(850)는 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제1 접속 부재(850)가 다중층으로 형성되는 경우에, 제1 접속 부재(850)는 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제1 접속 부재(850)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
몇몇 실시예에서, 외부 접속 단자(40)의 크기는 제1 접속 부재(850)의 크기보다 클 수 있다. 예를 들어, 외부 접속 단자(40)의 부피는 제1 접속 부재(850)의 부피보다 클 수 있다.
제1 패시베이션막(830)은 층간 절연층(820) 상에 배치될 수 있다. 제1 패시베이션막(830)은 층간 절연층(820)의 상면을 따라 길게 연장할 수 있다. 제2 인터포저 패드(804)는 제1 패시베이션막(830)을 관통하여 배선 패턴들(840)과 연결될 수 있다. 제2 패시베이션막(835)은 인터포저(810) 상에 배치될 수 있다. 제2 패시베이션막(835)은 인터포저(810)의 하면을 따라 길게 연장할 수 있다. 제1 인터포저 패드(802)는 제2 패시베이션막(835)을 관통하여 인터포저 비아(845)와 연결될 수 있다.
몇몇 실시예에서, 제1 패시베이션막(830)의 제3 방향(Z)으로의 높이는 제2 인터포저 패드(804)의 제3 방향(Z)으로의 높이보다 작을 수 있다. 제2 인터포저 패드(804)는 제1 패시베이션막(830) 보다 제3 방향(Z)으로 돌출될 수 있다. 제2 패시베이션막(835)의 제3 방향(Z)으로의 높이는 제1 인터포저 패드(802)의 제3 방향(Z)으로의 높이보다 작을 수 있다. 제1 인터포저 패드(802)는 제2 패시베이션막(835) 보다 제3 방향(Z)으로 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 패시베이션막(830) 및 제2 패시베이션막(835)은 각각 실리콘 질화물을 포함할 수 있다. 이와 달리, 제1 패시베이션막(830) 및 제2 패시베이션막(835)은 각각 패시베이션(passivation) 물질, BCB(benzocyclobutene), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수도 있다.
몇몇 실시예에서, 베이스 기판(41)과 인터포저 구조체(800) 사이에 제1 언더필(860)이 형성될 수 있다. 제1 언더필(860)은 베이스 기판(41)과 인터포저 구조체(800) 사이의 공간을 채울 수 있다. 또한, 제1 언더필(860)은 제1 접속 부재(850)를 덮을 수 있다. 제1 언더필(860)은 베이스 기판(41) 상에 인터포저 구조체(800)를 고정시킴으로써 인터포저 구조체(800)의 깨짐 등을 방지할 수 있다. 제1 언더필(860)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제5 반도체 다이(20)는 로직 칩일 수 있다. 예를 들어, 제5 반도체 다이(20)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 메모리를 포함할 수 있다. 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 메모리 칩일 수 있다. 예를 들어, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리를 포함할 수 있다. 또는 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리를 포함할 수도 있다.
일례로, 제5 반도체 다이(20)는 GPU와 같은 ASIC일 수 있고, 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 스택 메모리일 수 있다. 이러한 스택 메모리는 집적 회로가 복수 개로 적층된 형태일 수 있다. 적층된 집적 회로는 연결 패드, 범프, 관통 비아(Through Silicon Via, TSV) 등을 통해 서로 전기적으로 연결될 수 있다.
제5 반도체 다이(20)는 제5 하부 패드(25)를 포함할 수 있다. 제5 하부 패드(25)는 제5 반도체 다이(20)를 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제5 하부 패드(25)는 제5 반도체 다이(20)의 하면으로부터 노출될 수 있다.
제1 반도체 다이 내지 제4 반도체 다이(100-400)는 제1 하부 연결 패드(도 2의 142)를 통해 다른 구성 요소들과 전기적으로 연결될 수 있다.
제5 반도체 다이(20) 및 제1 반도체 다이 내지 제4 반도체 다이(100-400)는 인터포저 구조체(800)의 상면 상에 실장될 수 있다. 예를 들어, 인터포저 구조체(800)와 제5 반도체 다이(20) 사이에 제2 접속 부재(27)가 형성될 수 있다. 제2 접속 부재(27)는 복수의 제2 인터포저 패드(804)들 중 일부와 제5 하부 패드(25)를 연결할 수 있다. 이에 따라, 인터포저 구조체(800)와 제5 반도체 다이(20)은 전기적으로 연결될 수 있다.
또한, 예를 들어, 인터포저 구조체(800)와 제1 반도체 다이 내지 제4 반도체 다이(100-400) 사이에 제1 하부 연결 패드(도 2의 142)와 제1 연결 범프(도 2의 170)가 형성될 수 있다. 제1 연결 범프(도 2의 170)는 복수의 제2 인터포저 패드(804)들 중 다른 일부와 제1 하부 연결 패드(도 2의 142)를 연결할 수 있다. 이에 따라, 인터포저 구조체(800)와 제1 반도체 다이 내지 제4 반도체 다이(100-400)은 전기적으로 연결될 수 있다. 다만 실시예는 이제 한정되지 않는다. 예를 들어, 인터포저 구조체(800)와 제1 반도체 다이 내지 제4 반도체 다이(100-400)은 인터포저 구조체(800)와 제1 반도체 다이 내지 제4 반도체 다이(100-400) 사이에 배치된 별도의 기판과 배선 구조체를 통해 전기적으로 연결될 수 있다.
제2 접속 부재(27)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재(27)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 또한, 제2 접속 부재(27)는 각각 UBM(Under Bump Metallurgy)을 포함할 수 있다.
제2 접속 부재(27)는 단일층 또는 다중층으로 형성될 수 있다. 제2 접속 부재(27)가 단일층으로 형성되는 경우에, 제2 접속 부재(27)는 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제2 접속 부재(27)가 다중층으로 형성되는 경우에, 제2 접속 부재(27)는 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 접속 부재(27) 각각의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
배선 패턴들(840)의 일부는 제5 반도체 다이(20)와 제1 반도체 다이 내지 제4 반도체 다이(100-400)를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 인터포저 구조체(800)와 제5 반도체 다이(20) 사이에 제2 언더필(30)이 형성될 수 있다. 제2 언더필(30)은 인터포저 구조체(800)와 제5 반도체 다이(20) 사이의 공간을 채울 수 있다. 또한, 제2 언더필(30)은 제2 접속 부재(27)를 덮을 수 있다.
제2 언더필(30)은 인터포저 구조체(800) 상에 제5 반도체 다이(20)를 고정시킴으로써 제5 반도체 다이(20)의 깨짐 등을 방지할 수 있다. 제2 언더필(30)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드막(700)은 인터포저 구조체(800) 상에 배치될 수 있다. 몰드막(700)은 제5 반도체 다이(20)와 제1 반도체 다이 내지 제4 반도체 다이(100-400) 사이에 제공될 수 있다. 몰드막(700)은 제5 반도체 다이(20)와 제1 반도체 다이 내지 제4 반도체 다이(100-400)를 서로 분리할 수 있다.
몰드막(700)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몰드막(700)은 제1 언더필(860) 및 제2 언더필(30)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(860) 및 제2 언더필(30)은 각각 몰드막(700)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 제1 언더필(860) 및 제2 언더필(30)은 베이스 기판(41)과 인터포저 구조체(800) 사이 또는 인터포저 구조체(800)와 제5 반도체 다이(20) 및 제1 반도체 다이 내지 제4 반도체 다이(100-400) 사이의 협소한 공간을 효율적으로 채울 수 있다.
몇몇 실시예에 따른 반도체 패키지는 부착막(910)과 히트 슬러그(heat slug)(920)를 더 포함할 수 있다.
부착막(910)은 몰드막(700) 상에 제공될 수 있다. 부착막(910)은 제5 반도체 다이(20)와 제1 반도체 다이 내지 제4 반도체 다이(100-400) 상에 제공될 수 있다. 부착막(910)은 몰드막(700)의 상면과 접촉할 수 있다. 부착막(910)은 제5 반도체 다이(20)의 상면, 제1 반도체 다이 내지 제4 반도체 다이(100-400)의 상면 및 히트 싱크(600)의 상면과 접촉할 수 있다. 부착막(910)은 몰드막(700), 제5 반도체 다이(20) 및 제1 반도체 다이 내지 제4 반도체 다이(100-400)와 히트 슬러그(920)를 서로 접착하여 고정할 수 있다. 부착막(910)은 접착 물질을 포함할 수 있다. 예를 들어, 부착막(910)은 경화성 폴리머를 포함할 수 있다. 부착막(910)은 예를 들어 에폭시계 폴리머를 포함할 수 있다.
히트 슬러그(920)는 베이스 기판(41) 상에 배치될 수 있다. 히트 슬러그(920)는 제5 반도체 다이(20)와 제1 반도체 다이 내지 제4 반도체 다이(100-400)와 히트 싱크(600)를 덮을 수 있다. 히트 슬러그(920)는 금속 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 10 내지 도 17은 몇몇 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다. 설명의 편의를 위해, 도 1 및 도 2를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참조하면, 프리 베이스 기판(41P)이 제공될 수 있다.
프리 베이스 기판(41P)의 하면 상에 하면 패드(42)가 배치될 수 있다. 프리 베이스 기판(41P)의 상면 상에 상면 패드(44)가 배치될 수 있다.
도 11을 참조하면, 프리 베이스 기판(41P) 상에 제1 반도체 다이(100)가 형성될 수 있다.
제1 반도체 다이(100)는 제1 하부 연결 패드(142)가 프리 베이스 기판(41P)의 상면 패드(44)와 대향하도록 배치될 수 있다. 제1 하부 연결 패드(142)와 상면 패드(44)는 접촉할 수 있다. 제1 반도체 다이(100)와 프리 베이스 기판(41P)의 사이에 제1 하부 연결 패드(142)가 배치될 수 있다.
도 12를 참조하면, 프리 베이스 기판(41P)과 제1 반도체 다이(100) 상에 제2 반도체 다이 내지 제4 반도체 다이(200-400)가 순차적으로 형성된다.
구체적으로, 제2 반도체 다이(200)는 제1 반도체 다이(100) 상에 적층될 수 있다. 제1 반도체 다이(100)의 제1 상부 연결 패드(도 2의 144)와 제2 반도체 다이(200)의 제2 하부 연결 패드(도 2의 242)는 서로 접촉하고, 절연층(150)에 의해 둘러싸일 수 있다.
마찬가지로, 제3 반도체 다이(300) 및 제4 반도체 다이(400)는 제2 반도체 다이(200) 상에 적층될 수 있다.
도 13을 참조하면, 더미 다이(500)가 제4 반도체 다이(400) 상에 형성될 수 있다.
더미 다이(500)의 제5 하부 연결 패드(도 2의 542)와 제4 반도체 다이(400)의 제4 상부 연결 패드(도 2의 444)는 서로 접촉하고, 절연층(150)에 의해 둘러싸일 수 있다. 더미 다이(500)는 메모리를 포함하지 않을 수 있다.
도 14를 참조하면, 더미 다이(500) 상에 프리 히트 싱크(600P)가 형성될 수 있다.
프리 히트 싱크(600P)는 반구 형태를 가질 수 있다. 프리 히트 싱크(600P)는 더미 다이(500)의 상면으로부터 돌출된 형태로 배치될 수 있다. 프리 히트 싱크(600P)의 하면은 더미 다이(500)의 상면보다 작을 수 있다. 프리 히트 싱크(600P)의 하면은 더미 다이(500)의 상면과 직접적으로 접촉할 수 있다. 프리 히트 싱크(600P)는 금속 물질을 포함할 수 있다.
도 15를 참조하면, 제1 프리 몰드막(700P1)이 형성될 수 있다.
제1 프리 몰드막(700P1)은 프리 베이스 기판(41P) 상에 형성될 수 있다. 제1 프리 몰드막(700P1)은 제1 반도체 다이 내지 제4 반도체 다이(100-400)와, 더미 다이(500)와 프리 히트 싱크(600P)를 덮을 수 있다. 구체적으로, 제1 프리 몰드막(700P1)은 제1 반도체 다이 내지 제4 반도체 다이(100-400)의 측면을 둘러쌀 수 있다. 제1 프리 몰드막(700P1)은 더미 다이(500)의 측면과 상면의 일부를 덮을 수 있다. 제1 프리 몰드막(700P1)은 프리 히트 싱크(600P)의 상면을 전체적으로 덮을 수 있다.
도 16을 참조하면, 히트 싱크(600)와 제2 프리 몰드막(700P2)이 형성될 수 있다.
제1 프리 몰드막(700P1)과 프리 히트 싱크(600P)의 일부가 제거될 수 있다. 히트 싱크(600)의 상면은 제2 프리 몰드막(700P2)에 의해 덮이지 않을 수 있다. 즉, 히트 싱크(600)의 상면은 제2 프리 몰드막(700P2)으로부터 노출될 수 있다. 히트 싱크(600)의 상면은 제2 프리 몰드막(700P2)의 상면은 동일 평면 상에 배치될 수 있다.
도 17을 참조하면, 다이싱 라인(DL)을 따라 복수의 반도체 패키지가 절삭될 수 있다.
다이싱 라인(DL)을 따라 제2 프리 몰드막(700P2)과 프리 베이스 기판(41P)이 절단될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 다이 200: 제2 반도체 다이
300: 제3 반도체 다이 400: 제4 반도체 다이
500: 더미 다이 600: 히트 싱크
700: 몰드막

Claims (10)

  1. 제1 상면과, 상기 제1 상면과 반대되는 제1 하면을 포함하는 제1 반도체 다이;
    상기 제1 상면과 마주보는 제2 하면과, 상기 제2 하면과 반대되는 제2 상면을 포함하는 제2 반도체 다이;
    상기 제2 반도체 다이 상에 배치되는 더미 다이;
    상기 더미 다이 상에 배치되고, 금속 물질을 포함하는 히트 싱크; 및
    상기 제1 반도체 다이, 상기 제2 반도체 다이, 상기 더미 다이 및 상기 히트 싱크의 측면을 덮는 몰드막을 포함하고,
    상기 히트 싱크의 측면은, 상기 히트 싱크의 중심축으로부터 외측을 향해 볼록하게 굴곡된, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체 다이는, 상기 제1 상면 상에 배치되는 상부 연결 패드를 포함하고,
    상기 제2 반도체 다이는, 상기 제2 하면 상에 배치되는 제1 하부 연결 패드를 포함하고,
    상기 상부 연결 패드와 상기 제1 하부 연결 패드는 접촉하는, 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체 다이는, 상기 제1 상면 상에 배치되는 상부 연결 패드를 포함하고,
    상기 제2 반도체 다이는, 상기 제2 하면 상에 배치되는 제1 하부 연결 패드를 포함하고,
    상기 상부 연결 패드와 상기 제1 하부 연결 패드의 사이에 배치된 연결 범프는, 상기 상부 연결 패드와 상기 제1 하부 연결 패드와 접촉하는, 반도체 패키지.
  4. 제 1항에 있어서,
    상기 히트 싱크의 하면은 상기 더미 다이의 상면과 접촉하는, 반도체 패키지.
  5. 제 1항에 있어서,
    상기 더미 다이의 두께는, 상기 제1 반도체 다이의 두께 및 상기 제2 반도체 다이의 두께보다 크거나 같은, 반도체 패키지.
  6. 제 1항에 있어서,
    상기 히트 싱크의 상면은, 상기 히트 싱크의 하면보다 작은, 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이는 메모리를 포함하고,
    상기 더미 다이는 메모리를 비포함하는, 반도체 패키지.
  8. 제 1항에 있어서,
    상기 몰드막의 상면과 상기 히트 싱크의 상면은 동일 평면 상에 배치되는, 반도체 패키지.
  9. 메모리를 포함하는 제1 반도체 다이;
    메모리를 포함하고, 상기 제1 반도체 다이 상에 배치되는 제2 반도체 다이;
    메모리를 비포함하고, 상기 제2 반도체 다이 상에 배치되는 더미 다이;
    상기 더미 다이 상에 배치되고, 금속 물질을 포함하는 히트 싱크; 및
    상기 제1 반도체 다이, 상기 제2 반도체 다이, 상기 더미 다이 및 상기 히트 싱크의 측면을 덮는 몰드막을 포함하고,
    상기 히트 싱크의 폭은, 상기 더미 다이의 상면으로부터 멀어질수록 감소하고,
    상기 히트 싱크의 측면은, 곡면을 가지는, 반도체 패키지.
  10. 메모리를 포함하고, 제1 상면과, 상기 제1 상면과 반대되는 제1 하면을 가지는 제1 반도체 다이;
    상기 제1 상면 상에 배치되는 상부 연결 패드;
    메모리를 포함하고, 상기 제1 상면과 마주보는 제2 하면과, 상기 제2 하면과 반대되는 제2 상면을 가지는 제2 반도체 다이;
    상기 제2 하면 상에 배치되고, 상기 상부 연결 패드와 접촉하는 하부 연결 패드;
    상기 제2 반도체 다이 상에 배치되고, 메모리를 비포함하는 더미 다이;
    상기 더미 다이 상에서, 상기 더미 다이의 상면과 접촉하고, 금속 물질을 포함하는 히트 싱크; 및
    상기 제1 반도체 다이, 상기 제2 반도체 다이, 상기 더미 다이 및 상기 히트 싱크의 측면을 덮는 몰드막을 포함하고,
    상기 몰드막의 상면과 상기 히트 싱크의 상면은 동일 평면 상에 배치되고,
    상기 히트 싱크의 측면은, 상기 히트 싱크의 중심축으로부터 외측을 향해 볼록하게 굴곡된 곡면을 가지는, 반도체 패키지.
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