KR20240015948A - 반도체 패키지 - Google Patents

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KR20240015948A
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connection
patterns
structures
connection pads
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KR1020220093871A
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이현동
김영민
오준석
이상윤
이창보
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는, 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 배선 구조체; 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 배선 구조체; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며 상기 반도체 칩을 감싸는 봉지재; 및 상기 봉지재를 관통하여 상기 복수의 제1 상면 연결 패드와 상기 복수의 제2 하면 연결 패드를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체;를 포함하며, 상기 복수의 연결 구조체는, 상기 복수의 제1 상면 연결 패드의 상면에 접하는 하면을 가지는 복수의 하부 연결 구조체, 상기 복수의 제2 하면 연결 패드의 하면과 접하는 상면을 가지는 복수의 상부 연결 구조체, 및 상기 복수의 하부 연결 구조체의 상면과 상기 복수의 상부 연결 구조체의 하면 각각과 접하는 복수의 도전성 연결층을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 팬 아웃 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다.
따라서 입출력(I/O)을 위한 연결 단자들의 개수가 증가한 고집적화된 반도체 칩을 위하여 연결 신뢰성이 확보된 연결 단자들을 가지는 반도체 패키지가 고안되고 있으며, 예를 들면, 연결 단자들 사이의 간섭이 방지하기 위하여, 연결 단자들 사이의 간격을 증가시킨 팬 아웃 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 생산성이 향상되는 반도체 패키지를 제공하는 데에 있다.
본 발명에 따른 반도체 패키지는, 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 배선 구조체; 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 배선 구조체; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며 상기 반도체 칩을 감싸는 봉지재; 및 상기 봉지재를 관통하여 상기 복수의 제1 상면 연결 패드와 상기 복수의 제2 하면 연결 패드를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체;를 포함하며, 상기 복수의 연결 구조체는, 상기 복수의 제1 상면 연결 패드의 상면에 접하는 하면을 가지는 복수의 하부 연결 구조체, 상기 복수의 제2 하면 연결 패드의 하면과 접하는 상면을 가지는 복수의 상부 연결 구조체, 및 상기 복수의 하부 연결 구조체의 상면과 상기 복수의 상부 연결 구조체의 하면 각각과 접하는 복수의 도전성 연결층을 포함한다.
본 발명에 따른 반도체 패키지는, 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 배선 구조체; 상기 제1 배선 구조체 상에 부착되는 반도체 칩; 상기 제1 배선 구조체 및 상기 반도체 칩 상에 배치되며, 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 배선 구조체; 각각 상기 제1 상면 연결 패드에 부착되는 하부 연결 구조체, 상기 제2 하면 연결 패드에 부착되는 상부 연결 구조체, 및 상기 하부 연결 구조체와 상기 상부 연결 구조체 사이에 개재되는 도전성 연결층을 포함하며, 상기 제1 배선 구조체와 상기 제2 배선 구조체를 연결하는 복수의 연결 구조체; 및 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며, 상기 반도체 칩 및 상기 복수의 연결 구조체를 감싸는 봉지재;를 포함하며, 상기 복수의 제1 상면 연결 패드는 상기 제1 재배선 절연층의 상면으로부터 돌출되고, 상기 복수의 제2 하면 연결 패드는, 상기 제2 재배선 절연층의 하면으로부터 돌출되어, 상기 봉지재는, 상기 복수의 제1 상면 연결 패드의 측면과 상면의 적어도 일부분, 및 상기 복수의 제2 하면 연결 패드의 측면과 하면의 적어도 일부분을 덮는다.
본 발명에 따른 반도체 패키지는, 복수의 제1 재배선 라인 패턴 및 복수의 제1 재배선 비아 패턴을 포함하는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하되, 상기 복수의 제1 재배선 패턴은 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 제1 배선 구조체; 복수의 제2 재배선 라인 패턴 및 복수의 제2 재배선 비아 패턴을 포함하는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하되, 상기 복수의 제2 재배선 패턴은 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 제2 배선 구조체; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩; 상기 반도체 칩과 수평 방향으로 이격되며 상기 반도체 칩의 주위에 배치되고, 각각 상기 제1 상면 연결 패드에 부착되는 하부 연결 구조체, 상기 제2 하면 연결 패드에 부착되는 상부 연결 구조체, 및 상기 하부 연결 구조체와 상기 상부 연결 구조체 사이에 개재되는 도전성 연결층을 포함하여 상기 복수의 제1 재배선 패턴과 상기 복수의 제2 재배선 패턴을 전기적으로 연결하는 복수의 연결 구조체; 및 상기 반도체 칩 및 복수의 연결 구조체를 감싸도록, 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우는 봉지재;를 포함하며, 상기 복수의 제1 재배선 비아 패턴과 상기 복수의 제2 재배선 비아 패턴 각각은, 상기 반도체 칩에 가까워지면서 수평 폭이 넓어지는 테이퍼드한 형상을 가진다.
본 발명에 따른 반도체 패키지는, 제1 배선 구조체와 제2 배선 구조체 각각을 별도로 형성하여 미리 준비하고, 제1 배선 구조체 상에 제1 반도체 칩을 부착한 후 별도로 형성된 제2 배선 구조체를 제1 배선 구조체 상에 부착하여 형성할 수 있다.
따라서 반도체 패키지의 제조 시간이 단축될 수 있고, 반도체 패키지의 수율이 향상될 수 있어, 본 발명에 따른 반도체 패키지는 생산성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 2a, 도 2b, 도 3a 및 도 3b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 확대 단면도들이다.
도 4a 내지 도 6d는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 확대 단면도들이다.
도 8a 내지 도 8f는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 확대 단면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도들이다.
도 10a 내지 도 10e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도들이다.
도 11은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 2a, 도 2b, 도 3a 및 도 3b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 확대 단면도들이다. 구체적으로 도 2a 및 도 2b 각각은 도 1의 II 부분을 나타내는 확대 단면도이고, 도 3a 및 도 3b는 도 1의 IIIA 및 IIIB 부분을 나타내는 확대 단면도들이다.
도 1을 참조하면, 반도체 패키지(1000)는 제1 배선 구조체(300), 제1 배선 구조체(300) 상의 제2 배선 구조체(400), 및 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 일부 실시 예에서, 반도체 패키지(1000)는 패키지 온 패키지(PoP, Package-on-Package)의 하부 패키지일 수 있다. 반도체 패키지(1000)는, 제1 배선 구조체(300)의 수평 폭 및 수평 면적이 적어도 하나의 반도체 칩(100)이 구성하는 풋프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가지는 팬 아웃 형 반도체 패키지(Fan Out type Semiconductor Package)일 수 있다. 일부 실시 예에서, 반도체 패키지(1000)는 팬 아웃 형 패널 레벨 패키지(FOPLP, Fan Out type Panel Level Package) 또는 팬 아웃 형 웨이퍼 레벨 패키지(FOWLP, Fan Out type Wafer Level Package)일 수 있다.
일부 실시 예에서, 제1 배선 구조체(300), 및 제2 배선 구조체(400) 중 적어도 하나는 재배선 공정에 의하여 형성될 수 있다. 제1 배선 구조체(300) 및 제2 배선 구조체(400) 각각은 제1 재배선 구조체 및 제2 재배선 구조체라 호칭하거나, 하부 재배선 구조체 및 상부 재배선 구조체라 호칭할 수 있다. 이하 본 명세서에서는, 제1 배선 구조체(300), 및 제2 배선 구조체(400)가 재배선 공정에 의하여 형성된 경우에 대하여 설명하나, 이에 한정되지 않는다. 예를 들면, 다른 일부 실시 예에서, 제1 배선 구조체(300), 및 제2 배선 구조체(400) 중 적어도 하나는 인쇄회로기판일 수 있다.
제1 배선 구조체(300)는 제1 재배선 절연층(310), 및 복수의 제1 재배선 패턴(330)을 포함할 수 있다. 제1 재배선 절연층(310)은 복수의 제1 재배선 패턴(330)을 감쌀 수 있다. 일부 실시 예에서, 제1 배선 구조체(300)는 적층된 복수개의 제1 재배선 절연층(310)을 포함할 수 있다. 제1 재배선 절연층(310)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 예를 들면, 제1 배선 구조체(300)는 약 30㎛ 내지 약 50㎛의 두께를 가질 수 있다.
복수의 제1 재배선 패턴(330)은 복수의 제1 재배선 라인 패턴(332), 및 복수의 제1 재배선 비아(334)로 이루어질 수 있다. 복수의 제1 재배선 패턴(330)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 금속의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 제1 재배선 패턴(330)은 구리, 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 제1 재배선 라인 패턴(332)은 제1 재배선 절연층(310)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 예를 들면, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하는 경우, 복수의 제1 재배선 라인 패턴(332)은 최상단의 제1 재배선 절연층(310)의 상면 상, 최하단의 제1 재배선 절연층(310)의 하면 상, 및 복수개의 제1 재배선 절연층(310) 중 인접하는 2개의 제1 재배선 절연층(310)의 사이 중 적어도 일부 곳에 배치될 수 있다.
복수의 제1 재배선 비아(334)는 적어도 하나의 제1 재배선 절연층(310)을 관통하여 복수의 제1 재배선 라인 패턴(332) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시 예에서, 복수의 제1 재배선 비아(334)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 예를 들면, 복수의 제1 재배선 비아(334)는 적어도 하나의 반도체 칩(100)에 가까워지면서 수평 폭이 넓어질 수 있다.
일부 실시 예에서, 복수의 제1 재배선 라인 패턴(332) 중 적어도 일부 개는 복수의 제1 재배선 비아(334) 중 일부 개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제1 재배선 라인 패턴(332)과 제1 재배선 라인 패턴(332)의 하면과 접하는 제1 재배선 비아(334)는 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 제1 재배선 비아(334) 각각은, 일체를 이루는 제1 재배선 라인 패턴(332)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
복수의 제1 재배선 패턴(330) 중, 제1 배선 구조체(300)의 하면에 인접하여 배치되는 일부 개를 복수의 제1 하면 연결 패드(330P1)라 호칭할 수 있고, 제1 배선 구조체(300)의 상면에 인접하여 배치되는 일부 개는 복수의 제1 상면 연결 패드(330P2)라 호칭할 수 있다. 예를 들면, 복수의 제1 하면 연결 패드(330P1)는 복수의 제1 재배선 라인 패턴(332) 중 제1 배선 구조체(300)의 하면에 인접하여 배치되는 일부 개일 수 있고, 복수의 제1 상면 연결 패드(330P2)는 복수의 제1 재배선 라인 패턴(332) 중 제1 배선 구조체(300)의 상면에 인접하여 배치되는 일부 개일 수 있다.
복수의 제1 하면 연결 패드(330P1)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 복수의 외부 연결 단자(500)는 반도체 패키지(1000)를 외부와 연결할 수 있다. 일부 실시 예에서, 복수의 외부 연결 단자(500) 각각은 범프, 솔더볼 등일 수 있다. 예를 들면, 외부 연결 단자(500)는 약 100㎛ 내지 약 180㎛의 높이를 가질 수 있다. 복수의 제1 상면 연결 패드(330P2) 중 일부 개에는 복수의 칩 연결 부재(130)가 부착될 수 있고, 다른 일부 개에는 복수의 연결 구조체(200)가 부착될 수 있다. 예를 들면, 복수의 제1 상면 연결 패드(330P2) 중 다른 일부 개에는 복수의 하부 연결 구조체(210)가 부착될 수 있다.
복수의 제1 상면 연결 패드(330P2)는 제1 재배선 절연층(310)의 상면 상에 배치될 수 있다. 예를 들면, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하는 경우, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면 상에 배치될 수 있다. 복수의 제1 상면 연결 패드(330P2)는 제1 재배선 절연층(310)의 상면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 예를 들면, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하는 경우, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 복수의 제1 상면 연결 패드(330P2) 각각의 상면과 측면의 적어도 일부분은 제1 재배선 절연층(310)과 접하지 않을 수 있다. 복수의 제1 하면 연결 패드(330P1)는 최하단의 제1 재배선 절연층(310)의 하면으로부터 수직 방향으로 돌출하지 않을 수 있다. 일부 실시 예에서, 복수의 제1 하면 연결 패드(330P1)의 하면과 최하단의 제1 재배선 절연층(310)의 하면은 공면을 이룰 수 있다.
제1 배선 구조체(300) 상에는 적어도 하나의 반도체 칩(100)이 부착될 수 있다. 제1 반도체 칩(100)은 서로 반대되는 활성면과 비활성면을 가지는 반도체 기판(110), 반도체 기판(110)의 상기 활성면에 형성되는 반도체 소자(112), 및 반도체 칩(100)의 제1 면에 배치되는 복수의 칩 패드(120)를 포함할 수 있다. 예를 들면, 반도체 칩(100)은 약 70㎛ 내지 약 120㎛의 두께를 가질 수 있다. 본 명세서에서, 반도체 칩(100)의 제1 면과 반도체 칩(100)의 제2 면은 서로 반대되며, 반도체 칩(100)의 상기 제2 면은 반도체 기판(110)의 상기 비활성면을 의미한다. 반도체 기판(110)의 상기 활성면은 반도체 칩(100)의 상기 제1 면에 매우 인접하므로, 반도체 기판(110)의 상기 활성면과 반도체 칩(100)의 상기 제1 면을 별도로 구분하는 도시는 생략하였다.
일부 실시 예에서, 반도체 칩(100)은 상기 제1 면이 제1 배선 구조체(300)를 향하는 페이스 다운(face down) 배치를 가지며, 제1 배선 구조체(300)의 상면에 부착될 수 있다. 이 경우, 반도체 칩(100)의 상기 제1 면은 반도체 칩(100)의 하면이라 호칭할 수 있고, 반도체 칩(100)의 상기 제2 면은 반도체 칩(100)의 상면이라 호칭할 수 있다. 본 명세서에서 특별한 언급이 없는 한, 상면이란 도면에서 상측을 향하는 면을 의미하고, 하면이란 도면에서 하측을 향하는 면을 지칭한다.
반도체 칩(100)의 복수의 칩 패드(120)와 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2) 사이에는 복수의 칩 연결 부재(130)가 개재될 수 있다. 예를 들면, 칩 연결 부재(130)는 솔더볼, 또는 마이크로 범프일 수 있다. 반도체 칩(100)과 제1 배선 구조체(300)의 제1 재배선 패턴(330)은 복수의 칩 연결 부재(130)를 통하여 전기적으로 연결될 수 있다.
반도체 기판(110)은 예를 들면, 실리콘(Si, silicon) 또는 저마늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(110)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(112)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(112)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(110)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 반도체 칩(100)은 로직 소자를 포함할 수 있다. 예를 들면, 반도체 칩(100)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 다른 일부 실시 예에서, 반도체 패키지(1000)가 복수의 반도체 칩(100)을 포함하는 경우, 복수의 반도체 칩(100) 중 적어도 하나는 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있고, 다른 적어도 하나는 메모리 소자를 포함하는 메모리 반도체 칩일 수 있다. 예를 들면, 상기 메모리 소자는, 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 소자일 수 있다. 상기 플래시 메모리는, 예를 들면 낸드(NAND) 플래시 메모리, 또는 브이낸드(V-NAND) 플래시 메모리일 수 있다. 일부 실시 예에서, 상기 메모리 소자는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 소자일 수 있다.
제2 배선 구조체(400)는 제2 재배선 절연층(410), 및 복수의 제2 재배선 패턴(430)을 포함할 수 있다. 제2 재배선 절연층(410)은 복수의 제2 재배선 패턴(430)을 감쌀 수 있다. 제2 재배선 절연층(410)은 예를 들면, PID, 또는 감광성 폴리이미드로부터 형성될 수 있다.
일부 실시 예에서, 제2 배선 구조체(400)의 두께는 제1 배선 구조체(300)의 두께보다 얇을 수 있다. 예를 들면, 제2 배선 구조체(400)는 약 20㎛ 내지 약 40㎛의 두께를 가질 수 있다. 일부 실시 예에서, 제2 배선 구조체(400)는 적층된 복수개의 제2 재배선 절연층(410)을 포함할 수 있다. 복수의 제2 재배선 패턴(430)은 복수의 제2 재배선 라인 패턴(432), 및 복수의 제2 재배선 비아(434)로 이루어질 수 있다. 복수의 제2 재배선 패턴(430)은 금속 또는 금속의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 제2 재배선 패턴(430)은 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 제2 재배선 라인 패턴(432)은 제2 재배선 절연층(410)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 재배선 라인 패턴(432)은 최상단의 제2 재배선 절연층(410)의 상면 상, 최하단의 제2 재배선 절연층(410)의 하면 상, 및 복수개의 제2 재배선 절연층(410) 중 인접하는 2개의 제2 재배선 절연층(410)의 사이 중 적어도 일부 곳에 배치될 수 있다.
복수의 제2 재배선 패턴(430) 중, 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개를 복수의 제2 상면 연결 패드(430P1)라 호칭할 수 있고, 제2 배선 구조체(400)의 하면에 인접하여 배치되는 일부 개는 복수의 제2 하면 연결 패드(430P2)라 호칭할 수 있다. 예를 들면, 복수의 제2 상면 연결 패드(430P1)는 복수의 제2 재배선 비아(434) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개일 수 있고, 복수의 제2 하면 연결 패드(430P2)는 복수의 제2 재배선 라인 패턴(432) 중 제2 배선 구조체(400)의 하면에 인접하여 배치되는 일부 개일 수 있다.
일부 실시 예에서, 복수의 제2 재배선 패턴(430) 중, 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개 각각 상에는 도전성 보호층(420)이 배치될 수 있다. 예를 들면, 복수의 제2 재배선 비아(434) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개 상에는 도전성 보호층(420)이 배치될 수 있다. 도전성 보호층(420)은 금(Au), 니켈(Ni), 또는 이들의 적층 구조를 포함할 수 있다. 도전성 보호층(420)은, 복수의 제2 재배선 패턴(430) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개가 외부에 노출되지 않도록, 이들 각각의 상면을 덮을 수 있다. 도전성 보호층(420)은 제2 상면 연결 패드(430P1)의 상면을 덮을 수 있다. 또는 도전성 보호층(420)은 제2 상면 연결 패드(430P1)의 일부분, 즉 제2 상면 연결 패드(430P1)의 상측 부분이라 호칭할 수 있다. 예를 들면, 제2 상면 연결 패드(430P1)의 하측 부분은 제2 배선 구조체(400)의 상면에 인접하여 배치되는 제2 재배선 패턴(430)일 수 있고, 제2 상면 연결 패드(430P1)의 상측 부분은 도전성 보호층(420)일 수 있다.
일부 실시 예에서, 반도체 패키지(1000)가 패키지 온 패키지(PoP, Package-on-Package)의 하부 패키지인 경우, 복수의 제2 상면 연결 패드(430P1)에는 상부 패키지가 연결될 수 있다. 예를 들면, 상기 상부 패키지와 복수의 제2 상면 연결 패드(430P1) 사이에는 복수의 패키지 연결 단자가 개재될 수 있다. 일부 실시 예에서, 상기 복수의 패키지 연결 단자 각각은 범프, 솔더볼 등일 수 있다. 상기 상부 패키지는 보조 반도체 칩을 포함할 수 있다. 상기 보조 반도체 칩은, 메모리 반도체 칩일 수 있다. 예를 들면, 상기 보조 반도체 칩은 디램 칩, 에스 램 칩, 플래시 메모리 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 또는 알램 칩일 수 있다. 복수의 제2 하면 연결 패드(430P2)에 복수의 연결 구조체(200)가 부착될 수 있다.
복수의 제2 하면 연결 패드(430P2)는 제2 재배선 절연층(410)의 하면 상에 배치될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 하면 연결 패드(430P2)는 최하단의 제2 재배선 절연층(410)의 하면 상에 배치될 수 있다. 복수의 제2 하면 연결 패드(430P2)는 제2 재배선 절연층(410)의 하면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 하면 연결 패드(430P2)는 최상단의 제2 재배선 절연층(410)의 하면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 복수의 제2 하면 연결 패드(430P2) 각각의 하면과 측면의 적어도 일부분은 제2 재배선 절연층(410)과 접하지 않을 수 있다. 복수의 제2 상면 연결 패드(430P1)는 최상단의 제2 재배선 절연층(410)의 상면으로부터 수직 방향으로 돌출하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 상면 연결 패드(430P1)의 상면과 최상단의 제2 재배선 절연층(410)의 상면은 공면을 이룰 수 있다. 다른 일부 실시 예에서, 복수의 제2 상면 연결 패드(430P1)의 상면은, 최상단의 제2 재배선 절연층(410)의 상면보다 함몰되어 있을 수 있다.
복수의 제2 재배선 비아(434)는 적어도 하나의 제2 재배선 절연층(410)을 관통하여 복수의 제2 재배선 라인 패턴(432) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시 예에서, 복수의 제2 재배선 라인 패턴(432) 중 적어도 일부 개는 복수의 제2 재배선 비아(434) 중 일부 개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제2 재배선 라인 패턴(432)과 제2 재배선 라인 패턴(432)의 상면과 접하는 제2 재배선 비아(434)는 함께 형성되어 일체를 이룰 수 있다.
일부 실시 예에서, 복수의 제2 재배선 비아(434)는 상측으로부터 하측으로 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 제2 재배선 비아(434)는 적어도 하나의 반도체 칩(100)에 가까워지면서 수평 폭이 넓어질 수 있다. 복수의 제1 재배선 비아(334)와 복수의 제2 재배선 비아(434)는 수직 방향으로 서로 반대 방향으로 수평 폭이 서로 넓어지거나 좁아지는 테이퍼드한 형상을 가질 수 있다. 예를 들면, 복수의 제1 재배선 비아(334)와 복수의 제2 재배선 비아(434)는 서로 가까워지며 수평 폭이 넓어질 수 있고, 서로 멀어지며 수평 폭이 좁아질 수 있다.
봉지재(250)는 제1 배선 구조체(300)의 상면 상에서 반도체 칩(100)을 감쌀 수 있다. 봉지재(250)는 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이의 공간을 채울 수 있다. 예를 들면, 봉지재(250)는 약 150㎛ 내지 약 200㎛의 두께를 가질 수 있다. 예를 들면, 봉지재(250)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함하는 몰딩 부재일 수 있다. 봉지재(250)는 필러(filler)를 함유할 수 있다. 예를 들면, 필러는 비전도성의 절연 특성을 가지는 세라믹 계열 의 재료로 이루어질 수 있다. 일부 실시 예에서, 필러는 AlN, BN, Al203, SiC, 및 MgO 중 적어도 하나로 이루어질 수 있다. 예를 들면 필러는 실리카 필러 또는 알루미나 필러일 수 있다. 예를 들면, 봉지재(250)는 필러를 함유한 에폭시 계열 물질로 이루어질 수 있다. 봉지재(250)가 함유하는 필러의 평균 직경은 약 3㎛ 내지 약 50㎛일 수 있다. 봉지재(250)가 함유하는 필러의 비율은 약 60wt% 내지 약 90wt%일 수 있다.
일부 실시 예에서, 봉지재(250)는 반도체 칩(100)의 하면과 제1 배선 구조체(300)의 상면 사이를 채우며, 복수의 칩 연결 부재(130)를 감싸도록 MUF(molded under-fill) 구조를 가질 수 있다. 다른 일부 실시 예에서, 반도체 칩(100)과 제1 배선 구조체(300) 사이에는 복수의 칩 연결 부재(130)를 감싸는 언더필층이 개재될 수 있다. 상기 언더필층은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시 예에서, 상기 언더필층은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
일부 실시 예에서, 제1 배선 구조체(300)의 측면들, 봉지재(250)의 측면들, 및 제2 배선 구조체(400)의 측면들은 수직 방향으로 서로 정렬될 수 있다. 예를 들면, 서로 대응되는 제1 배선 구조체(300)의 일 측면, 봉지재(250)의 일 측면, 및 제2 배선 구조체(400)의 일 측면은 공면(coplanar)을 이룰 수 있다.
복수의 연결 구조체(200)는 봉지재(250)를 관통하여 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이를 전기적으로 연결할 수 있다. 복수의 연결 구조체(200)는 적어도 하나의 반도체 칩(100)과 수평 방향으로 이격되도록, 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이에 개재될 수 있다. 예를 들면, 복수의 연결 구조체(200)는, 수평 방향으로 적어도 하나의 반도체 칩(100)과 이격되며 적어도 하나의 반도체 칩(100) 주의에 배치될 수 있다. 복수의 연결 구조체(200)는 복수의 제1 상면 연결 패드(330P2)와 복수의 제2 하면 연결 패드(430P2) 사이에 개재될 수 있다. 복수의 연결 구조체(200)의 하면은 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2)와 접하여 복수의 제1 재배선 패턴(330)과 전기적으로 연결될 수 있고, 복수의 연결 구조체(200)의 상면은 제2 배선 구조체(400)의 복수의 제2 하면 연결 패드(430P2)와 접하여 복수의 제2 재배선 패턴(430)과 전기적으로 연결될 수 있다. 예를 들면, 복수의 연결 구조체(200) 각각의 높이는 약 150㎛ 내지 약 200㎛일 수 있다.
복수의 연결 구조체(200) 각각은 하부 연결 구조체(210), 상부 연결 구조체(220), 및 도전성 연결층(230)을 포함할 수 있다. 도전성 연결층(230)은 서로 대응되는 하부 연결 구조체(210)와 상부 연결 구조체(220) 사이에 개재되어, 하부 연결 구조체(210)와 상부 연결 구조체(220)를 전기적으로 연결할 수 있다.
예를 들면, 하부 연결 구조체(210) 및 상부 연결 구조체(220) 각각은, 도전성 기둥, TMV(Through Mold Via), 도전성 솔더, 또는 도전성 필라일 수 있다. 일부 실시 예에서, 하부 연결 구조체(210) 및 상부 연결 구조체(220) 각각은, 구리(Cu) 또는 구리 합금을 포함하는 도전성 포스트(Post)일 수 있다. 예를 들면, 도전성 연결층(230)은 도전성 솔더일 수 있다. 도전성 연결층(230)은 하부 연결 구조체(210)의 상면 및 상부 연결 구조체(220)의 하면 각각과 접할 수 있다. 다른 일부 실시 예에서, 하부 연결 구조체(210) 및 상부 연결 구조체(220) 각각이 TMV 또는 도전성 솔더인 경우, 복수의 연결 구조체(200) 각각은 하부 연결 구조체(210), 및 상부 연결 구조체(220)를 포함하되, 도전성 연결층(230)을 포함하지 않을 수 있고, 하부 연결 구조체(210)의 상면과 상부 연결 구조체(220)의 하면은 직접 접할 수 있다.
하부 연결 구조체(210)는 제1 상면 연결 패드(330P2) 상에 부착될 수 있다. 예를 들면, 하부 연결 구조체(210)의 하면과 제1 상면 연결 패드(330P2)의 상면은 접할 수 있다. 상부 연결 구조체(220)는 제2 하면 연결 패드(430P2) 상에 부착될 수 있다. 예를 들면, 상부 연결 구조체(220)의 상면과 제2 하면 연결 패드(430P2)의 하면은 접할 수 있다. 봉지재(250)는 하부 연결 구조체(210), 상부 연결 구조체(220), 및 도전성 연결층(230)의 측면을 덮을 수 있다.
복수의 하부 연결 구조체(210)는 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2)에 부착될 수 있고, 복수의 상부 연결 구조체(220)는, 제2 배선 구조체(400)의 복수의 제2 하면 연결 패드(430P2)에 부착될 수 있다. 이후, 제1 배선 구조체(300) 상에 적어도 하나의 제1 반도체 칩(100)을 부착한 후, 복수의 상부 연결 구조체(220)가 부착된 제2 배선 구조체(400)는, 복수의 하부 연결 구조체(210)가 부착된 제1 배선 구조체(300) 상에 부착될 수 있다. 제2 배선 구조체(400)는, 서로 대응되는 복수의 하부 연결 구조체(210)와 복수의 상부 연결 구조체(220)가 복수의 도전성 연결층(230)을 사이에 가지며 연결되도록, 제1 배선 구조체(300) 상에 부착될 수 있다. 이후, 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이에 봉지재(250)를 주입하여, 반도체 패키지(1000)를 형성할 수 있다.
하부 연결 구조체(210)는 제1 높이(H1)를 가질 수 있고, 상부 연결 구조체(220)는 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)와 제2 높이(H2)는 대체로 동일한 값을 가질 수 있다. 도전성 연결층(230)의 적어도 일부분은 반도체 칩(100)과 동일한 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 도전성 연결층(230)의 상면은 반도체 칩(100)의 상면보다 낮은 수직 레벨에 위치할 수 있고, 도전성 연결층(230)의 하면은 반도체 칩(100)의 하면보다 높은 수직 레벨에 위치할 수 있다. 다른 일부 실시 예에서, 도전성 연결층(230)의 상면과 하면 중 하나의 면은, 반도체 칩(100)의 상면과 하면 사이의 수직 레벨에 위치할 수 있고, 도전성 연결층(230)의 상면과 하면 중 다른 하나의 면은, 반도체 칩(100)의 상면보다 높은 수직 레벨 또는 하면보다 낮은 수직 레벨에 위치할 수 있다.
도 1 및 도 2a를 함께 참조하면, 제2 배선 구조체(400)는 제2 재배선 절연층(410), 복수의 도전성 보호층(420), 및 복수의 제2 재배선 패턴(430)을 포함할 수 있다. 제2 재배선 절연층(410)은 복수의 도전성 보호층(420) 및 복수의 제2 재배선 패턴(430)을 감쌀 수 있다. 복수의 제2 재배선 패턴(430)은 복수의 제2 재배선 라인 패턴(432), 및 복수의 제2 재배선 비아(434)로 이루어질 수 있다.
복수의 제2 재배선 패턴(430) 중, 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개를 복수의 제2 상면 연결 패드(430P1)라 호칭할 수 있다. 예를 들면, 복수의 제2 상면 연결 패드(430P1)는 복수의 제2 재배선 비아(434) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개일 수 있다. 또는 제2 배선 구조체(400)의 상면에 인접하여 배치되는 제2 재배선 패턴(430), 예를 들면, 제2 재배선 비아(434), 및 제2 재배선 비아(434)의 상면을 덮는 도전성 보호층(420)을 함께 제2 상면 연결 패드(430P1)라 호칭할 수 있다.
도전성 보호층(420)은, 복수의 제2 재배선 패턴(430) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개 각각 상을 덮을 수 있다. 예를 들면, 도전성 보호층(420)은, 복수의 제2 재배선 비아(434) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개 각각의 상면을 덮을 수 있다. 일부 실시 예에서, 최상단의 제2 재배선 절연층(410)의 상면과 도전성 보호층(420)의 상면은 동일 수직 레벨에 위치하며, 공면(coplanar)을 이를 수 있다.
도 1 및 도 2b를 함께 참조하면, 제2 배선 구조체(400)는 제2 재배선 절연층(410), 복수의 도전성 보호층(420), 및 복수의 제2 재배선 패턴(430)을 포함할 수 있다. 도전성 보호층(420)은, 복수의 제2 재배선 패턴(430) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개 각각 상을 덮을 수 있다.
제2 배선 구조체(400)는 복수의 제2 재배선 패턴(430) 중 적어도 일부 개와 제2 재배선 절연층(410) 사이, 및 도전성 보호층(420)과 제2 재배선 절연층(410) 사이에 개재되는 재배선 시드층(430S)을 더 포함할 수 있다. 재배선 시드층(430S)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 금속의 합금일 수 있다. 예를 들면, 재배선 시드층(430S)은 구리(Cu)를 포함할 수 있다.
재배선 시드층(430S)은, 최상단의 제2 재배선 절연층(410)과 이에 인접하는 제2 재배선 패턴(430) 사이, 및 최상단의 제2 재배선 절연층(410)과 도전성 보호층(420) 사이를 따라서 연장될 수 있다.
일부 실시 예에서, 도전성 보호층(420)의 상면은 최상단의 제2 재배선 절연층(410)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 즉, 도전성 보호층(420)의 상면, 또는 제2 상면 연결 패드(430P1)의 상면은 최상단의 제2 재배선 절연층(410)의 상면으로부터 함몰되어 있을 수 있다. 수직 방향으로, 도전성 보호층(420)의 상면과 최상단의 제2 재배선 절연층(410)의 상면 사이의 거리는, 재배선 시드층(430S)의 두께와 대체로 동일할 수 있다.
도 1, 도 3a 및 도 3b를 함께 참조하면. 복수의 제1 상면 연결 패드(330P2)는 제1 재배선 절연층(310)의 상면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 예를 들면, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하는 경우, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 복수의 제1 상면 연결 패드(330P2) 각각의 상면과 측면의 적어도 일부분은 제1 재배선 절연층(310)과 접하지 않을 수 있다. 봉지재(250)는 복수의 제1 상면 연결 패드(330P2) 각각의 측면과 상면의 적어도 일부분을 덮을 수 있다.
하부 연결 구조체(210)는 제1 상면 연결 패드(330P2)의 상면에 부착될 수 있다. 하부 연결 구조체(210)의 하면은, 봉지재(250)의 하면보다 높은 수직 레벨에 위치할 수 있다.
복수의 제2 하면 연결 패드(430P2)는 제2 재배선 절연층(410)의 하면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 하면 연결 패드(430P2)는 최상단의 제2 재배선 절연층(410)의 하면으로부터 수직 방향으로 제1 반도체 칩(100)을 향하여 돌출될 수 있다. 복수의 제2 하면 연결 패드(430P2) 각각의 하면과 측면의 적어도 일부분은 제2 재배선 절연층(410)과 접하지 않을 수 있다. 봉지재(250)는 복수의 제2 하면 연결 패드(430P2) 각각의 측면과 하면의 적어도 일부분을 덮을 수 있다.
상부 연결 구조체(220)는 제2 하면 연결 패드(430P2)의 하면에 부착될 수 있다. 상부 연결 구조체(220)의 상면은, 봉지재(250)의 상면보다 낮은 수직 레벨에 위치할 수 있다.
도 4a 내지 도 6d는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4a를 참조하면, 제1 지지 기판(10) 상에, 제1 재배선 절연층(310), 그리고 복수의 제1 재배선 라인 패턴(332)과 복수의 제1 재배선 비아(334)로 이루어지는 복수의 제1 재배선 패턴(330)을 포함하는 제1 배선 구조체(300)를 형성한다. 제1 지지 기판(10)과 제1 배선 구조체(300) 사이에는 제1 베이스층(12)이 개재될 수 있다. 예를 들면, 제1 지지 기판(10) 상에 제1 베이스층(12)을 형성한 후, 제1 베이스층(12) 상에 제1 배선 구조체(300)를 형성할 수 있다. 제1 지지 기판(10)은 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다. 제1 베이스층(12)은 복수의 제1 재배선 패턴(330)을 형성하기 위한 시드층일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 제1 베이스층(12)은 이형 필름일 수 있다.
제1 베이스층(12)이 형성된 제1 지지 기판(10) 상에 제1 재배선 라인 패턴(332)들을 형성할 수 있다. 제1 베이스층(12)이 형성된 제1 지지 기판(10) 상에 형성되는 제1 재배선 라인 패턴(332)들은, 복수의 제1 하면 연결 패드(330P1)일 수 있다. 이후, 제1 예비 재배선 절연층을 형성한 후 노광 공정을 수행하여, 상기 제1 예비 재배선 절연층의 일부분들을 제거하여 복수의 제1 비아 홀을 가지는 제1 재배선 절연층(310)을 형성할 수 있다. 상기 복수의 제1 비아 홀은 제1 재배선 절연층(310)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제1 재배선 절연층(310) 상에 제1 재배선 도전층을 형성한 후, 상기 제1 재배선 도전층을 패터닝하여, 제1 재배선 라인 패턴(332)들과 제1 재배선 비아(334)들로 이루어지는 제1 재배선 패턴(330)들을 형성할 수 있다. 제1 재배선 비아(334)들은, 제1 재배선 패턴(330)들 중 상기 복수의 제1 비아 홀을 채우는 부분들일 수 있고, 제1 재배선 라인 패턴(332)들은 제1 재배선 패턴(330)들 중 제1 재배선 절연층(310)의 상면보다 상측 부분들일 수 있다. 이후, 제1 재배선 절연층(310)과 제1 재배선 패턴(330)들을 반복적으로 형성하여, 제1 배선 구조체(300)를 형성할 수 있다.
제1 재배선 비아(334)들은 제1 재배선 절연층(310)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제1 재배선 라인 패턴(332)들과 제1 재배선 비아(334)들로 이루어지는 제1 재배선 패턴(330)들은, 상기 제1 재배선 도전층을 패터닝하여 형성되므로, 상기 복수의 제1 비아 홀을 가지는 제1 재배선 절연층(310) 상에 형성되는 제1 재배선 라인 패턴(332)들 중 적어도 일부 개는 제1 재배선 비아(334)들 중 적어도 일부 개와 일체를 이룰 수 있다.
일부 실시 예에서, 복수의 제1 하면 연결 패드(330P1)와 최하단의 제1 재배선 절연층(310)의 하면은 공면을 이루도록 형성될 수 있다. 일부 실시 예에서, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면으로부터 돌출되도록 형성될 수 있다.
도 4b를 참조하면, 복수의 제1 상면 연결 패드(330P2) 중 일부 개 상에 복수의 하부 연결 구조체(210)를 형성한다. 일부 실시 예에서, 제1 배선 구조체(300) 상에, 복수의 제1 상면 연결 패드(330P2) 중 일부 개 각각의 일부분을 노출시키는 마스크 패턴을 형성한 후, 노출되는 복수의 제1 상면 연결 패드(330P2) 각각의 일부분 상에 도금 공정을 수행하여, 복수의 하부 연결 구조체(210)를 형성할 수 있다. 복수의 하부 연결 구조체(210)를 형성한 후, 상기 마스크 패턴은 제거될 수 있다.
도 4c를 참조하면, 제1 배선 구조체(300) 상에 복수의 칩 패드(120)를 포함하는 반도체 칩(100)을 부착한다. 반도체 칩(100)은, 복수의 칩 패드(120)와 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2) 중 다른 일부 개 사이에 복수의 칩 연결 부재(130)가 개재되도록, 제1 배선 구조체(300) 상에 부착될 수 있다. 반도체 칩(100)은 복수의 연결 구조체(200)와 수평 방향으로 이격되도록, 제1 배선 구조체(300) 상에 부착될 수 있다.
도 5a를 참조하면, 도 4a에 보인 제1 배선 구조체(300)와는 별도로, 제2 지지 기판(20) 상에, 제2 재배선 절연층(410), 그리고 복수의 제2 재배선 라인 패턴(432)과 복수의 제2 재배선 비아(434)로 이루어지는 복수의 제2 재배선 패턴(430)을 포함하는 제2 배선 구조체(400)를 형성한다. 제2 지지 기판(20)과 제2 배선 구조체(400) 사이에는 제2 베이스층(22)이 개재될 수 있다. 제2 지지 기판(20) 및 제2 베이스층(22)은, 도 4a에서 설명한 제1 지지 기판(10) 및 제1 베이스층(12)과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
제2 베이스층(22)이 형성된 제2 지지 기판(20) 상에 제2 예비 재배선 절연층을 형성한 후 노광 공정을 수행하여, 상기 제2 예비 재배선 절연층의 일부분들을 제거하여 복수의 제2 비아 홀을 가지는 제2 재배선 절연층(410)을 형성할 수 있다. 상기 복수의 제2 비아 홀은 제2 재배선 절연층(410)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제2 재배선 절연층(410) 상에 제2 재배선 도전층을 형성한 후, 상기 제2 재배선 도전층을 패터닝하여, 제2 재배선 라인 패턴(432)들과 제2 재배선 비아(434)들로 이루어지는 제2 재배선 패턴(430)들을 형성할 수 있다. 제2 베이스층(22)이 형성된 제2 지지 기판(20) 상에 형성되는 제2 재배선 비아(434)들은, 복수의 제2 상면 연결 패드(430P1)일 수 있다. 제2 재배선 비아(434)들은, 제2 재배선 패턴(430)들 중 상기 복수의 제2 비아 홀을 채우는 부분들일 수 있고, 제2 재배선 라인 패턴(432)들은 제2 재배선 패턴(430)들 중 제2 재배선 절연층(410)의 상면보다 상측 부분들일 수 있다. 제2 재배선 비아(434)들은 제2 재배선 절연층(410)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제2 재배선 라인 패턴(432)들과 제2 재배선 비아(434)들로 이루어지는 제2 재배선 패턴(430)들은, 상기 제2 재배선 도전층을 패터닝하여 형성되므로, 상기 복수의 제2 비아 홀을 가지는 제2 재배선 절연층(410) 상에 형성되는 제2 재배선 라인 패턴(432)들 중 적어도 일부 개는 제2 재배선 비아(434)들 중 적어도 일부 개와 일체를 이룰 수 있다.
제2 지지 기판(20) 상에, 제2 재배선 절연층(410)을 형성한 후, 복수의 제2 재배선 패턴(430)을 형성하기 전에, 제2 재배선 절연층(410)이 가지는 상기 복수의 제2 비아 홀의 하측 일부를 채우는 복수의 도전성 보호층(420)을 먼저 형성한 후, 제2 재배선 패턴(430)들을 형성할 수 있다. 복수의 도전성 보호층(420)은 상기 복수의 제2 비아 홀의 하측 부분을 채우고, 제2 재배선 비아(434)들은 상기 복수의 제2 비아 홀의 나머지 부분을 모두 채울 수 있다. 즉, 제2 재배선 비아(434)들은 상기 복수의 제2 비아 홀의 상측 부분을 모두 채울 수 있다.
이후, 제2 재배선 절연층(410)과 제2 재배선 패턴(430)들을 반복적으로 형성하여, 제2 배선 구조체(400)를 형성할 수 있다. 일부 실시 예에서, 복수의 도전성 보호층(420)의 하면과 최하단의 제2 재배선 절연층(410)의 하면은 공면을 이루도록 형성될 수 있다. 일부 실시 예에서, 복수의 제2 하면 연결 패드(430P2)는 최상단의 제2 재배선 절연층(410)의 상면으로부터 돌출되도록 형성될 수 있다.
도 5a에 보인 제2 배선 구조체(400)는 도 1에 보인 제2 배선 구조체(400)와 비교하여, 상하가 뒤집혀져 있다. 따라서 도 5a 내지 도 5b에는 복수의 제2 하면 연결 패드(430P2)가 상측을 향하고, 복수의 제2 상면 연결 패드(430P1)가 하측을 향하도록 도시되었다.
도 5b를 참조하면, 복수의 제2 하면 연결 패드(430P2) 중 일부 개 상에 복수의 상부 연결 구조체(220)를 형성한다. 일부 실시 예에서, 제2 배선 구조체(400) 상에, 복수의 제2 하면 연결 패드(430P2) 중 일부 개 각각의 일부분을 노출시키는 마스크 패턴을 형성한 후, 노출되는 복수의 제2 하면 연결 패드(430P2) 각각의 일부분 상에 도금 공정을 수행하여, 복수의 상부 연결 구조체(220)를 형성할 수 있다. 복수의 상부 연결 구조체(220)를 형성한 후, 상기 마스크 패턴은 제거될 수 있다.
도 6a를 참조하면, 도 4c의 결과물과, 상하를 뒤집은 도 5b의 결과물을 준비한다. 즉, 복수의 하부 연결 구조체(210)가 형성되고, 반도체 칩이 부착된 제1 배선 구조체(300) 및, 복수의 상부 연결 구조체(220)가 형성된 제2 배선 구조체(400)를 준비한다. 복수의 상부 연결 구조체(220)가 형성된 제2 배선 구조체(400)는 복수의 상부 연결 구조체(220)가 아래를 향하고, 제2 배선 구조체(400)가 위를 향하도록 상하를 뒤집어서 준비한다.
도 6b를 참조하면, 복수의 하부 연결 구조체(210)와 복수의 상부 연결 구조체(220) 사이에 복수의 도전성 연결층(230)을 개재하여, 서로 대응되는 복수의 하부 연결 구조체(210)와 복수의 상부 연결 구조체(220)를 전기적으로 연결하도록, 제1 배선 구조체(300) 상에 제2 배선 구조체(400)를 부착한다. 복수의 하부 연결 구조체(210), 복수의 상부 연결 구조체(220), 및 복수의 도전성 연결층(230)은 복수의 연결 구조체(200)를 구성할 수 있다.
도 6c를 참조하면, 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이를 채우는 봉지재(250)를 형성한다. 봉지재(250)는 제1 배선 구조체(300)의 상면 상에서 반도체 칩(100) 및 복수의 연결 구조체(200)를 감싸도록 형성될 수 있다. 일부 실시 예에서, 봉지재(250)는 반도체 칩(100)의 하면과 제1 배선 구조체(300)의 상면 사이를 채우며, 복수의 칩 연결 부재(130)를 감싸는 MUF 구조를 가지도록 형성될 수 있다.
봉지재(250)는 복수의 제1 상면 연결 패드(330P2) 각각의 측면과 상면의 적어도 일부분, 그리고 복수의 제2 하면 연결 패드(430P2) 각각의 측면과 하면의 적어도 일부분을 덮도록 형성될 수 있다.
도 6c 및 도 6d를 참조하면, 도 6c의 결과물로부터 제1 베이스층(12)이 형성된 제1 지지 기판(10) 및 제2 베이스층(22)이 형성된 제2 지지 기판(20)을 제거한다. 즉, 제1 배선 구조체(300)로부터 제1 베이스층(12)이 형성된 제1 지지 기판(10)을 제거하고, 제2 배선 구조체(400)로부터 제2 베이스층(22)이 형성된 제2 지지 기판(20)을 제거한다.
이후, 도 1에 보인 것과 같이 복수의 제1 하면 연결 패드(330P1)에 복수의 외부 연결 단자(500)를 부착하여 반도체 패키지(1000)를 형성할 수 있다.
도 1 내지 도 6d를 함께 참조하면, 본 발명에 따른 반도체 패키지(1000)는 제1 배선 구조체(300)와 제2 배선 구조체(400) 각각을 별도로 형성하여 미리 준비한 후, 제1 배선 구조체(300) 상에 제2 배선 구조체(400)를 부착하여 형성할 수 있다. 또한 본 발명에 따른 반도체 패키지(1000)는 제1 배선 구조체(300) 상에 제1 반도체 칩(100)을 부착한 후, 별도로 형성된 제2 배선 구조체(400)를 제1 배선 구조체(300) 상에 부착하여 형성할 수 있다.
즉, 제1 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상에, 제2 배선 구조체(400)가 포함하는 제2 재배선 절연층(410) 및 복수의 제2 재배선 패턴(430)을 일일이 형성하기 위한 시간이 소요되지 않을 수 있다.
또한 제1 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상에서, 제2 배선 구조체(400)가 포함하는 제2 재배선 절연층(410) 및 복수의 제2 재배선 패턴(430)을 일일이 형성하는 공정을 수행하지 않아도 되므로, 제2 재배선 절연층(410) 또는 복수의 제2 재배선 패턴(430)을 형성하는 과정에서 제1 반도체 칩(100)에 불량이 발생하는 것을 방지할 수 있다.
따라서 반도체 패키지(1000)의 제조 시간이 단축될 수 있고, 반도체 패키지(1000)의 수율이 향상될 수 있어, 본 발명에 따른 반도체 패키지(1000)는 생산성이 향상될 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 확대 단면도들이다. 구체적으로, 도 7a 내지 도 7d는 도 1 및 도 2a에 보인 반도체 패키지의 제조 방법을 나타내는 확대 단면도들로, 도 1의 II 부분에 대응하는 부분을 포함하여 나타내는 확대 단면도들이다.
도 5a 및 도 7a를 함께 참조하면, 제2 베이스층(22)이 형성된 제2 지지 기판(20) 상에 제2 예비 재배선 절연층을 형성한 후 노광 공정을 수행하여, 상기 제2 예비 재배선 절연층의 일부분들을 제거하여 복수의 제2 비아 홀(410H)을 가지는 제2 재배선 절연층(410)을 형성할 수 있다. 복수의 제2 비아 홀(410H)은 제2 재배선 절연층(410)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다.
도 5a 및 도 7b를 함께 참조하면, 제2 재배선 절연층(410)이 가지는 복수의 제2 비아 홀(410H)의 하측 일부를 채우는 복수의 도전성 보호층(420)을 형성한다. 일부 실시 예에서, 복수의 도전성 보호층(420)의 하면과 최하단의 제2 재배선 절연층(410)의 하면은 공면을 이루도록 형성될 수 있다.
도 5a 및 도 7c를 함께 참조하면, 제2 재배선 절연층(410) 상에 복수의 제2 비아 홀(410H)을 채우는 제2 재배선 도전층을 형성한 후, 상기 제2 재배선 도전층을 패터닝하여, 제2 재배선 라인 패턴(432)들과 제2 재배선 비아(434)들로 이루어지는 제2 재배선 패턴(430)들을 형성한다. 제2 재배선 비아(434)들은, 제2 재배선 패턴(430)들 중 상기 복수의 제2 비아 홀을 채우는 부분들일 수 있고, 제2 재배선 라인 패턴(432)들은 제2 재배선 패턴(430)들 중 제2 재배선 절연층(410)의 상면보다 상측 부분들일 수 있다. 제2 재배선 비아(434)들은, 복수의 제2 상면 연결 패드(430P1)일 수 있다.
제2 재배선 비아(434)들은 제2 재배선 절연층(410)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제2 재배선 라인 패턴(432)들과 제2 재배선 비아(434)들로 이루어지는 제2 재배선 패턴(430)들은, 상기 제2 재배선 도전층을 패터닝하여 형성되므로, 복수의 제2 비아 홀(410H)을 가지는 제2 재배선 절연층(410) 상에 형성되는 제2 재배선 라인 패턴(432)들 중 적어도 일부 개는 제2 재배선 비아(434)들 중 적어도 일부 개와 일체를 이룰 수 있다.
도 5a 및 도 7d를 함께 참조하면, 제2 재배선 절연층(410)과 제2 재배선 패턴(430)들을 반복적으로 형성하여, 도 5a에 보인 제2 배선 구조체(400)를 형성할 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 확대 단면도들이다. 구체적으로, 도 8a 내지 도 8f는 도 1 및 도 2b에 보인 반도체 패키지의 제조 방법을 나타내는 확대 단면도들로, 도 1의 II 부분에 대응하는 부분을 포함하여 나타내는 확대 단면도들이다.
도 5a 및 도 8a를 함께 참조하면, 제2 베이스층(22)이 형성된 제2 지지 기판(20) 상에 제2 예비 재배선 절연층을 형성한 후 노광 공정을 수행하여, 상기 제2 예비 재배선 절연층의 일부분들을 제거하여 복수의 제2 비아 홀(410H)을 가지는 제2 재배선 절연층(410)을 형성할 수 있다. 이후, 제2 재배선 절연층(410)의 상면 및 복수의 제2 비아 홀(410H) 각각의 내측면 및 저면, 즉 복수의 제2 비아 홀(410H) 각각 내에 노출되는 제2 재배선 절연층(410)의 부분 및 제2 베이스층(22)을 컨포멀하게 덮는 재배선 시드층(430S)을 형성한다.
도 5a 및 도 8b를 함께 참조하면, 제2 재배선 절연층(410)이 가지는 복수의 제2 비아 홀(410H)의 하측 일부를 채우는 복수의 도전성 보호층(420)을 형성한다. 복수의 도전성 보호층(420)은 재배선 시드층(430S)을 일부분들을 덮으며, 복수의 제2 비아 홀(410H)의 하측 일부를 채우도록 형성될 수 있다.
도 5a 및 도 8c를 함께 참조하면, 제2 재배선 절연층(410) 상에 복수의 제2 비아 홀(410H)을 채우는 제2 재배선 도전층을 형성한 후, 상기 제2 재배선 도전층을 패터닝하여, 제2 재배선 라인 패턴(432)들과 제2 재배선 비아(434)들로 이루어지는 제2 재배선 패턴(430)들을 형성한다. 제2 재배선 비아(434)들은 복수의 제2 비아 홀(410H)의 나머지 부분, 즉 복수의 제2 비아 홀(410H)의 상측 부분을 채우도록 형성될 수 있다.
도 5a 및 도 8d를 함께 참조하면, 제2 재배선 절연층(410)과 제2 재배선 패턴(430)들을 반복적으로 형성하여, 도 5a에 보인 제2 배선 구조체(400)를 형성할 수 있다.
도 6a, 및 도 8e를 함께 참조하면, 제2 배선 구조체(400)의 상하를 뒤집어서 준비한다. 이 후, 도 6b 및 도 6c에 보인 것과 같이 제1 배선 구조체(300) 상에 제2 배선 구조체(400)를 부착하고, 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이를 채우는 봉지재(250)를 형성한다.
도 6d, 도 8e 및 도 8f를 함께 참조하면, 제2 배선 구조체(400)로부터 제2 베이스층(22)이 형성된 제2 지지 기판(20)을 제거한다.
이후, 도 2b에 보인 것과 같이, 복수의 도전성 보호층(420)의 상면을 덮는 재배선 시드층(430S)의 부분들을 제거하여, 도전성 보호층(420)의 상면이 최상단의 제2 재배선 절연층(410)의 상면보다 낮은 수직 레벨에 위치하도록 형성한다.
도 9a 및 도 9b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도들이다.
도 9a를 참조하면, 반도체 패키지(1000a)는, 도 1에 보인 반도체 패키지(1000)가 포함하는 복수의 연결 구조체(200) 대신에, 복수의 연결 구조체(200a)를 포함할 수 있다.
복수의 연결 구조체(200a) 각각은 하부 연결 구조체(210a), 상부 연결 구조체(220a), 및 도전성 연결층(230)을 포함할 수 있다. 도전성 연결층(230)은 서로 대응되는 하부 연결 구조체(210a)와 상부 연결 구조체(220a) 사이에 개재되어, 하부 연결 구조체(210a)와 상부 연결 구조체(220a)를 전기적으로 연결할 수 있다.
일부 실시 예에서, 하부 연결 구조체(210a) 및 상부 연결 구조체(220a) 각각은, 구리(Cu) 또는 구리 합금을 포함하는 도전성 포스트(Post)일 수 있다. 도전성 연결층(230)은 하부 연결 구조체(210a)의 상면 및 상부 연결 구조체(220a)의 하면 각각과 접할 수 있다.
하부 연결 구조체(210a)는 제1 상면 연결 패드(330P2) 상에 부착될 수 있다. 예를 들면, 하부 연결 구조체(210a)의 하면과 제1 상면 연결 패드(330P2)의 상면은 접할 수 있다. 상부 연결 구조체(220a)는 제2 하면 연결 패드(430P2) 상에 부착될 수 있다. 예를 들면, 상부 연결 구조체(220a)의 상면과 제2 하면 연결 패드(430P2)의 하면은 접할 수 있다. 봉지재(250)는 하부 연결 구조체(210a), 상부 연결 구조체(220a), 및 도전성 연결층(230)의 측면을 덮을 수 있다.
하부 연결 구조체(210a)는 제1 높이(H1a)를 가질 수 있고, 상부 연결 구조체(220a)는 제2 높이(H2a)를 가질 수 있다. 제1 높이(H1a)는 제2 높이(H2a)보다 큰 값을 가질 수 있다. 도전성 연결층(230)은 대체로 반도체 칩(100)과 동일한 수직 레벨에 위치할 수 있다.
도 9b를 참조하면, 반도체 패키지(1000b)는, 도 1에 보인 반도체 패키지(1000)가 포함하는 복수의 연결 구조체(200) 대신에, 복수의 연결 구조체(200b)를 포함할 수 있다.
복수의 연결 구조체(200b) 각각은 하부 연결 구조체(210b), 상부 연결 구조체(220b), 및 도전성 연결층(230)을 포함할 수 있다. 도전성 연결층(230)은 서로 대응되는 하부 연결 구조체(210b)와 상부 연결 구조체(220b) 사이에 개재되어, 하부 연결 구조체(210b)와 상부 연결 구조체(220b)를 전기적으로 연결할 수 있다.
일부 실시 예에서, 하부 연결 구조체(210b) 및 상부 연결 구조체(220b) 각각은, 구리(Cu) 또는 구리 합금을 포함하는 도전성 포스트(Post)일 수 있다. 도전성 연결층(230)은 하부 연결 구조체(210b)의 상면 및 상부 연결 구조체(220b)의 하면 각각과 접할 수 있다.
하부 연결 구조체(210b)는 제1 상면 연결 패드(330P2) 상에 부착될 수 있다. 예를 들면, 하부 연결 구조체(210b)의 하면과 제1 상면 연결 패드(330P2)의 상면은 접할 수 있다. 상부 연결 구조체(220b)는 제2 하면 연결 패드(430P2) 상에 부착될 수 있다. 예를 들면, 상부 연결 구조체(220b)의 상면과 제2 하면 연결 패드(430P2)의 하면은 접할 수 있다. 봉지재(250)는 하부 연결 구조체(210b), 상부 연결 구조체(220b), 및 도전성 연결층(230)의 측면을 덮을 수 있다.
하부 연결 구조체(210b)는 제1 높이(H1b)를 가질 수 있고, 상부 연결 구조체(220b)는 제2 높이(H2b)를 가질 수 있다. 제2 높이(H2b)는 제1 높이(H1b)보다 큰 값을 가질 수 있다. 도전성 연결층(230)은 대체로 반도체 칩(100)과 동일한 수직 레벨에 위치할 수 있다.
도 10a 내지 도 10e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도들이다.
도 10a를 참조하면, 반도체 패키지(1002a)는 적어도 하나의 하부 더미 도전 구조체(215)를 더 포함할 수 있다. 반도체 패키지(1002a)는 적어도 하나의 하부 더미 도전 구조체(215)를 더 포함하는 점을 제외하고는, 도 1에 보인 반도체 패키지(1000)와 대체로 동일한 바 도 1과 중복되는 내용은 생략될 수 있다.
적어도 하나의 하부 더미 도전 구조체(215)는, 복수의 제1 상면 연결 패드(330P2) 중 적어도 하나에 부착될 수 있다. 적어도 하나의 하부 더미 도전 구조체(215)는 복수의 하부 연결 구조체(210)와 함께 형성될 수 있다. 적어도 하나의 하부 더미 도전 구조체(215)의 높이와 복수의 하부 연결 구조체(210)의 높이는 대체로 동일할 수 있다. 적어도 하나의 하부 더미 도전 구조체(215)는 제1 배선 구조체(300)로부터 봉지재(250) 내로 연장될 수 있다.
하부 연결 구조체(210)의 상면은 도전성 연결층(230)과 접하며, 도전성 연결층(230)은 상부 연결 구조체(220)의 하면과 접하여, 복수의 하부 연결 구조체(210)와 복수의 상부 연결 구조체(220)는 서로 전기적으로 연결될 수 있다. 그러나 하부 더미 도전 구조체(215)의 상면은 도전성 연결층(230)과 접하지 않고, 봉지재(250)와 접할 수 있다. 즉, 하부 더미 도전 구조체(215)의 하면은 제1 상면 연결 패드(330P2)와 접하고, 하부 더미 도전 구조체(215)의 측면 및 상면은 봉지재(250)와 모두 접할 수 있다. 즉, 하부 더미 도전 구조체(215)는, 제1 상면 연결 패드(330P2) 및 봉지재(250)에 의하여 모두 포위될 수 있다.
도 10b를 참조하면, 반도체 패키지(1002b)는 적어도 하나의 상부 더미 도전 구조체(225)를 더 포함할 수 있다. 반도체 패키지(1002b)는 적어도 하나의 상부 더미 도전 구조체(225)를 더 포함하는 점을 제외하고는, 도 1에 보인 반도체 패키지(1000)와 대체로 동일한 바 도 1과 중복되는 내용은 생략될 수 있다.
적어도 하나의 상부 더미 도전 구조체(225)는, 복수의 제2 하면 연결 패드(430P2) 중 적어도 하나에 부착될 수 있다. 적어도 하나의 상부 더미 도전 구조체(225)는 복수의 상부 연결 구조체(220)와 함께 형성될 수 있다. 적어도 하나의 상부 더미 도전 구조체(225)의 높이와 복수의 상부 연결 구조체(220)의 높이는 대체로 동일할 수 있다. 적어도 하나의 상부 더미 도전 구조체(225)는 제2 배선 구조체(400)로부터 봉지재(250) 내로 연장될 수 있다.
상부 연결 구조체(220)의 하면은 도전성 연결층(230)과 접하며, 도전성 연결층(230)은 하부 연결 구조체(210)의 하면과 접하여, 복수의 하부 연결 구조체(210)와 복수의 상부 연결 구조체(220)는 서로 전기적으로 연결될 수 있다. 그러나 상부 더미 도전 구조체(225)의 상면은 도전성 연결층(230)과 접하지 않고, 봉지재(250)와 모두 접할 수 있다. 즉, 상부 더미 도전 구조체(225)의 상면은 제2 하면 연결 패드(430P2)와 접하고, 상부 더미 도전 구조체(225)의 측면 및 하면은 봉지재(250)와 접할 수 있다. 즉, 상부 더미 도전 구조체(225)는, 제2 하면 연결 패드(430P2) 및 봉지재(250)에 의하여 모두 포위될 수 있다.
도 10c를 참조하면, 반도체 패키지(1002c)는, 적어도 하나의 하부 더미 도전 구조체(215) 및 적어도 하나의 상부 더미 도전 구조체(225)를 더 포함할 수 있다. 도 10c에 보인 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)는, 도 10a에 보인 하부 더미 도전 구조체(215) 및 도 10b에 보인 상부 더미 도전 구조체(225)와 대체로 동일한 바, 중복되는 설명은 생략하도록 한다.
일부 실시 예에서, 반도체 패키지(1002c)는 서로 동일한 개수의 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)를 포함할 수 있다. 도 10c에는 반도체 패키지(1002c)가 2개의 하부 더미 도전 구조체(215) 및 2개의 상부 더미 도전 구조체(225)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1000c)는 1개의 하부 더미 도전 구조체(215) 및 1개의 상부 더미 도전 구조체(225)를 포함하거나, 3개 이상의 하부 더미 도전 구조체(215) 및 3개 이상의 상부 더미 도전 구조체(225)를 포함할 수도 있다.
일부 실시 예에서, 반도체 패키지(1002c)가 포함하는 적어도 하나의 하부 더미 도전 구조체(215)와 적어도 하나의 상부 더미 도전 구조체(225)는 수직 방향으로 서로 정렬되도록, 제1 배선 구조체(300)와 제2 배선 구조체(400)에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들면, 적어도 하나의 하부 더미 도전 구조체(215)와 적어도 하나의 상부 더미 도전 구조체(225)는 수직 방향으로 서로 정렬되지 않도록, 수직 방향으로 서로 중첩되지 않는 제1 배선 구조체(300)의 부분과 제2 배선 구조체(400)의 부분에 부착될 수 있다.
도 10d를 참조하면, 반도체 패키지(1002d)는, 적어도 하나의 하부 더미 도전 구조체(215) 및 복수의 상부 더미 도전 구조체(225)를 더 포함할 수 있다. 도 10d에 보인 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)는, 도 10a에 보인 하부 더미 도전 구조체(215) 및 도 10b에 보인 상부 더미 도전 구조체(225)와 대체로 동일한 바, 중복되는 설명은 생략하도록 한다.
일부 실시 예에서, 반도체 패키지(1002d)가 포함하는 상부 더미 도전 구조체(225)의 개수는 하부 더미 도전 구조체(215)의 개수보다 많을 수 있다. 도 10d에는 반도체 패키지(1002d)가 2개의 하부 더미 도전 구조체(215) 및 4개의 상부 더미 도전 구조체(225)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1000d)는 1개의 하부 더미 도전 구조체(215) 또는 3개 이상의 하부 더미 도전 구조체(215)를 포함할 수도 있고, 3개의 상부 더미 도전 구조체(225) 또는 5개 이상의 상부 더미 도전 구조체(225)를 포함할 수도 있다.
일부 실시 예에서, 반도체 패키지(1002d)가 포함하는 복수의 상부 더미 도전 구조체(225) 중 적어도 하나는, 적어도 하나의 하부 더미 도전 구조체(215)와 수직 방향으로 서로 정렬될 수 있으나, 이에 한정되지 않는다. 예를 들면, 적어도 하나의 하부 더미 도전 구조체(215)와 복수의 상부 더미 도전 구조체(225)는 수직 방향으로 서로 정렬되지 않도록, 수직 방향으로 서로 중첩되지 않는 제1 배선 구조체(300)의 부분과 제2 배선 구조체(400)의 부분들에 부착될 수 있다.
도 10e를 참조하면, 반도체 패키지(1002e)는, 복수의 하부 더미 도전 구조체(215) 및 적어도 하나의 상부 더미 도전 구조체(225)를 더 포함할 수 있다. 도 10e에 보인 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)는, 도 10a에 보인 하부 더미 도전 구조체(215) 및 도 10b에 보인 상부 더미 도전 구조체(225)와 대체로 동일한 바, 중복되는 설명은 생략하도록 한다.
일부 실시 예에서, 반도체 패키지(1002e)가 포함하는 하부 더미 도전 구조체(215)의 개수는 상부 더미 도전 구조체(225)의 개수보다 많을 수 있다. 도 10e에는 반도체 패키지(1002e)가 4개의 하부 더미 도전 구조체(215) 및 2개의 상부 더미 도전 구조체(225)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1000e)는 3개의 하부 더미 도전 구조체(215) 또는 5개 이상의 하부 더미 도전 구조체(215)를 포함할 수도 있고, 1개의 상부 더미 도전 구조체(225) 또는 3개 이상의 상부 더미 도전 구조체(225)를 포함할 수도 있다.
일부 실시 예에서, 반도체 패키지(1002e)가 포함하는 복수의 하부 더미 도전 구조체(215) 중 적어도 하나는, 적어도 하나의 상부 더미 도전 구조체(225)와 수직 방향으로 서로 정렬될 수 있으나, 이에 한정되지 않는다. 예를 들면, 복수의 하부 더미 도전 구조체(215)와 적어도 하나의 상부 더미 도전 구조체(225)는 수직 방향으로 서로 정렬되지 않도록, 수직 방향으로 서로 중첩되지 않는 제1 배선 구조체(300)의 부분들과 제2 배선 구조체(400)의 부분에 부착될 수 있다.
도 10a 내지 도 10e에 도시한 반도체 패키지(1002a, 1002b, 1002c, 1002d, 1002e)는, 하부 연결 구조체(210)와 함께 형성되어 하부 연결 구조체(210)와 대체로 동일한 높이를 가지는 하부 더미 도전 구조체(215) 및/또는 상부 연결 구조체(220)와 함께 형성되어 상부 연결 구조체(220)와 대체로 동일한 높이를 가지는 상부 더미 도전 구조체(225)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1002a, 1002b, 1002c, 1002d, 1002e)는, 도 9a에 보인 하부 연결 구조체(210a) 및 상부 연결 구조체(220a) 각각과 함께 형성되어, 하부 연결 구조체(210a) 및 상부 연결 구조체(220a) 각각과 대체로 동일한 높이를 가지는 하부 더미 도전 구조체 및/또는 상부 더미 도전 구조체를 포함하거나, 도 9b에 보인 하부 연결 구조체(210b) 및 상부 연결 구조체(220b) 각각과 함께 형성되어, 하부 연결 구조체(210b) 및 상부 연결 구조체(220b) 각각과 대체로 동일한 높이를 가지는 하부 더미 도전 구조체 및/또는 상부 더미 도전 구조체를 포함할 수도 있다.
도 10a 내지 도 10e를 함께 참조하면, 본 발명에 따른 반도체 패키지(1002a, 1002b, 1002c, 1002d, 1002e)는 하부 더미 도전 구조체(215)를 포함하거나, 상부 더미 도전 구조체(225)를 포함하거나, 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)를 함께 포함할 수 있다.
제1 배선 구조체(300)에 부착되는 하부 더미 도전 구조체(215) 및 제2 배선 구조체(400)에 부착되는 상부 더미 도전 구조체(225)는, 제1 배선 구조체(300) 및 제2 배선 구조체(400) 사이에 존재할 수 있는 열팽창계수를 조절하여, 제1 배선 구조체(300) 및/또는 제2 배선 구조체(400)를 포함하는 반도체 패키지(1002a, 1002b, 1002c, 1002d, 1002e)에 휨(warpage)이 발생하는 것을 방지할 수 있다. 특히 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)는, 필요에 따라 제1 배선 구조체(300) 및 제2 배선 구조체(400)의 임의의 부분에 부착될 수 있으므로, 제1 배선 구조체(300) 및/또는 제2 배선 구조체(400)에 부분적으로 발생할 수 있는 휨을 조절하여 반도체 패키지(1002a, 1002b, 1002c, 1002d, 1002e)에 휨이 발생하는 것을 효과적으로 방지할 수 있다.
또한 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)는 봉지재(250)보다 높은 열전도도를 가지므로, 반도체 칩(100)에서 발생한 열을 반도체 패키지(1002a, 1002b, 1002c, 1002d, 1002e) 외부로 방출할 수 있다. 특히 하부 더미 도전 구조체(215) 및 상부 더미 도전 구조체(225)는, 필요에 따라 제1 배선 구조체(300) 및 제2 배선 구조체(400)의 임의의 부분에 부착될 수 있으므로, 반도체 패키지(1002a, 1002b, 1002c, 1002d, 1002e) 내부에서 부분적으로 열이 발생하는 것을 효과적으로 외부로 방출할 수 있다.
도 11은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 반도체 패키지(2000)는 하부 패키지(LP) 및 하부 패키지(LP) 상에 부착되는 상부 패키지(UP)를 포함할 수 있다. 반도체 패키지(2000)는 패키지 온 패키지(PoP, Package-on-Package)일 수 있다. 하부 패키지(LP)는 도 1에 보인 반도체 패키지(1000)일 수 있으나, 이에 한정되지 않는다. 예를 들면, 하부 패키지(LP)는 도 9a 내지 도 10e에 보인 반도체 패키지(1000a, 1000b, 1002a, 1002b, 1002c, 1002d, 10002d) 중 어느 하나일 수도 있다.
상부 패키지(UP)는 상부 반도체 소자(912)를 가지는 상부 반도체 칩, 및 복수의 상부 연결 패드(930)를 가질 수 있다. 상부 패키지(UP)는 복수의 상부 연결 패드(930)와 복수의 제2 상면 연결 패드(430P1) 사이에 개재되는 복수의 패키지 연결 단자(950)에 의하여 하부 패키지(LP)와 전기적으로 연결될 수 있다. 예를 들면, 상부 패키지(UP)는 복수의 상부 연결 패드(930)에 부착되는 복수의 패키지 연결 단자(950), 복수의 제2 재배선 패턴(430), 및 복수의 연결 구조체(200)를 통하여 제1 배선 구조체(300)의 복수의 제1 재배선 패턴(330)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 상부 반도체 소자(912)는 메모리 소자일 수 있고, 상기 상부 반도체 칩은 메모리 반도체 칩일 수 있다. 예를 들면, 상기 메모리 소자는, 플래시 메모리, PRAM, MRAM, FeRAM, 또는 RRAM과 같은 비휘발성 메모리 소자일 수 있다. 상기 플래시 메모리는, 일부 실시 예에서, 상기 메모리 소자는 DRAM 또는 SRAM과 같은 휘발성 메모리 소자일 수 있다.
상부 패키지(UP)는 하나 또는 복수의 상기 상부 반도체 칩을 포함할 수 있다. 상기 상부 반도체 칩은 상부 패키지(UP) 내에 플립 칩 방식으로 실장될 수도 있고, 본딩 와이어를 통하여 전기적으로 연결되며 DAF(Die Attach Film)을 사용하여 실장될 수도 있다. 상부 패키지(UP)는 수평 방향으로 서로 이격되는 복수개의 상기 상부 반도체 칩을 포함할 수도 있고, 수직 방향으로 적층되는 복수개의 상기 상부 반도체 칩을 포함할 수도 있다. 또는 상부 패키지(UP)는 관통 전극을 통하여 전기적으로 연결되며 수직 방향으로 적층되는 복수개의 상부 반도체 칩을 포함할 수도 있다. 또는 상부 패키지(UP)가 하나의 반도체 칩일 수도 있다.
즉 상부 패키지(UP)는 상부 반도체 소자(912)를 가지는 적어도 하나의 상기 상부 반도체 칩을 포함하고 하부 반도체 패키지(LP)와 전기적으로 연결되기 위하여 하측에 복수의 상부 연결 패드(930)를 포함하는 모든 형태의 반도체 패키지가 해당될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1000, 1000a, 1000b, 1002a, 1002b, 1002c, 1002d, 1002e, 2000 : 반도체 패키지, 100 : 반도체 칩, 200, 200a, 200b : 연결 구조체, 210, 210a, 210b : 하부 연결 구조체, 220, 220a, 220b : 상부 연결 구조체, 230 : 도전성 연결층, 250 : 봉지재, 300 : 제1 배선 구조체, 310 : 제1 재배선 절연층, 330 : 제1 재배선 패턴, 332 : 제1 재배선 라인 패턴, 334 : 제1 재배선 비아, 330P1 : 제1 하면 연결 패드, 330P2 : 제1 상면 연결 패드, 400 : 제2 배선 구조체, 410 : 제2 재배선 절연층, 420 : 도전성 보호층, 430 : 제2 재배선 패턴, 432 : 제2 재배선 라인 패턴, 434 : 제2 재배선 비아, 430P1 : 제2 상면 연결 패드, 430P2 : 제2 하면 연결 패드

Claims (20)

  1. 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 배선 구조체;
    복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 배선 구조체;
    상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩;
    상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며 상기 반도체 칩을 감싸는 봉지재; 및
    상기 봉지재를 관통하여 상기 복수의 제1 상면 연결 패드와 상기 복수의 제2 하면 연결 패드를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체;를 포함하며,
    상기 복수의 연결 구조체는, 상기 복수의 제1 상면 연결 패드의 상면에 접하는 하면을 가지는 복수의 하부 연결 구조체, 상기 복수의 제2 하면 연결 패드의 하면과 접하는 상면을 가지는 복수의 상부 연결 구조체, 및 상기 복수의 하부 연결 구조체의 상면과 상기 복수의 상부 연결 구조체의 하면 각각과 접하는 복수의 도전성 연결층을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 제1 재배선 패턴은, 복수의 제1 재배선 라인 패턴 및 복수의 제1 재배선 비아 패턴을 포함하고,
    상기 복수의 제2 재배선 패턴은, 복수의 제2 재배선 라인 패턴 및 복수의 제2 재배선 비아 패턴을 포함하고,
    상기 복수의 제1 재배선 비아 패턴과 상기 복수의 제2 재배선 비아 패턴은, 수직 방향으로 서로 반대 방향으로 연장되며 수평 폭이 좁아지는 테이퍼드한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 복수의 제1 재배선 비아 패턴과 상기 복수의 제2 재배선 비아 패턴 각각은, 상기 반도체 칩에 가까워지면서 수평 폭이 넓어지는 테이퍼드한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 복수의 제1 상면 연결 패드는, 상기 제1 재배선 절연층의 상면으로부터 돌출되고,
    상기 복수의 제2 하면 연결 패드는, 상기 제2 재배선 절연층의 하면으로부터 돌출되는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 봉지재는, 상기 복수의 제1 상면 연결 패드의 측면과 상면의 적어도 일부분, 및 상기 복수의 제2 하면 연결 패드의 측면과 하면의 적어도 일부분을 덮는 것을 특징으로 하는 반도체 패키지,
  6. 제1 항에 있어서,
    상기 복수의 제1 하면 연결 패드의 하면과 상기 제1 재배선 절연층의 하면은 공면을 이루는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 복수의 제2 상면 연결 패드의 상면을 덮는 복수의 도전성 보호층을 더 포함하며,
    상기 복수의 도전성 보호층의 상면은, 상기 제2 재배선 절연층의 상면과 동일 수직 레벨 또는 상기 제2 재배선 절연층의 상면보다 낮은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 하부 연결 구조체와 동일한 높이를 가지며 상기 제1 배선 구조체로부터 상기 봉지재 내로 연장되어 상기 봉지재와 모두 접하는 상면을 가지는 하부 더미 도전 구조체, 및 상기 상부 연결 구조체와 동일한 높이를 가지며, 상기 제2 배선 구조체로부터 상기 봉지재 내로 연장되어 상기 봉지재와 모두 접하는 하면을 가지는 상부 더미 도전 구조체 중 적어도 하나를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 하부 더미 도전 구조체 및 상기 상부 더미 도전 구조체를 포함하며,
    상기 하부 더미 도전 구조체의 개수와 상기 상부 더미 도전 구조체의 개수는 서로 다른 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 복수의 도전성 연결층의 적어도 일부분은, 상기 반도체 칩과 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  11. 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 배선 구조체;
    상기 제1 배선 구조체 상에 부착되는 반도체 칩;
    상기 제1 배선 구조체 및 상기 반도체 칩 상에 배치되며, 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 배선 구조체;
    각각 상기 제1 상면 연결 패드에 부착되는 하부 연결 구조체, 상기 제2 하면 연결 패드에 부착되는 상부 연결 구조체, 및 상기 하부 연결 구조체와 상기 상부 연결 구조체 사이에 개재되는 도전성 연결층을 포함하며, 상기 제1 배선 구조체와 상기 제2 배선 구조체를 연결하는 복수의 연결 구조체; 및
    상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며, 상기 반도체 칩 및 상기 복수의 연결 구조체를 감싸는 봉지재;를 포함하며,
    상기 복수의 제1 상면 연결 패드는 상기 제1 재배선 절연층의 상면으로부터 돌출되고, 상기 복수의 제2 하면 연결 패드는, 상기 제2 재배선 절연층의 하면으로부터 돌출되어,
    상기 봉지재는, 상기 복수의 제1 상면 연결 패드의 측면과 상면의 적어도 일부분, 및 상기 복수의 제2 하면 연결 패드의 측면과 하면의 적어도 일부분을 덮는 반도체 패키지
  12. 제11 항에 있어서,
    상기 하부 연결 구조체의 높이와 상기 상부 연결 구조체의 높이는 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  13. 제11 항에 있어서,
    상기 하부 연결 구조체의 높이와 상기 상부 연결 구조체의 높이는 서로 다른 것을 특징으로 하는 반도체 패키지.
  14. 제11 항에 있어서,
    상기 하부 연결 구조체와 동일한 높이를 가지며 상기 제1 배선 구조체로부터 상기 봉지재 내로 연장되어 상기 봉지재와 모두 접하는 상면을 가지는 하부 더미 도전 구조체;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제11 항에 있어서,
    상기 상부 연결 구조체와 동일한 높이를 가지며, 상기 제2 배선 구조체로부터 상기 봉지재 내로 연장되어 상기 봉지재와 모두 접하는 하면을 가지는 상부 더미 도전 구조체;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제11 항에 있어서,
    상기 하부 연결 구조체와 동일한 높이를 가지며 상기 제1 배선 구조체로부터 상기 봉지재 내로 연장되어 상기 봉지재와 모두 접하는 상면을 가지는 하부 더미 도전 구조체, 및
    상기 상부 연결 구조체와 동일한 높이를 가지며, 상기 제2 배선 구조체로부터 상기 봉지재 내로 연장되어 상기 봉지재와 모두 접하는 하면을 가지는 상부 더미 도전 구조체;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 하부 더미 도전 구조체 및 상기 상부 더미 도전 구조체 각각은 복수 개이며,
    상기 하부 더미 도전 구조체의 개수와 상기 상부 더미 도전 구조체의 개수는 서로 다른 것을 특징으로 하는 반도체 패키지.
  18. 제11 항에 있어서,
    상기 복수의 제1 재배선 패턴은, 복수의 제1 재배선 라인 패턴 및 복수의 제1 재배선 비아 패턴을 포함하고,
    상기 복수의 제2 재배선 패턴은, 복수의 제2 재배선 라인 패턴 및 복수의 제2 재배선 비아 패턴을 포함하고,
    상기 복수의 제1 재배선 비아 패턴과 상기 복수의 제2 재배선 비아 패턴 각각은, 상기 반도체 칩에 가까워지면서 수평 폭이 넓어지는 테이퍼드한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  19. 복수의 제1 재배선 라인 패턴 및 복수의 제1 재배선 비아 패턴을 포함하는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하되, 상기 복수의 제1 재배선 패턴은 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 제1 배선 구조체;
    복수의 제2 재배선 라인 패턴 및 복수의 제2 재배선 비아 패턴을 포함하는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하되, 상기 복수의 제2 재배선 패턴은 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 제2 배선 구조체;
    상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩;
    상기 반도체 칩과 수평 방향으로 이격되며 상기 반도체 칩의 주위에 배치되고, 각각 상기 제1 상면 연결 패드에 부착되는 하부 연결 구조체, 상기 제2 하면 연결 패드에 부착되는 상부 연결 구조체, 및 상기 하부 연결 구조체와 상기 상부 연결 구조체 사이에 개재되는 도전성 연결층을 포함하여 상기 복수의 제1 재배선 패턴과 상기 복수의 제2 재배선 패턴을 전기적으로 연결하는 복수의 연결 구조체; 및
    상기 반도체 칩 및 복수의 연결 구조체를 감싸도록, 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우는 봉지재;를 포함하며,
    상기 복수의 제1 재배선 비아 패턴과 상기 복수의 제2 재배선 비아 패턴 각각은, 상기 반도체 칩에 가까워지면서 수평 폭이 넓어지는 테이퍼드한 형상을 가지는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 하부 연결 구조체 및 상기 상부 연결 구조체 각각은 구리 또는 구리 합금을 포함하는 도전성 포스트인 것을 특징으로 하는 반도체 패키지.
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