KR20240047214A - 반도체 패키지 - Google Patents

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KR20240047214A
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Abstract

본 발명에 따른 반도체 패키지는, 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 배선 패턴 그리고 상기 복수의 제1 배선 패턴을 포위하는 제1 베이스 절연층을 포함하는 제1 배선 구조체, 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 배선 패턴 그리고 상기 복수의 제2 배선 패턴을 포위하는 제2 베이스 절연층을 포함하는 제2 배선 구조체, 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩, 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며 상기 반도체 칩을 감싸는 봉지재, 상기 봉지재를 관통하여 상기 복수의 제1 상면 연결 패드 중 일부개와 상기 복수의 제2 하면 연결 패드 사이를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체, 및 상기 복수의 연결 구조체 각각의 측면, 및 상기 반도체 칩의 적어도 일부분을 덮는 결합 강화층을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 팬 아웃 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다.
따라서 입출력(I/O)을 위한 연결 단자들의 개수가 증가한 고집적화된 반도체 칩을 위하여 연결 신뢰성이 확보된 연결 단자들을 가지는 반도체 패키지가 고안되고 있으며, 예를 들면, 연결 단자들 사이의 간섭이 방지하기 위하여, 연결 단자들 사이의 간격을 증가시킨 팬 아웃 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 신뢰성이 향상된 반도체 패키지를 제공하는 데에 있다.
본 발명에 따른 반도체 패키지는, 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 배선 패턴, 그리고 상기 복수의 제1 배선 패턴을 포위하는 제1 베이스 절연층을 포함하는 제1 배선 구조체; 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 배선 패턴, 그리고 상기 복수의 제2 배선 패턴을 포위하는 제2 베이스 절연층을 포함하는 제2 배선 구조체; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며 상기 반도체 칩을 감싸는 봉지재; 상기 봉지재를 관통하여 상기 복수의 제1 상면 연결 패드 중 일부개와 상기 복수의 제2 하면 연결 패드 사이를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체; 및 상기 복수의 연결 구조체 각각의 측면, 및 상기 반도체 칩의 적어도 일부분을 덮는 결합 강화층;을 포함한다.
본 발명에 따른 반도체 패키지는, 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 배선 구조체; 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 배선 구조체; 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되며 복수의 칩 패드를 포함하는 반도체 칩; 상기 복수의 제1 상면 연결 패드 중 일부개와 상기 복수의 제2 하면 연결 패드를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체; 상기 복수의 연결 구조체 각각의 측면, 및 상기 반도체 칩의 적어도 일부분을 덮는 결합 강화층; 상기 복수의 제1 상면 연결 패드 중 다른 일부개와 상기 복수의 칩 패드 사이를 연결하는 복수의 칩 연결 부재; 및 상기 복수의 연결 구조체 및 상기 반도체 칩을 감싸며 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우고, 상기 결합 강화층을 사이에 가지며 상기 반도체 칩, 및 상기 복수의 연결 구조체 각각과 이격되는 봉지재;를 포함한다.
본 발명에 따른 반도체 패키지는, 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 부착되며 복수의 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩 및 상기 제1 재배선 구조체 상에 배치되며, 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 재배선 구조체; 상기 복수의 제1 상면 연결 패드 중 일부개와 상기 복수의 제2 하면 연결 패드를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체; 상기 복수의 제1 상면 연결 패드 중 다른 일부개와 상기 복수의 칩 패드 사이를 연결하며, 상기 복수의 칩 패드 상에 각각 배치되는 UBM층 및 상기 UBM층 상을 덮는 도전성 캡을 각각 포함하는 복수의 칩 연결 부재; 상기 반도체 칩과 상기 제1 재배선 구조체 사이에 개재되어 상기 복수의 칩 연결 부재를 감싸는 언더필층; 상기 제1 재배선 구조체의 상면, 복수의 연결 구조체 각각의 측면, 상기 언더필층의 측면, 상기 반도체 칩의 측면의 적어도 일부분, 및 상기 반도체 칩의 상면을 따라서 연장되며 이들을 덮고, 절연 물질로 이루어지는 결합 강화층; 및 상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이를 채우며 상기 복수의 연결 구조체 및 상기 반도체 칩을 감싸고, 상기 결합 강화층을 사이에 가지며 상기 제1 재배선 구조체, 상기 반도체 칩, 및 상기 복수의 연결 구조체 각각과 이격되는 봉지재;를 포함한다.
본 발명에 따른 반도체 패키지는, 봉지재와 인접하는 구성들, 예를 들면 반도체 칩 및 복수의 연결 구조체 각각과 봉지재 사이에 결합 강화층이 개재될 수 있다. 따라서 본 발명에 따른 반도체 패키지는, 신뢰성 저하를 야기하는 수분, 잔류 이온 등이 존재할 수 있는 박리(delamination)가 내부에 발생하지 않아, 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 4a 내지 도 4e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 8a 내지 도 8e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 확대 단면도들이다.
도 9 내지 도 12는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 제1 배선 구조체(300), 제1 배선 구조체(300) 상의 제2 배선 구조체(400), 및 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 일부 실시 예에서, 반도체 패키지(1)는 패키지 온 패키지(PoP, Package-on-Package)의 하부 패키지일 수 있다. 반도체 패키지(1)는, 제1 배선 구조체(300)의 수평 폭 및 수평 면적이 적어도 하나의 반도체 칩(100)이 구성하는 풋프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가지는 팬 아웃 형 반도체 패키지(Fan Out type Semiconductor Package)일 수 있다. 일부 실시 예에서, 반도체 패키지(1)는 팬 아웃 형 웨이퍼 레벨 패키지(FOWLP, Fan Out type Wafer Level Package) 또는 팬 아웃 형 패널 레벨 패키지(FOPLP, Fan Out type Panel Level Package)일 수 있다.
일부 실시 예에서, 제1 배선 구조체(300), 및 제2 배선 구조체(400) 중 적어도 하나는 재배선 공정에 의하여 형성될 수 있다. 제1 배선 구조체(300) 및 제2 배선 구조체(400) 각각은 제1 재배선 구조체 및 제2 재배선 구조체라 호칭하거나, 하부 재배선 구조체 및 상부 재배선 구조체라 호칭할 수 있다.
제1 배선 구조체(300)는 제1 재배선 절연층(310), 및 복수의 제1 재배선 패턴(330)을 포함할 수 있다. 제1 재배선 절연층(310)은 복수의 제1 재배선 패턴(330)을 감쌀 수 있다. 일부 실시 예에서, 제1 배선 구조체(300)는 적층된 복수개의 제1 재배선 절연층(310)을 포함할 수 있다. 제1 재배선 절연층(310)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 예를 들면, 제1 배선 구조체(300)는 약 30㎛ 내지 약 50㎛의 두께를 가질 수 있다.
복수의 제1 재배선 패턴(330)은 복수의 제1 재배선 라인 패턴(332), 및 복수의 제1 재배선 비아(334)로 이루어질 수 있다. 복수의 제1 재배선 패턴(330)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 금속의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 제1 재배선 패턴(330)은 구리, 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 제1 재배선 라인 패턴(332)은 제1 재배선 절연층(310)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 예를 들면, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하는 경우, 복수의 제1 재배선 라인 패턴(332)은 최상단의 제1 재배선 절연층(310)의 상면 상, 최하단의 제1 재배선 절연층(310)의 하면 상, 및 복수개의 제1 재배선 절연층(310) 중 인접하는 2개의 제1 재배선 절연층(310)의 사이 중 적어도 일부 곳에 배치될 수 있다.
복수의 제1 재배선 비아(334)는 적어도 하나의 제1 재배선 절연층(310)을 관통하여 복수의 제1 재배선 라인 패턴(332) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시 예에서, 복수의 제1 재배선 비아(334)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 예를 들면, 복수의 제1 재배선 비아(334)는 적어도 하나의 반도체 칩(100)에 가까워지면서 수평 폭이 넓어질 수 있다.
일부 실시 예에서, 복수의 제1 재배선 라인 패턴(332) 중 적어도 일부 개는 복수의 제1 재배선 비아(334) 중 일부 개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제1 재배선 라인 패턴(332)과 제1 재배선 라인 패턴(332)의 하면과 접하는 제1 재배선 비아(334)는 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 제1 재배선 비아(334) 각각은, 일체를 이루는 제1 재배선 라인 패턴(332)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
복수의 제1 재배선 패턴(330) 중, 제1 배선 구조체(300)의 하면에 인접하여 배치되는 일부 개를 복수의 제1 하면 연결 패드(330P1)라 호칭할 수 있고, 제1 배선 구조체(300)의 상면에 인접하여 배치되는 일부 개는 복수의 제1 상면 연결 패드(330P2)라 호칭할 수 있다. 예를 들면, 복수의 제1 하면 연결 패드(330P1)는 복수의 제1 재배선 라인 패턴(332) 중 제1 배선 구조체(300)의 하면에 인접하여 배치되는 일부 개일 수 있고, 복수의 제1 상면 연결 패드(330P2)는 복수의 제1 재배선 라인 패턴(332) 중 제1 배선 구조체(300)의 상면에 인접하여 배치되는 일부 개일 수 있다.
복수의 제1 하면 연결 패드(330P1)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 복수의 외부 연결 단자(500)는 반도체 패키지(1000)를 외부와 연결할 수 있다. 일부 실시 예에서, 복수의 외부 연결 단자(500) 각각은 범프, 솔더볼 등일 수 있다. 예를 들면, 외부 연결 단자(500)는 약 100㎛ 내지 약 180㎛의 높이를 가질 수 있다. 복수의 제1 상면 연결 패드(330P2) 중 일부 개에는 복수의 칩 연결 부재(130)가 부착될 수 있고, 다른 일부 개에는 복수의 연결 구조체(200)가 부착될 수 있다.
복수의 제1 상면 연결 패드(330P2)는 제1 재배선 절연층(310)의 상면 상에 배치될 수 있다. 예를 들면, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하는 경우, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면 상에 배치될 수 있다.
제1 배선 구조체(300) 상에는 적어도 하나의 반도체 칩(100)이 부착될 수 있다. 제1 반도체 칩(100)은 서로 반대되는 활성면과 비활성면을 가지는 반도체 기판(110), 반도체 기판(110)의 상기 활성면에 형성되는 반도체 소자(112), 및 반도체 칩(100)의 제1 면에 배치되는 복수의 칩 패드(120)를 포함할 수 있다. 예를 들면, 반도체 칩(100)은 약 70㎛ 내지 약 200㎛의 두께를 가질 수 있다. 본 명세서에서, 반도체 칩(100)의 제1 면과 반도체 칩(100)의 제2 면은 서로 반대되며, 반도체 칩(100)의 상기 제2 면은 반도체 기판(110)의 상기 비활성면을 의미한다. 반도체 기판(110)의 상기 활성면은 반도체 칩(100)의 상기 제1 면에 매우 인접하므로, 반도체 기판(110)의 상기 활성면과 반도체 칩(100)의 상기 제1 면을 별도로 구분하는 도시는 생략하였다.
일부 실시 예에서, 반도체 칩(100)은 상기 제1 면이 제1 배선 구조체(300)를 향하는 페이스 다운(face down) 배치를 가지며, 제1 배선 구조체(300)의 상면에 부착될 수 있다. 이 경우, 반도체 칩(100)의 상기 제1 면은 반도체 칩(100)의 하면이라 호칭할 수 있고, 반도체 칩(100)의 상기 제2 면은 반도체 칩(100)의 상면이라 호칭할 수 있다. 본 명세서에서 특별한 언급이 없는 한, 상면이란 도면에서 상측을 향하는 면을 의미하고, 하면이란 도면에서 하측을 향하는 면을 지칭한다.
반도체 칩(100)의 복수의 칩 패드(120)와 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2) 중 일부개 사이에는 복수의 칩 연결 부재(130)가 개재될 수 있다. 예를 들면, 복수의 칩 연결 부재(130) 각각은 솔더볼, 또는 마이크로 범프일 수 있다. 반도체 칩(100)과 제1 배선 구조체(300)의 제1 재배선 패턴(330)은 복수의 칩 연결 부재(130)를 통하여 전기적으로 연결될 수 있다. 복수의 칩 연결 부재(130) 각각은 복수의 칩 패드(120) 각각 상에 배치되는 UBM층(132) 및 UBM층(132) 상을 덮는 도전성 캡(134)을 포함할 수 있다. 예를 들면, 복수의 칩 연결 부재(130) 각각은 약 30㎛ 내지 약 40㎛의 높이를 가질 수 있다. 복수의 칩 연결 부재(130) 각각은 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 또는 솔더(solder) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
반도체 기판(110)은 예를 들면, 실리콘(Si, silicon) 또는 저마늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(110)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(112)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(112)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(110)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 반도체 칩(100)은 로직 소자를 포함할 수 있다. 예를 들면, 반도체 칩(100)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 다른 일부 실시 예에서, 반도체 패키지(1000)가 복수의 반도체 칩(100)을 포함하는 경우, 복수의 반도체 칩(100) 중 적어도 하나는 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있고, 다른 적어도 하나는 메모리 소자를 포함하는 메모리 반도체 칩일 수 있다. 예를 들면, 상기 메모리 소자는, 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 소자일 수 있다. 상기 플래시 메모리는, 예를 들면 낸드(NAND) 플래시 메모리, 또는 브이낸드(V-NAND) 플래시 메모리일 수 있다. 일부 실시 예에서, 상기 메모리 소자는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 소자일 수 있다.
제2 배선 구조체(400)는 제2 재배선 절연층(410), 및 복수의 제2 재배선 패턴(430)을 포함할 수 있다. 제2 재배선 절연층(410)은 복수의 제2 재배선 패턴(430)을 감쌀 수 있다. 제2 재배선 절연층(410)은 예를 들면, PID, 또는 감광성 폴리이미드로부터 형성될 수 있다.
일부 실시 예에서, 제2 배선 구조체(400)의 두께는 제1 배선 구조체(300)의 두께보다 얇을 수 있다. 예를 들면, 제2 배선 구조체(400)는 약 20㎛ 내지 약 40㎛의 두께를 가질 수 있다. 일부 실시 예에서, 제2 배선 구조체(400)는 적층된 복수개의 제2 재배선 절연층(410)을 포함할 수 있다. 복수의 제2 재배선 패턴(430)은 복수의 제2 재배선 라인 패턴(432), 및 복수의 제2 재배선 비아(434)로 이루어질 수 있다. 복수의 제2 재배선 패턴(430)은 금속 또는 금속의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 제2 재배선 패턴(430)은 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 제2 재배선 라인 패턴(432)은 제2 재배선 절연층(410)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 재배선 라인 패턴(432)은 최상단의 제2 재배선 절연층(410)의 상면 상, 최하단의 제2 재배선 절연층(410)의 하면 상, 및 복수개의 제2 재배선 절연층(410) 중 인접하는 2개의 제2 재배선 절연층(410)의 사이 중 적어도 일부 곳에 배치될 수 있다.
복수의 제2 재배선 패턴(430) 중, 제2 배선 구조체(400)의 하면에 인접하여 배치되는 일부 개를 복수의 제2 하면 연결 패드(430P1)라 호칭할 수 있고, 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개는 복수의 제2 상면 연결 패드(430P2)라 호칭할 수 있다. 예를 들면, 복수의 제2 하면 연결 패드(430P1)는 복수의 제2 재배선 라인 패턴(432) 중 제2 배선 구조체(400)의 하면에 인접하여 배치되는 일부 개일 수 있고, 복수의 제2 상면 연결 패드(430P2)는 복수의 제2 재배선 라인 패턴(432) 중 제2 배선 구조체(400)의 상면에 인접하여 배치되는 일부 개일 수 있다. 다른 일부 실시 예에서, 복수의 제2 하면 연결 패드(430P1)는 복수의 제2 재배선 비아(434) 중 제2 배선 구조체(400)의 하면에 인접하여 배치되는 일부 개일 수 있다.
일부 실시 예에서, 반도체 패키지(1000)가 패키지 온 패키지(PoP, Package-on-Package)의 하부 패키지인 경우, 복수의 제2 상면 연결 패드(430P2)에는 상부 패키지가 연결될 수 있다. 예를 들면, 상기 상부 패키지와 복수의 제2 상면 연결 패드(430P2) 사이에는 복수의 패키지 연결 단자가 개재될 수 있다. 일부 실시 예에서, 상기 복수의 패키지 연결 단자 각각은 범프, 솔더볼 등일 수 있다. 상기 상부 패키지는 보조 반도체 칩을 포함할 수 있다. 상기 보조 반도체 칩은, 메모리 반도체 칩일 수 있다. 예를 들면, 상기 보조 반도체 칩은 디램 칩, 에스 램 칩, 플래시 메모리 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 또는 알램 칩일 수 있다. 복수의 제2 하면 연결 패드(430P1)에는 복수의 연결 구조체(200)가 부착될 수 있다.
복수의 제2 하면 연결 패드(430P1)는 제2 재배선 절연층(410)의 하면 상에 배치될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 하면 연결 패드(430P1)는 최하단의 제2 재배선 절연층(410)의 하면 상에 배치될 수 있다.
복수의 제2 상면 연결 패드(430P2)는 제2 재배선 절연층(410)의 상면 상에 배치될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 상면 연결 패드(430P2)는 최상단의 제2 재배선 절연층(410)의 상면 상에 배치될 수 있다. 복수의 제2 상면 연결 패드(430P2)는 제2 재배선 절연층(410)의 상면으로부터 수직 방향, 즉 제1 반도체 칩(100) 및 제1 배선 구조체(300)에 반대되는 방향을 향하여 돌출될 수 있다. 예를 들면, 제2 배선 구조체(400)가 적층된 복수개의 제2 재배선 절연층(410)을 포함하는 경우, 복수의 제2 상면 연결 패드(430P2)는 최상단의 제2 재배선 절연층(410)의 상면으로부터 수직 방향으로 제1 반도체 칩(100) 및 제1 배선 구조체(300)와 멀어지며 돌출될 수 있다. 복수의 제2 상면 연결 패드(430P2) 각각의 상면과 측면의 적어도 일부분은 제2 재배선 절연층(410)과 접하지 않을 수 있다.
복수의 제2 재배선 비아(434)는 적어도 하나의 제2 재배선 절연층(410)을 관통하여 복수의 제2 재배선 라인 패턴(432) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시 예에서, 복수의 제2 재배선 라인 패턴(432) 중 적어도 일부 개는 복수의 제2 재배선 비아(434) 중 일부 개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제2 재배선 라인 패턴(432)과 제2 재배선 라인 패턴(432)의 하면과 접하는 제2 재배선 비아(434)는 함께 형성되어 일체를 이룰 수 있다.
일부 실시 예에서, 복수의 제2 재배선 비아(434)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 제2 재배선 비아(434)는 적어도 하나의 반도체 칩(100)에 가까워지면서 수평 폭이 좁아질 수 있다. 복수의 제1 재배선 비아(334)와 복수의 제2 재배선 비아(434)는 같은 방향을 향하여 연장되며 각각 수평 폭이 넓어지거나, 각각 수평 폭이 좁아질 수 있다. 예를 들면, 복수의 제1 재배선 비아(334)와 복수의 제2 재배선 비아(434)는, 제1 배선 구조체(300)로부터 제2 배선 구조체(400)를 향하는 방향으로 연장되며 수평 폭이 넓어지거나, 제2 배선 구조체(400)로부터 제1 배선 구조체(300)를 향하는 방향으로 연장되며 수평 폭이 좁아지는 테이퍼드한 형상을 가질 수 있다.
제1 재배선 절연층(310), 제1 재배선 패턴(330), 제1 재배선 라인 패턴(332), 및 제1 재배선 비아(334) 각각은 제1 베이스 절연층, 제1 배선 패턴, 제1 배선 라인 패턴, 및 제1 배선 비아라 호칭할 수 있고, 제2 재배선 절연층(410), 제2 재배선 패턴(430), 제2 재배선 라인 패턴(432), 및 제2 재배선 비아(434) 각각은 제2 베이스 절연층, 제2 배선 패턴, 제2 배선 라인 패턴, 및 제2 배선 비아라 호칭할 수 있다.
봉지재(250)는 제1 배선 구조체(300)의 상면 상에서 반도체 칩(100)을 감쌀 수 있다. 봉지재(250)는 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이의 공간을 채울 수 있다. 예를 들면, 봉지재(250)는 약 150㎛ 내지 약 300㎛의 두께를 가질 수 있다. 예를 들면, 봉지재(250)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함하는 몰딩 부재일 수 있다. 봉지재(250)는 필러(filler)를 함유할 수 있다. 예를 들면, 필러는 비전도성의 절연 특성을 가지는 세라믹 계열 의 재료로 이루어질 수 있다. 일부 실시 예에서, 필러는 AlN, BN, Al203, SiC, 및 MgO 중 적어도 하나로 이루어질 수 있다. 예를 들면 필러는 실리카 필러 또는 알루미나 필러일 수 있다. 예를 들면, 봉지재(250)는 필러를 함유한 에폭시 계열 물질로 이루어질 수 있다. 봉지재(250)가 함유하는 필러의 평균 직경은 약 3㎛ 내지 약 50㎛일 수 있다. 봉지재(250)가 함유하는 필러의 비율은 약 60wt% 내지 약 90wt%일 수 있다.
일부 실시 예에서, 반도체 칩(100)과 제1 배선 구조체(300) 사이에는 복수의 칩 연결 부재(130)를 감싸는 언더필층(150)이 개재될 수 있다. 일부 실시 예에서, 언더필층(150)은, 적어도 하나의 반도체 칩(100)과 제1 배선 구조체(300) 사이의 공간을 채우며 적어도 하나의 반도체 칩(100)의 측면의 하측 일부분을 덮을 수 있다. 언더필층(150)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시 예에서, 언더필층(150)은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
일부 실시 예에서, 제1 배선 구조체(300)의 측면들, 봉지재(250)의 측면들, 및 제2 배선 구조체(400)의 측면들은 수직 방향으로 서로 정렬될 수 있다. 예를 들면, 서로 대응되는 제1 배선 구조체(300)의 일 측면, 봉지재(250)의 일 측면, 및 제2 배선 구조체(400)의 일 측면은 동일 평면(coplanar)을 이룰 수 있다.
복수의 연결 구조체(200)는 봉지재(250)를 관통하여 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이를 전기적으로 연결할 수 있다. 봉지재(250)는 복수의 연결 구조체(200)를 감쌀 수 있다.
복수의 연결 구조체(200)는 적어도 하나의 반도체 칩(100)과 수평 방향으로 이격되도록, 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이에 개재될 수 있다. 예를 들면, 복수의 연결 구조체(200)는, 수평 방향으로 적어도 하나의 반도체 칩(100)과 이격되며 적어도 하나의 반도체 칩(100) 주의에 배치될 수 있다. 복수의 연결 구조체(200)는 복수의 제1 상면 연결 패드(330P2)와 복수의 제2 하면 연결 패드(430P1) 사이에 개재될 수 있다. 복수의 연결 구조체(200)의 하면은 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2)와 접하여 복수의 제1 재배선 패턴(330)과 전기적으로 연결될 수 있고, 복수의 연결 구조체(200)의 상면은 제2 배선 구조체(400)의 복수의 제2 하면 연결 패드(430P1)와 접하여 복수의 제2 재배선 패턴(430)과 전기적으로 연결될 수 있다. 예를 들면, 복수의 연결 구조체(200) 각각의 높이는 약 150㎛ 내지 약 300㎛일 수 있고, 복수의 연결 구조체(200) 각각의 수평 폭은 약 120㎛ 내지 약 200㎛일 수 있다. 복수의 연결 구조체(200) 각각의 종횡비, 즉 수평 폭에 대한 높이의 비율은 1보다 클 수 있다. 일부 실시 예에서, 복수의 연결 구조체(200) 각각은 구리(Cu) 또는 구리 합금을 포함하는 도전성 포스트(Post)일 수 있다.
복수의 연결 구조체(200) 각각의 하면은 제1 상면 연결 패드(330P2)의 상면과 접할 수 있다. 복수의 연결 구조체(200) 각각의 상면은 제2 하면 연결 패드(430P1)의 하면과 접할 수 있다. 일부 실시 예에서, 연결 구조체(200)와 접하는 제1 상면 연결 패드(330P2)의 수평 폭 및 넓이는, 연결 구조체(200)의 수평 폭 및 수평 면적보다 클 수 있다. 일부 실시 예에서, 연결 구조체(200)와 접하는 제2 하면 연결 패드(430P1)의 수평 폭 및 넓이는, 연결 구조체(200)의 수평 폭 및 수평 면적보다 클 수 있다. 예를 들면, 연결 구조체(200)의 하면 전체는 제1 상면 연결 패드(330P2)의 상면과 접하되, 제1 상면 연결 패드(330P2)의 상면의 일부분은 복수의 연결 구조체(200)와 접하지 않을 수 있다. 예를 들면, 연결 구조체(200)의 상면 전체는 제2 하면 연결 패드(430P1)의 하면과 접하되, 제2 하면 연결 패드(430P1)의 하면의 일부분은 복수의 연결 구조체(200)와 접하지 않을 수 있다.
복수의 제1 상면 연결 패드(330P2)는 제1 재배선 절연층(310)의 상면으로부터 수직 방향으로 제1 반도체 칩(100) 및 제2 배선 구조체(400)를 향하여 돌출될 수 있다. 예를 들면, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하는 경우, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면으로부터 수직 방향으로 제1 반도체 칩(100) 및 제2 배선 구조체(400)를 향하여 돌출될 수 있다. 복수의 제1 상면 연결 패드(330P2) 각각의 상면과 측면의 적어도 일부분은 제1 재배선 절연층(310)과 접하지 않을 수 있다. 봉지재(250)는 복수의 제1 상면 연결 패드(330P2) 각각의 측면과 상면의 적어도 일부분을 덮을 수 있다. 복수의 제1 하면 연결 패드(330P1)는 최하단의 제1 재배선 절연층(310)의 하면으로부터 수직 방향으로 돌출하지 않을 수 있다. 일부 실시 예에서, 복수의 제1 하면 연결 패드(330P1)의 하면과 최하단의 제1 재배선 절연층(310)의 하면은 공면을 이룰 수 있다.
복수의 제2 하면 연결 패드(430P1)는 최하단의 제2 재배선 절연층(410)의 하면으로부터 수직 방향으로 돌출하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 하면 연결 패드(430P1)의 하면과 최하단의 제2 재배선 절연층(410)의 하면은 공면을 이룰 수 있다. 봉지재(250)는 복수의 제2 하면 연결 패드(430P1) 각각의 하면의 일부분을 덮을 수 있다. 봉지재(250)는, 복수의 제2 하면 연결 패드(430P1) 각각의 하면의 일부분 및 최하단의 제2 재배선 절연층(410)의 하면과 직접 접할 수 있다.
결합 강화층(230)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상을 덮을 수 있다. 결합 강화층(230)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상을 제1 두께(T1)를 가지며 컨포멀하게 덮을 수 있다. 예를 들면, 제1 두께(T1)는 약 100㎚ 내지 약 3㎛일 수 있다. 결합 강화층(230)은 절연 물질로 이루어질 수 있다. 일부 실시 예에서, 결합 강화층(230)은 SiON(silicon oxynitride)을 포함할 수 있다.
복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300)는, 결합 강화층(230)을 사이에 가지며 봉지재(250)와 이격될 수 있다. 즉, 결합 강화층(230)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300)와 봉지재(250) 사이에 개재되어, 이들 사이를 따라서 연장될 수 있다.
결합 강화층(230)은 복수의 연결 구조체(200) 각각의 측면을 덮을 수 있다. 예를 들면, 결합 강화층(230)은 복수의 연결 구조체(200) 각각의 측면과 봉지재(250) 사이에 개재되어, 봉지재(250)는 결합 강화층(230)과 접하되, 복수의 연결 구조체(200)와 접하지 않을 수 있다. 복수의 연결 구조체(200)와 봉지재(250)는 결합 강화층(230)을 사이에 가지며 서로 이격될 수 있다. 서로 반대되는 결합 강화층(230)의 양면 중 한면은 연결 구조체(200)와 직접 접할 수 있고, 다른 한면은 봉지재(250)와 직접 접할 수 있다. 결합 강화층(230)은 복수의 연결 구조체(200) 각각의 상면을 덮지 않을 수 있다. 복수의 연결 구조체(200) 각각의 하면은 제1 상면 연결 패드(330P2)와 접하므로, 결합 강화층(230)은 복수의 연결 구조체(200) 각각의 하면을 덮지 않을 수 있다.
결합 강화층(230)은 적어도 하나의 반도체 칩(100)을 감쌀 수 있다. 예를 들면, 결합 강화층(230)은 적어도 하나의 반도체 칩(100)의 상면을 덮고, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분을 덮을 수 있다. 예를 들면, 결합 강화층(230)은 적어도 하나의 반도체 칩(100)과 봉지재(250) 사이에 개재되어, 봉지재(250)는 결합 강화층(230)과 접하되, 적어도 하나의 반도체 칩(100)과 접하지 않을 수 있다. 적어도 하나의 반도체 칩(100)과 봉지재(250)는 결합 강화층(230)을 사이에 가지며 서로 이격될 수 있다. 서로 반대되는 결합 강화층(230)의 양면 중 한면은 적어도 하나의 반도체 칩(100)과 직접 접할 수 있고, 다른 한면은 봉지재(250)와 직접 접할 수 있다.
일부 실시 예에서, 반도체 칩(100)과 제1 배선 구조체(300) 사이에 언더필층(150)이 개재된 경우, 결합 강화층(230)은 언더필층(150)을 덮을 수 있다. 예를 들면, 결합 강화층(230)은 언더필층(150)과 봉지재(250) 사이에 개재되어, 봉지재(250)는 결합 강화층(230)과 접하되, 언더필층(150)과 접하지 않을 수 있다. 언더필층(150)과 봉지재(250)는 결합 강화층(230)을 사이에 가지며 서로 이격될 수 있다. 서로 반대되는 결합 강화층(230)의 양면 중 한면은 언더필층(150)과 직접 접할 수 있고, 다른 한면은 봉지재(250)와 직접 접할 수 있다.
결합 강화층(230)은 제1 배선 구조체(300)의 상면을 덮을 수 있다. 예를 들면, 결합 강화층(230)은 제1 배선 구조체(300)의 상면과 봉지재(250) 사이에 개재되어, 봉지재(250)는 결합 강화층(230)과 접하되, 제1 배선 구조체(300)와 접하지 않을 수 있다. 제1 배선 구조체(300)와 봉지재(250)는 결합 강화층(230)을 사이에 가지며 서로 이격될 수 있다. 서로 반대되는 결합 강화층(230)의 양면 중 한면은 제1 배선 구조체(300)의 상면과 직접 접할 수 있고, 다른 한면은 봉지재(250)와 직접 접할 수 있다. 예를 들면, 결합 강화층(230)은 최상단의 제1 재배선 절연층(310)의 상면, 복수의 제1 상면 연결 패드(330P2)의 상면의 일부분과 측면의 적어도 일부분과 접할 수 있다.
결합 강화층(230)은, 제1 배선 구조체(300)의 상면에 위치하는 제1 재배선 절연층(310), 제1 재배선 절연층(310)의 상면으로부터 수직 방향으로 돌출되는 제1 상면 연결 패드(330P2)의 측면의 부분, 및 연결 구조체(200)와 접하지 않는 제1 상면 연결 패드(330P2)의 상면의 부분을 따라서 연장되며, 이들을 덮을 수 있다.
결합 강화층(230)은, 제1 배선 구조체(300)의 상면, 언더필층(150)의 측면, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분, 및 적어도 하나의 반도체 칩(100)의 상면을 따라서 연장되며, 이들을 컨포멀하게 덮을 수 있다. 언더필층(150)의 적어도 하나의 반도체 칩(100)의 측면의 하측 일부분을 덮는 경우, 결합 강화층(230)은 언더필층(150)이 덮지 않는 적어도 하나의 반도체 칩(100)의 측면의 나머지 부분을 모두 덮을 수 있다. 언더필층(150)의 적어도 하나의 반도체 칩(100)의 측면을 덮지 않는 경우, 결합 강화층(230)은 적어도 하나의 반도체 칩(100)의 측면을 모두 덮을 수 있다.
결합 강화층(230)은 반도체 칩(100), 언더필층(150), 제1 재배선 절연층(310), 제1 상면 연결 패드(330P2), 복수의 연결 구조체(200), 및 봉지재(250)와 접하며, 이들과 결합될 수 있다. 예를 들면 결합 강화층(230)은, 반도체 칩(100), 언더필층(150), 제1 재배선 절연층(310), 제1 상면 연결 패드(330P2), 복수의 연결 구조체(200), 및 봉지재(250)와 수소 결합 및 공유 결합으로 결합되어, 이들과의 밀착력이 향상될 수 있다. 따라서 봉지재(250)와 인접하는 구성들, 예를 들면 반도체 칩(100), 언더필층(150), 제1 재배선 절연층(310), 제1 상면 연결 패드(330P2), 복수의 연결 구조체(200), 및 봉지재(250)는, 결합 강화층(230)에 의하여 봉지재(250)와 밀착력이 향상될 수 있다. 따라서 봉지재(250) 및 봉지재(250)와 인접하는 구성들 사이에 박리(delamination)가 발생하는 것을 방지할 수 있다.
결합 강화층(230)은 봉지재(250)의 상면을 덮지 않을 수 있다. 봉지재(250)의 상면과 제2 배선 구조체(400)의 하면은 접할 수 있다. 예를 들면, 봉지재(250)는 제2 배선 구조체(400)의 하면에 위치하는 제2 재배선 절연층(410), 제2 재배선 절연층(410)의 하면으로부터 수직 방향으로 돌출되는 제2 하면 연결 패드(430P1)의 측면의 부분, 및 연결 구조체(200)와 접하지 않는 제2 하면 연결 패드(430P1)의 상면의 부분과 접할 수 있다.
본 발명에 따른 반도체 패키지(1)는, 봉지재(250)와 인접하는 구성들, 예를 들면 반도체 칩(100), 언더필층(150), 제1 재배선 절연층(310), 제1 상면 연결 패드(330P2), 및 복수의 연결 구조체(200) 각각과 봉지재(250) 사이에 결합 강화층(230)이 개재될 수 있다. 따라서 본 발명에 따른 반도체 패키지(1)는, 신뢰성 저하를 야기하는 수분, 잔류 이온 등이 존재할 수 있는 박리(delamination)가 내부에 발생하지 않아, 신뢰성이 향상될 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 2a 내지 도 2g는 도 1에 보인 반도체 패키지(1)의 제조 방법을 나타내는 단면도들로, 도 1과 중복되는 내용은 생략될 수 있다.
도 2a를 참조하면, 지지 기판(미도시) 상에 제1 재배선 절연층(310), 그리고 복수의 제1 재배선 라인 패턴(332)과 복수의 제1 재배선 비아(334)로 이루어지는 복수의 제1 재배선 패턴(330)을 포함하는 제1 배선 구조체(300)를 형성한다. 상기 지지 기판은 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다. 일부 실시 예에서, 상기 지지 기판 상에 이형 필름을 부착한 후, 제1 배선 구조체(300)를 형성할 수 있다.
상기 지지 기판 상에 제1 재배선 라인 패턴(332)들을 형성할 수 있다. 상기 지지 기판 상에 형성되는 제1 재배선 라인 패턴(332)들은, 복수의 제1 하면 연결 패드(330P1)일 수 있다. 이후, 상기 지지 기판 상에 제1 재배선 라인 패턴(332)들을 덮는 제1 예비 재배선 절연층을 형성한 후, 노광 공정 및 현상 공정으로 상기 제1 예비 재배선 절연층의 일부분들을 제거하여 복수의 제1 비아 홀을 가지는 제1 재배선 절연층(310)을 형성할 수 있다. 상기 복수의 제1 비아 홀은 제1 재배선 절연층(310)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 일부 실시 예에서, 복수의 제1 하면 연결 패드(330P1)와 최하단의 제1 재배선 절연층(310)의 하면은 공면을 이루도록 형성될 수 있다.
제1 재배선 절연층(310) 상에 제1 재배선 도전층을 형성한 후, 상기 제1 재배선 도전층을 패터닝하여, 제1 재배선 라인 패턴(332)들과 제1 재배선 비아(334)들로 이루어지는 제1 재배선 패턴(330)들을 더 형성할 수 있다. 제1 재배선 비아(334)들은, 제1 재배선 패턴(330)들 중 상기 복수의 제1 비아 홀을 채우는 부분들일 수 있고, 제1 재배선 라인 패턴(332)들은 제1 재배선 패턴(330)들 중 제1 재배선 절연층(310)의 상면보다 상측 부분들일 수 있다.
제1 재배선 비아(334)들은 제1 재배선 절연층(310)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제1 재배선 라인 패턴(332)들과 제1 재배선 비아(334)들로 이루어지는 제1 재배선 패턴(330)들은, 상기 제1 재배선 도전층을 패터닝하여 형성되므로, 상기 복수의 제1 비아 홀을 가지는 제1 재배선 절연층(310) 상에 형성되는 제1 재배선 라인 패턴(332)들 중 적어도 일부 개는 제1 재배선 비아(334)들 중 적어도 일부 개와 일체를 이룰 수 있다.
이후, 제1 재배선 절연층(310)과 제1 재배선 패턴(330)들을 반복적으로 형성하여, 제1 배선 구조체(300)를 형성할 수 있다. 제1 배선 구조체(300)의 상면에 배치되도록 형성되는 제1 재배선 라인 패턴(332)들은, 복수의 제1 상면 연결 패드(330P2)일 수 있다. 일부 실시 예에서, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면으로부터 돌출되도록 형성될 수 있다. 일부 실시 예에서, 제1 배선 구조체(300)가 적층된 복수개의 제1 재배선 절연층(310)을 포함하도록 형성되는 경우, 복수의 제1 상면 연결 패드(330P2)는 최상단의 제1 재배선 절연층(310)의 상면 상에 배치되도록 형성되는 제1 재배선 라인 패턴(332)들일 수 있다
도 2b를 참조하면, 복수의 제1 상면 연결 패드(330P2) 중 일부 개 상에 복수의 연결 구조체(200)를 형성한다. 일부 실시 예에서, 제1 배선 구조체(300) 상에, 복수의 제1 상면 연결 패드(330P2) 중 일부 개 각각의 일부분을 노출시키는 마스크 패턴을 형성한 후, 노출되는 복수의 제1 상면 연결 패드(330P2) 각각의 일부분 상에 도금 공정을 수행하여, 복수의 연결 구조체(200)를 형성할 수 있다. 복수의 연결 구조체(200)를 형성한 후, 상기 마스크 패턴은 제거될 수 있다.
도 2c를 참조하면, 제1 배선 구조체(300) 상에 복수의 칩 패드(120)를 포함하는 적어도 하나의 반도체 칩(100)을 부착한다. 반도체 칩(100)은, 복수의 칩 패드(120)와 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2) 중 다른 일부 개 사이에 복수의 칩 연결 부재(130)가 개재되도록, 제1 배선 구조체(300) 상에 부착될 수 있다. 반도체 칩(100)은 복수의 연결 구조체(200)와 수평 방향으로 이격되도록, 제1 배선 구조체(300) 상에 부착될 수 있다. 일부 실시 예에서, 적어도 하나의 반도체 칩(100)의 복수의 칩 패드(120) 상에, UBM층(132) 및 UBM층(132) 상을 덮는 도전성 캡(134)을 각각 포함하는 복수의 칩 연결 부재(130)를 형성한 후, 복수의 칩 연결 부재(130)가 형성된 적어도 하나의 반도체 칩(100)을 제1 배선 구조체(300) 상에 부착할 수 있다.
언더필층(150)은, 적어도 하나의 반도체 칩(100)과 제1 배선 구조체(300) 사이의 공간을 채우도록 형성될 수 있다. 언더필층(150)은 복수의 칩 연결 부재(130)를 감싸도록 형성될 수 있다. 일부 실시 예에서, 언더필층(150)은, 적어도 하나의 반도체 칩(100)과 제1 배선 구조체(300) 사이의 공간을 채우며 적어도 하나의 반도체 칩(100)의 측면의 하측 일부분을 덮도록 형성될 수 있다.
도 2d를 참조하면, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상에 예비 결합 강화층(230P)을 형성한다. 예비 결합 강화층(230P)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상을 제1 두께(T1)를 가지며 컨포멀하게 덮을 수 있다. 예를 들면, 제1 두께(T1)는 약 100㎚ 내지 약 3㎛일 수 있다. 일부 실시 예에서, 예비 결합 강화층(230P)은, 실란 커플링제(Silane coupling agent)를 사용하여 형성할 수 있다. 예를 들면, 예비 결합 강화층(230P)은 SiON을 포함할 수 있다. 예비 결합 강화층(230P)은 제1 배선 구조체(300)의 상면, 복수의 연결 구조체(200) 각각의 상면 및 측면, 적어도 하나의 반도체 칩(100)의 상면, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분, 및 언더필층(150)의 측면을 덮도록 형성될 수 있다.
도 2e를 참조하면, 예비 결합 강화층(230P)을 덮는 예비 봉지재(250P)를 형성한다. 복수의 연결 구조체(200) 각각의 상면을 덮는 예비 결합 강화층(230P)의 부분을 모두 덮도록, 예비 봉지재(250P)는 예비 결합 강화층(230P)의 최상단보다 높은 수직 레벨에 위치하는 상면을 가지도록 형성될 수 있다. 예비 봉지재(250P)는 에폭시 몰드 컴파운드를 포함하는 몰딩 부재로 이루어질 수 있다.
도 2e 및 도 2f를 함께 참조하면, 복수의 연결 구조체(200)가 노출되도록, 예비 봉지재(250P)의 일부분 및 예비 결합 강화층(230P)의 일부분을 제거하여, 봉지재(250) 및 결합 강화층(230)을 형성한다. 봉지재(250) 및 결합 강화층(230)은, 예비 봉지재(250P)의 일부분 및 예비 결합 강화층(230P)의 일부분을 CMP 공정을 수행하여 제거하여 형성할 수 있다.
결합 강화층(230)은 제1 배선 구조체(300)의 상면, 복수의 연결 구조체(200) 각각의 측면, 적어도 하나의 반도체 칩(100)의 상면, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분, 및 언더필층(150)의 측면을 덮도록 형성될 수 있다. 결합 강화층(230)은 복수의 연결 구조체(200)의 상면을 덮지 않을 수 있다.
도 2g를 참조하면, 결합 강화층(230) 및 봉지재(250) 상에 제2 재배선 절연층(410), 그리고 복수의 제2 재배선 라인 패턴(432)과 복수의 제2 재배선 비아(434)로 이루어지는 복수의 제2 재배선 패턴(430)을 포함하는 제2 배선 구조체(400)를 형성한다.
복수의 연결 구조체(200), 결합 강화층(230) 및 봉지재(250) 상에 제2 예비 재배선 절연층을 형성한 후 노광 공정 및 현상 공정으로 상기 제2 예비 재배선 절연층의 일부분들을 제거하여 복수의 제2 비아 홀을 가지는 제2 재배선 절연층(410)을 형성할 수 있다. 상기 복수의 제2 비아 홀은 제2 재배선 절연층(410)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제2 재배선 절연층(410) 상에 제2 재배선 도전층을 형성한 후, 상기 제2 재배선 도전층을 패터닝하여, 제2 재배선 라인 패턴(432)들과 제2 재배선 비아(434)들로 이루어지는 제2 재배선 패턴(430)들을 형성할 수 있다. 복수의 연결 구조체(200) 상에 형성되는 제2 재배선 패턴(430)들은, 복수의 제2 하면 연결 패드(430P1)일 수 있다. 제2 재배선 비아(434)들은, 제2 재배선 패턴(430)들 중 상기 복수의 제2 비아 홀을 채우는 부분들일 수 있고, 제2 재배선 라인 패턴(432)들은 제2 재배선 패턴(430)들 중 제2 재배선 절연층(410)의 상면보다 상측 부분들일 수 있다. 제2 재배선 비아(434)들은 제2 재배선 절연층(410)의 상면으로부터 하면을 향하여 수평 폭이 좁아지도록 형성될 수 있다. 제2 재배선 라인 패턴(432)들과 제2 재배선 비아(434)들로 이루어지는 제2 재배선 패턴(430)들은, 상기 제2 재배선 도전층을 패터닝하여 형성되므로, 상기 복수의 제2 비아 홀을 가지는 제2 재배선 절연층(410) 상에 형성되는 제2 재배선 라인 패턴(432)들 중 적어도 일부 개는 제2 재배선 비아(434)들 중 적어도 일부 개와 일체를 이룰 수 있다.
이후, 제2 재배선 절연층(410)과 제2 재배선 패턴(430)들을 반복적으로 형성하여, 제2 배선 구조체(400)를 형성할 수 있다. 일부 실시 예에서, 복수의 제2 하면 연결 패드(430P1)의 하면과 최하단의 제2 재배선 절연층(410)의 하면은 공면을 이루도록 형성될 수 있다. 일부 실시 예에서, 복수의 제2 상면 연결 패드(430P2)는 최상단의 제2 재배선 절연층(410)의 상면으로부터 돌출되도록 형성될 수 있다.
이후, 도 1에 보인 것과 같이 복수의 제1 하면 연결 패드(330P1)에 복수의 외부 연결 단자(500)를 부착하여, 반도체 패키지(1)를 형성할 수 있다.
도 1 내지 도 2g를 함께 참조하면, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상에 예비 결합 강화층(230P)을 형성한 후, 예비 결합 강화층(230P)을 덮는 예비 봉지재(250P)를 형성하고, 예비 결합 강화층(230P)의 일부분 및 예비 봉지재(250P)의 일부분을 제거하여 결합 강화층(230) 및 봉지재(250)를 형성하여, 본 발명에 따른 반도체 패키지(1)를 형성할 수 있다.
결합 강화층(230)은, 반도체 칩(100), 언더필층(150), 제1 재배선 절연층(310), 제1 상면 연결 패드(330P2), 복수의 연결 구조체(200), 및 봉지재(250)와 수소 결합 및 공유 결합으로 결합되어, 이들과의 밀착력이 향상될 수 있다. 따라서 봉지재(250) 및 봉지재(250)와 인접하는 구성들, 예를 들면 반도체 칩(100), 언더필층(150), 제1 재배선 절연층(310), 제1 상면 연결 패드(330P2), 복수의 연결 구조체(200), 및 봉지재(250) 각각과의 사이에 박리가 발생하는 것을 방지할 수 있어, 신뢰성 저하를 야기하는 수분, 잔류 이온 등이 존재할 수 있는 박리가 내부에 발생하지 않아, 신뢰성이 향상된 반도체 패키지(1)를 형성할 수 있다.
도 3은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 3을 참조하면, 반도체 패키지(1a)는 제1 배선 구조체(300), 제1 배선 구조체(300) 상의 제2 배선 구조체(400), 및 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 도 3에 보인 반도체 패키지(1a)는, 도 1에 보인 반도체 패키지(1)가 포함하는 언더필층(150)을 포함하지 않고, 도 1에 보인 반도체 패키지(1)가 포함하는 결합 강화층(230) 및 봉지재(250) 대신에 결합 강화층(230a) 및 봉지재(250a)를 포함하는 점을 제외하고는, 도 1에 보인 반도체 패키지(1)와 대체로 동일한 바, 도 1과 중복되는 내용은 생략될 수 있다.
봉지재(250a)는 제1 배선 구조체(300)의 상면 상에서 반도체 칩(100)을 감쌀 수 있다. 봉지재(250a)는 제1 배선 구조체(300)와 제2 배선 구조체(400) 사이의 공간을 채울 수 있다. 봉지재(250a)는 반도체 칩(100)의 하면과 제1 배선 구조체(300)의 상면 사이를 채우며, 복수의 칩 연결 부재(130)를 감싸도록 MUF(molded under-fill) 구조를 가질 수 있다. 예를 들면, 봉지재(250a)는 에폭시 몰드 컴파운드를 포함하는 몰딩 부재일 수 있다. 봉지재(250a)는 필러를 함유할 수 있다.
결합 강화층(230a)은 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상을 덮을 수 있다. 결합 강화층(230a)은 절연 물질로 이루어질 수 있다. 일부 실시 예에서, 결합 강화층(230a)은 SiON(silicon oxynitride)을 포함할 수 있다.
결합 강화층(230a)은, 복수의 연결 구조체(200)의 측면, 제1 배선 구조체(300)의 상면, 복수의 칩 연결 부재(130)의 측면, 그리고 적어도 하나의 반도체 칩(100)의 하면, 측면 및 상면을 따라서 연장될 수 있다.
복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300)는, 결합 강화층(230a)을 사이에 가지며 봉지재(250a)와 이격될 수 있다.
결합 강화층(230a)은 복수의 연결 구조체(200) 각각의 측면을 덮을 수 있다. 결합 강화층(230a)은 복수의 연결 구조체(200) 각각의 상면을 덮지 않을 수 있다. 결합 강화층(230a)은 복수의 연결 구조체(200) 각각의 하면을 덮지 않을 수 있다.
결합 강화층(230a)은 적어도 하나의 반도체 칩(100)을 감쌀 수 있다. 예를 들면, 결합 강화층(230a)은 적어도 하나의 반도체 칩(100)의 상면, 측면, 및 하면을 덮을 수 있다. 결합 강화층(230a)은 복수의 칩 연결 부재(130)를 감싸도록 복수의 칩 연결 부재(130)의 측면을 덮을 수 있다. 결합 강화층(230a)은, 반도체 기판(110)으로부터 수직 방향으로 돌출되는 복수의 칩 패드(120)의 측면의 부분, 및 복수의 칩 연결 부재(130)와 접하지 않는 복수의 칩 패드(120)의 하면의 부분을 덮을 수 있다. 복수의 칩 연결 부재(130) 및 봉지재(250a)는 결합 강화층(230a)을 사이에 가지며 서로 이격될 수 있다.
결합 강화층(230a)은 제1 배선 구조체(300)의 상면을 덮을 수 있다. 예를 들면, 결합 강화층(230a)은 최상단의 제1 재배선 절연층(310)의 상면, 복수의 제1 상면 연결 패드(330P2)의 상면의 일부분과 측면의 적어도 일부분을 덮을 수 있다. 결합 강화층(230a)은 봉지재(250)의 상면을 덮지 않을 수 있다.
일부 실시 예에서, 결합 강화층(230a) 중 일부분은 제1 두께(T1)를 가지고, 다른 일부분은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)와 같거나 얇을 수 있다. 복수의 연결 구조체(200)의 측면, 적어도 하나의 반도체 칩(100)의 상면과 측면, 및 제1 배선 구조체(300)의 상면의 일부분을 덮는 결합 강화층(230a)의 일부분은 제1 두께(T1)를 가질 수 있다. 적어도 하나의 반도체 칩(100)과 제1 배선 구조체(300) 사이에 배치되는 결합 강화층(230a)의 다른 일부분은 제2 두께(T2)를 가질 수 있다. 예를 들면, 적어도 하나의 반도체 칩(100)의 하면의 일부분을 덮는 결합 강화층(230a)의 부분, 적어도 하나의 반도체 칩(100)과 수직 방향으로 중첩되는 제1 배선 구조체(300)의 상면을 덮는 결합 강화층(230a)의 부분, 및 복수의 칩 연결 부재(130)를 감싸는 결합 강화층(230a)의 부분 각각 중 적어도 일부분은 제1 두께(T1)보다 얇은 제2 두께(T2)를 가질 수 있다.
도 4a 내지 도 4e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 4a 내지 도 4e는 도 3에 보인 반도체 패키지(1a)의 제조 방법을 나타내는 단면도들로, 도 2a 내지 도 2g, 및 도 3과 중복되는 내용은 생략될 수 있다.
도 4a를 참조하면, 도 2a 및 도 2b를 참조하여 제1 배선 구조체(300) 상에 복수의 연결 구조체(200)를 형성한 후, 복수의 칩 패드(120)를 포함하는 적어도 하나의 반도체 칩(100)을 부착한다. 반도체 칩(100)은, 복수의 칩 패드(120)와 제1 배선 구조체(300)의 복수의 제1 상면 연결 패드(330P2) 중 다른 일부 개 사이에 복수의 칩 연결 부재(130)가 개재되도록, 제1 배선 구조체(300) 상에 부착될 수 있다.
도 4b를 참조하면, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상에 예비 결합 강화층(230aP)을 형성한다. 일부 실시 예에서, 예비 결합 강화층(230aP)은, 실란 커플링제를 사용하여 형성할 수 있다. 예를 들면, 예비 결합 강화층(230aP)은 SiON을 포함할 수 있다. 예비 결합 강화층(230aP)은 제1 배선 구조체(300)의 상면, 복수의 연결 구조체(200) 각각의 상면 및 측면, 적어도 하나의 반도체 칩(100)의 상면, 측면, 및 하면, 그리고 복수의 칩 패드(120)를 덮도록 형성될 수 있다. 결합 강화층(230a) 중 일부분은 제1 두께(T1)를 가지고, 다른 일부분은 제2 두께(T2)를 가지도록 형성될 수 있다.
일부 실시 예에서, 제1 두께(T1)와 제2 두께(T2)는 동일한 값을 가질 수 있다. 예를 들면, 예비 결합 강화층(230aP)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(300) 상을 동일한 두께를 가지며 컨포멀하게 덮도록 형성될 수 있다.
다른 일부 실시 예에서, 제2 두께(T2)는 제1 두께(T1)보다 얇을 수 있다. 예를 들면, 적어도 하나의 반도체 칩(100)과 제1 배선 구조체(300) 사이에 실란 커플링제가 상대적으로 적게 공급되면, 적어도 하나의 반도체 칩(100)과 제1 배선 구조체(300) 사이에 배치되는 결합 강화층(230a)의 다른 일부분은 상대적으로 얇은 제2 두께(T2)를 가지도록 형성될 수 있다.
도 4c를 참조하면, 예비 결합 강화층(230aP)을 덮는 예비 봉지재(250aP)를 형성한다. 복수의 연결 구조체(200) 각각의 상면을 덮는 예비 결합 강화층(230aP)의 부분을 모두 덮도록, 예비 봉지재(250aP)는 예비 결합 강화층(230aP)의 최상단보다 높은 수직 레벨에 위치하는 상면을 가지도록 형성될 수 있다. 예비 봉지재(250aP)는 에폭시 몰드 컴파운드를 포함하는 몰딩 부재로 이루어질 수 있다.
도 4c 및 도 4d를 함께 참조하면, 복수의 연결 구조체(200)가 노출되도록, 예비 봉지재(250aP)의 일부분 및 예비 결합 강화층(230aP)의 일부분을 제거하여, 봉지재(250a) 및 결합 강화층(230a)을 형성한다. 봉지재(250a) 및 결합 강화층(230a)은, 예비 봉지재(250aP)의 일부분 및 예비 결합 강화층(230aP)의 일부분을 CMP 공정을 수행하여 제거하여 형성할 수 있다.
결합 강화층(230a)은 제1 배선 구조체(300)의 상면, 복수의 연결 구조체(200) 각각의 측면, 적어도 하나의 반도체 칩(100)의 상면, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분, 및 언더필층(150)의 측면을 덮도록 형성될 수 있다. 결합 강화층(230a)은 복수의 연결 구조체(200)의 상면을 덮지 않을 수 있다.
도 4e를 참조하면, 결합 강화층(230a) 및 봉지재(250a) 상에 제2 재배선 절연층(410), 그리고 복수의 제2 재배선 라인 패턴(432)과 복수의 제2 재배선 비아(434)로 이루어지는 복수의 제2 재배선 패턴(430)을 포함하는 제2 배선 구조체(400)를 형성한다.
이후, 도 3에 보인 것과 같이 복수의 제1 하면 연결 패드(330P1)에 복수의 외부 연결 단자(500)를 부착하여, 반도체 패키지(1a)를 형성할 수 있다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 5를 참조하면, 반도체 패키지(2)는 제1 배선 구조체(350), 제1 배선 구조체(350) 상의 제2 배선 구조체(400), 및 제1 배선 구조체(350)와 제2 배선 구조체(400) 사이에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 도 5에 보인 반도체 패키지(2)는, 도 1에 보인 반도체 패키지(1)가 포함하는 제1 배선 구조체(300) 대신에 제1 배선 구조체(350)를 포함하는 점을 제외하고는, 도 1에 보인 반도체 패키지(1)와 대체로 동일한 바, 도 1과 중복되는 내용은 생략될 수 있다.
제1 배선 구조체(350)는 인쇄회로기판(Printed circuit Board)일 수 있다. 예를 들면, 제1 배선 구조체(350)는 앙면 인쇄회로기판(double-sided Printed circuit Board), 또는 멀티 레이어 인쇄회로기판(multi-layer Printed circuit Board)일 수 있다. 제1 배선 구조체(350)가 멀티 레이어 인쇄회로기판인 경우, 제1 배선 구조체(350)의 하면, 상면, 및 내부에는 각각 배선 레이어가 배치될 수 있다. 제1 배선 구조체(350)는 적층된 복수의 제1 베이스 절연층(360), 및 복수의 제1 배선 패턴(380)을 포함할 수 있다. 배선 레이어란, 동일 수직 레벨에서 복수의 제1 배선 패턴(380)의 일부분이 배치되는 곳을 의미한다. 제1 배선 구조체(350)의 상면, 하면, 및 복수의 제1 베이스 절연층(360) 중 서로 인접하는 2개의 제1 베이스 절연층(360) 사이 각각에는 배선 레이어가 배치될 수 있다.
복수의 제1 베이스 절연층(360) 각각은, 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 복수의 제1 베이스 절연층(360) 각각은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
복수의 제1 베이스 절연층(360)은, 코어층(362) 및 코어층(362)의 상면과 하면 상에 각각 적층되는 적어도 하나의 프리프레그(prepreg) 층을 포함할 수 있다. 예를 들면, 복수의 제1 베이스 절연층(360)은, 코어층(362), 코어층(362)의 하면 상에 적층되는 적어도 하나의 하부 프리프레그 층(364), 및 코어층(362)의 상면 상에 적층되는 적어도 하나의 상부 프리프레그 층(366)을 포함할 수 있다. 코어층(362), 하부 프리프레그 층(364) 및 상부 프리프레그 층(366) 각각은 동일한 물질로 이루어질 수 있다. 도 5에는 코어층(362)의 상면 상에 1개의 상부 프리프레그 층(366)이 적층되고, 코어층(312)의 하면 상에 1개의 하부 프리프레그 층(364)이 적층된 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 코어층(362)의 상면 상에는 2개 이상의 상부 프리프레그 층(366)이 순차적으로 적층될 수 있고, 코어층(362)의 하면 상에는 2개 이상의 하부 프리프레그 층(364)이 순차적으로 적층될 수 있다.
일부 실시 예에서, 상부 프리프레그 층(366) 및 하부 프리프레그 층(364) 각각의 두께는, 코어층(362)의 두께보다 얇을 수 있다. 예를 들면, 코어층(362)의 두께는 약 70㎛ 내지 약 1500㎛일 수 있고, 상부 프리프레그 층(366) 및 하부 프리프레그 층(364) 각각의 두께는 약 50㎛ 내지 약 200㎛일 수 있다.
복수의 제1 배선 패턴(380)은 복수의 제1 베이스 절연층(360) 각각의 상면 및 하면에 배치되는 복수의 제1 배선 라인 패턴(382), 및 복수의 제1 베이스 절연층(360) 중 적어도 하나의 제1 베이스 절연층(360)을 관통하여, 서로 다른 수직 레벨에 위치하는 배선 레이어들 각각에 배치되는 제1 배선 라인 패턴(382)들 사이를 전기적으로 연결하는 복수의 제1 배선 비아(384)를 포함할 수 있다. 동일 수직 레벨에 위치하는 제1 배선 라인 패턴(382)들은 하나의 배선 레이어를 이룰 수 있다.
복수의 제1 배선 라인 패턴(382) 각각은 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다.
복수의 제1 배선 라인 패턴(382)은 제1 배선 구조체(350)의 하면과 상면에 배치되는 복수의 제1 하면 연결 패드(380P1)와 복수의 제1 상면 연결 패드(380P2)를 포함할 수 있다. 예를 들면, 복수의 제1 하면 연결 패드(380P1)는 복수의 제1 베이스 절연층(360) 중 최상단의 제1 베이스 절연층(360)인 하부 프리프레그 층(364)의 하면 상에 배치될 수 있고, 복수의 제1 상면 연결 패드(380P2)는 복수의 제1 베이스 절연층(360) 중 최상단의 제1 베이스 절연층(360)인 상부 프리프레그 층(366)의 상면 상에 배치될 수 있다. 복수의 제1 상면 연결 패드(380P2) 중 일부 개에는 복수의 칩 연결 부재(130)가 부착될 수 있고, 다른 일부 개에는 복수의 연결 구조체(200)가 부착될 수 있다.
일부 실시 예에서, 제1 배선 구조체(300)는 상면 및 하면에 배치되는 솔더 레지스트층(390)을 포함할 수 있다. 솔더 레지스트층(390)은 제1 배선 구조체(350)의 하면에 배치되는 하면 솔더 레지스트층(392) 및 제1 배선 구조체(350)의 상면에 배치되는 상면 솔더 레지스트층(394)을 포함할 수 있다. 복수의 제1 하면 연결 패드(380P1) 각각의 적어도 일부분은 하면 솔더 레지스트층(392)에 의하여 덮이지 않고 제1 배선 구조체(350)의 하면에 노출될 수 있다. 복수의 제1 상면 연결 패드(380P2) 각각의 적어도 일부분은 상면 솔더 레지스트층(394)에 의하여 덮이지 않고 제1 배선 구조체(350)의 상면에 노출될 수 있다.
일부 실시예에서, 제1 배선 구조체(350)의 하면에 배치되는 하면 솔더 레지스트층(392)은 형성되되, 제1 배선 구조체(350)의 상면에 배치되는 상면 솔더 레지스트층(394)은 형성되지 않을 수 있다.
일부 실시예에서, 하면 솔더 레지스트층(392), 및 상면 솔더 레지스트층(394) 각각은, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 제1 베이스 절연층(360)의 상면, 및 하면 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다. 다른 일부 실시예에서, 하면 솔더 레지스트층(392), 및 상면 솔더 레지스트층(394) 각각은, 제1 베이스 절연층(360)의 상면, 및 하면 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
도 5에는, 복수의 제1 베이스 절연층(360) 중 최상단의 제1 베이스 절연층(360)의 상면 상에는 복수의 제1 상면 연결 패드(380P2)만이 배치되고, 최하단의 제1 베이스 절연층(360)의 하면 상에는 복수의 제1 하면 연결 패드(380P1)만이 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 제1 베이스 절연층(360) 중 최하단의 제1 베이스 절연층(360)의 하면 상에는 하면 솔더 레지스트층(392)에 의하여 덮이는 제1 배선 라인 패턴(382)이 배치될 수 있고, 최상단의 제1 베이스 절연층(360)의 상면 상에는 상면 솔더 레지스트층(394)에 의하여 덮이는 제1 배선 라인 패턴(382)이 배치될 수 있고,
일부 실시 예에서, 복수의 제1 상면 연결 패드(380P2)와 복수의 제1 하면 연결 패드(380P1)는 복수의 제1 베이스 절연층(360) 중 어느 하나 내에 매립될 수 있다. 예를 들어, 복수의 제1 상면 연결 패드(380P2)의 상면과 복수의 제1 베이스 절연층(360) 중 최상단의 제1 베이스 절연층(360)인 상부 프리프레그 층(366)의 상면은 동일 수직 레벨에 위치하여 동일 평면(coplanar)을 이룰 수 있고, 복수의 제1 하면 연결 패드(380P1)의 하면과 복수의 제1 베이스 절연층(360) 중 최하단의 제1 베이스 절연층(360)인 하부 프리프레그 층(364)의 하면은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다.
복수의 제1 하면 연결 패드(380P1)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 예를 들면, 복수의 외부 연결 단자(500)는 복수의 제1 하면 연결 패드(380P1)의 하면에 부착될 수 있다.
복수의 제1 배선 라인 패턴(382) 중 복수의 제1 상면 연결 패드(380P2)와 복수의 제1 하면 연결 패드(380P1) 상에는 다른 제1 배선 라인 패턴(382)들과 달리 금속층이 더 형성될 수 있다. 예를 들면, 상기 금속층은, 복수의 제1 상면 연결 패드(380P2)의 상면 상 및 복수의 제1 하면 연결 패드(380P1)의 하면 상에 배치될 수 있다. 상기 금속층은 복수의 제1 상면 연결 패드(380P2)와 복수의 제1 하면 연결 패드(380P1) 각각의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
복수의 제1 배선 비아(384) 각각은 서로 다른 레이어에 배치되는 2개의 제1 배선 라인 패턴(382) 사이를 전기적으로 연결할 수 있다. 복수의 제1 배선 비아(384) 각각은 적어도 하나의 제1 베이스 절연층(360)을 관통할 수 있다. 예를 들면, 복수의 제1 배선 비아(384)는 복수의 제1 상면 연결 패드(380P2)와 복수의 제1 하면 연결 패드(380P1) 사이를 전기적으로 연결할 수 있다. 예를 들면, 복수의 제1 상면 연결 패드(380P2)와 복수의 제1 하면 연결 패드(380P1)는, 복수의 제1 베이스 절연층(360) 중 서로 인접하는 2개의 제1 베이스 절연층(360) 사이에 배치되는 적어도 하나의 제1 배선 라인 패턴(382), 및 적어도 2개의 제1 배선 비아(384)를 통하여 전기적으로 연결될 수 있다. 복수의 제1 배선 비아(384)는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
제1 배선 구조체(350) 상에는 적어도 하나의 반도체 칩(100)이 부착될 수 있다. 일부 실시 예에서, 반도체 칩(100)은 복수의 칩 패드(120)가 제1 배선 구조체(350)를 향하는 페이스 다운 배치를 가지며, 제1 배선 구조체(350)의 상면에 부착될 수 있다. 반도체 칩(100)의 복수의 칩 패드(120)와 제1 배선 구조체(350)의 복수의 제1 상면 연결 패드(380P2) 중 일부개 사이에는 복수의 칩 연결 부재(130)가 개재될 수 있다.
봉지재(250)는 제1 배선 구조체(350)의 상면 상에서 반도체 칩(100)을 감쌀 수 있다. 봉지재(250)는 제1 배선 구조체(350)와 제2 배선 구조체(400) 사이의 공간을 채울 수 있다. 일부 실시 예에서, 반도체 칩(100)과 제1 배선 구조체(350) 사이에는 복수의 칩 연결 부재(130)를 감싸는 언더필층(150)이 개재될 수 있다.
복수의 연결 구조체(200)는 봉지재(250)를 관통하여 제1 배선 구조체(350)와 제2 배선 구조체(400) 사이를 전기적으로 연결할 수 있다. 복수의 연결 구조체(200)는 복수의 제1 상면 연결 패드(380P2)와 복수의 제2 하면 연결 패드(430P1) 사이에 개재될 수 있다. 봉지재(250)는 복수의 연결 구조체(200)를 감쌀 수 있다.
결합 강화층(230)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350) 상을 덮을 수 있다. 결합 강화층(230)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350) 상을 컨포멀하게 덮을 수 있다. 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350)는, 결합 강화층(230)을 사이에 가지며 봉지재(250)와 이격될 수 있다. 즉, 결합 강화층(230)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350)와 봉지재(250) 사이에 개재되어, 이들 사이를 따라서 연장될 수 있다.
결합 강화층(230)은 제1 배선 구조체(350)의 상면을 덮을 수 있다. 예를 들면, 결합 강화층(230)은 제1 배선 구조체(350)의 상면과 봉지재(250) 사이에 개재되어, 봉지재(250)는 결합 강화층(230)과 접하되, 제1 배선 구조체(350)와 접하지 않을 수 있다. 제1 배선 구조체(350)와 봉지재(250)는 결합 강화층(230)을 사이에 가지며 서로 이격될 수 있다. 서로 반대되는 결합 강화층(230)의 양면 중 한면은 제1 배선 구조체(350)의 상면과 직접 접할 수 있고, 다른 한면은 봉지재(250)와 직접 접할 수 있다. 예를 들면, 결합 강화층(230)은 복수의 제1 상면 연결 패드(380P2)의 상면의 일부분, 및 상면 솔더 레지스트층(394)의 상면과 접할 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 6a 내지 도 6e는 도 5에 보인 반도체 패키지(2)의 제조 방법을 나타내는 단면도들로, 도 6과 중복되는 내용을 생략될 수 있다.
도 6a를 참조하면, 제1 배선 구조체(350)를 준비한 후, 복수의 제1 상면 연결 패드(380P2) 중 일부 개 상에 복수의 연결 구조체(200)를 형성한다. 일부 실시 예에서, 제1 배선 구조체(350) 상에, 복수의 제1 상면 연결 패드(380P2) 중 일부 개 각각의 일부분을 노출시키는 마스크 패턴을 형성한 후, 노출되는 복수의 제1 상면 연결 패드(380P2) 각각의 일부분 상에 도금 공정을 수행하여, 복수의 연결 구조체(200)를 형성할 수 있다. 복수의 연결 구조체(200)를 형성한 후, 상기 마스크 패턴은 제거될 수 있다.
이후, 제1 배선 구조체(350) 상에 복수의 칩 패드(120)를 포함하는 적어도 하나의 반도체 칩(100)을 부착한다. 반도체 칩(100)은, 복수의 칩 패드(120)와 제1 배선 구조체(350)의 복수의 제1 상면 연결 패드(380P2) 중 다른 일부 개 사이에 복수의 칩 연결 부재(130)가 개재되도록, 제1 배선 구조체(350) 상에 부착될 수 있다. 일부 실시 예에서, 적어도 하나의 반도체 칩(100)의 복수의 칩 패드(120) 상에, UBM층(132) 및 UBM층(132) 상을 덮는 도전성 캡(134)을 각각 포함하는 복수의 칩 연결 부재(130)를 형성한 후, 복수의 칩 연결 부재(130)가 형성된 적어도 하나의 반도체 칩(100)을 제1 배선 구조체(350) 상에 부착할 수 있다. 언더필층(150)은, 적어도 하나의 반도체 칩(100)과 제1 배선 구조체(350) 사이의 공간을 채우도록 형성될 수 있다.
도 6b를 참조하면, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350) 상에 예비 결합 강화층(230P)을 형성한다. 예비 결합 강화층(230P)은 제1 배선 구조체(350)의 상면, 복수의 연결 구조체(200) 각각의 상면 및 측면, 적어도 하나의 반도체 칩(100)의 상면, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분, 및 언더필층(150)의 측면을 덮도록 형성될 수 있다.
도 6c를 참조하면, 예비 결합 강화층(230P)을 덮는 예비 봉지재(250P)를 형성한다. 복수의 연결 구조체(200) 각각의 상면을 덮는 예비 결합 강화층(230P)의 부분을 모두 덮도록, 예비 봉지재(250P)는 예비 결합 강화층(230P)의 최상단보다 높은 수직 레벨에 위치하는 상면을 가지도록 형성될 수 있다.
도 6c 및 도 6d를 함께 참조하면, 복수의 연결 구조체(200)가 노출되도록, 예비 봉지재(250P)의 일부분 및 예비 결합 강화층(230P)의 일부분을 제거하여, 봉지재(250) 및 결합 강화층(230)을 형성한다.
결합 강화층(230)은 제1 배선 구조체(350)의 상면, 복수의 연결 구조체(200) 각각의 측면, 적어도 하나의 반도체 칩(100)의 상면, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분, 및 언더필층(150)의 측면을 덮도록 형성될 수 있다. 결합 강화층(230)은 복수의 연결 구조체(200)의 상면을 덮지 않을 수 있다.
도 6e를 참조하면, 결합 강화층(230) 및 봉지재(250) 상에 제2 재배선 절연층(410), 그리고 복수의 제2 재배선 라인 패턴(432)과 복수의 제2 재배선 비아(434)로 이루어지는 복수의 제2 재배선 패턴(430)을 포함하는 제2 배선 구조체(400)를 형성한다.
이후, 도 5에 보인 것과 같이 복수의 제1 하면 연결 패드(330P1)에 복수의 외부 연결 단자(500)를 부착하여, 반도체 패키지(2)를 형성할 수 있다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 반도체 패키지(2a)는 제1 배선 구조체(350), 제1 배선 구조체(350) 상의 제2 배선 구조체(400), 및 제1 배선 구조체(350)와 제2 배선 구조체(400) 사이에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 도 7에 보인 반도체 패키지(2a)는, 도 3에 보인 반도체 패키지(1a)가 포함하는 제1 배선 구조체(300) 대신에 제1 배선 구조체(350)를 포함하는 점을 제외하고는, 도 3에 보인 반도체 패키지(2a)와 대체로 동일한 바, 도 3 및 도 6과 중복되는 내용은 생략될 수 있다.
봉지재(250a)는 제1 배선 구조체(350)의 상면 상에서 반도체 칩(100)을 감쌀 수 있다. 봉지재(250a)는 제1 배선 구조체(350)와 제2 배선 구조체(400) 사이의 공간을 채울 수 있다. 봉지재(250a)는 반도체 칩(100)의 하면과 제1 배선 구조체(350)의 상면 사이를 채우며, 복수의 칩 연결 부재(130)를 감싸도록 MUF구조를 가질 수 있다.
결합 강화층(230a)은 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350) 상을 덮을 수 있다.
복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350)는, 결합 강화층(230a)을 사이에 가지며 봉지재(250a)와 이격될 수 있다. 즉, 결합 강화층(230a)은, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350)와 봉지재(250a) 사이에 개재되어, 이들 사이를 따라서 연장될 수 있다.
결합 강화층(230a)은 복수의 연결 구조체(200) 각각의 측면을 덮을 수 있다. 결합 강화층(230a)은 복수의 연결 구조체(200) 각각의 상면을 덮지 않을 수 있다. 결합 강화층(230a)은 복수의 연결 구조체(200) 각각의 하면을 덮지 않을 수 있다.
결합 강화층(230a)은 적어도 하나의 반도체 칩(100)을 감쌀 수 있다. 예를 들면, 결합 강화층(230a)은 적어도 하나의 반도체 칩(100)의 상면, 측면, 및 하면을 덮을 수 있다. 결합 강화층(230a)은 복수의 칩 연결 부재(130)를 감쌀 수 있다. 결합 강화층(230a)은, 반도체 기판(110)으로부터 수직 방향으로 돌출되는 복수의 칩 패드(120)의 측면의 부분, 및 복수의 칩 연결 부재(130)와 접하지 않는 복수의 칩 패드(120)의 하면의 부분을 덮을 수 있다. 복수의 칩 연결 부재(130) 및 봉지재(250a)는 결합 강화층(230a)을 사이에 가지며 서로 이격될 수 있다.
결합 강화층(230a)은 제1 배선 구조체(350)의 상면을 덮을 수 있다. 예를 들면, 결합 강화층(230a)은 복수의 제1 상면 연결 패드(380P2)의 상면의 일부분, 및 상면 솔더 레지스트층(394)의 상면과 접할 수 있다.
도 8a 내지 도 8e는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 확대 단면도들이다. 도 8a 내지 도 8e는 도 7에 보인 반도체 패키지(2a)의 제조 방법을 나타내는 단면도들로, 도 6a 내지 도 6e, 및 도 5와 중복되는 내용은 생략될 수 있다.
도 8a를 참조하면, 제1 배선 구조체(350) 상에 복수의 연결 구조체(200)를 형성한 후, 복수의 칩 패드(120)를 포함하는 적어도 하나의 반도체 칩(100)을 부착한다.
도 8b를 참조하면, 복수의 연결 구조체(200) 및 적어도 하나의 반도체 칩(100)이 부착된 제1 배선 구조체(350) 상에 예비 결합 강화층(230aP)을 형성한다. 예비 결합 강화층(230aP)은 제1 배선 구조체(350)의 상면, 복수의 연결 구조체(200) 각각의 상면 및 측면, 적어도 하나의 반도체 칩(100)의 상면, 측면, 및 하면, 그리고 복수의 칩 패드(120)를 덮도록 형성될 수 있다.
도 8c를 참조하면, 예비 결합 강화층(230aP)을 덮는 예비 봉지재(250aP)를 형성한다. 복수의 연결 구조체(200) 각각의 상면을 덮는 예비 결합 강화층(230aP)의 부분을 모두 덮도록, 예비 봉지재(250aP)는 예비 결합 강화층(230aP)의 최상단보다 높은 수직 레벨에 위치하는 상면을 가지도록 형성될 수 있다.
도 8c 및 도 8d를 함께 참조하면, 복수의 연결 구조체(200)가 노출되도록, 예비 봉지재(250aP)의 일부분 및 예비 결합 강화층(230aP)의 일부분을 제거하여, 봉지재(250a) 및 결합 강화층(230a)을 형성한다.
결합 강화층(230a)은 제1 배선 구조체(300)의 상면, 복수의 연결 구조체(200) 각각의 측면, 적어도 하나의 반도체 칩(100)의 상면, 적어도 하나의 반도체 칩(100)의 측면의 적어도 일부분, 및 언더필층(150)의 측면을 덮도록 형성될 수 있다. 결합 강화층(230a)은 복수의 연결 구조체(200)의 상면을 덮지 않을 수 있다.
도 8e를 참조하면, 결합 강화층(230a) 및 봉지재(250a) 상에 제2 재배선 절연층(410), 그리고 복수의 제2 재배선 라인 패턴(432)과 복수의 제2 재배선 비아(434)로 이루어지는 복수의 제2 재배선 패턴(430)을 포함하는 제2 배선 구조체(400)를 형성한다.
이후, 도 7에 보인 것과 같이 복수의 제1 하면 연결 패드(380P1)에 복수의 외부 연결 단자(500)를 부착하여, 반도체 패키지(2a)를 형성할 수 있다.
도 9 내지 도 12는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 9를 참조하면, 반도체 패키지(1000)는 하부 패키지(1) 및 하부 패키지(1) 상에 부착되는 상부 패키지(900)를 포함할 수 있다. 반도체 패키지(1000)는 패키지 온 패키지(PoP, Package-on-Package)일 수 있다. 하부 패키지(1)는 도 1에 보인 반도체 패키지(1)일 수 있다.
도 10을 참조하면, 반도체 패키지(1000a)는 하부 패키지(1a) 및 하부 패키지(1a) 상에 부착되는 상부 패키지(900)를 포함할 수 있다. 반도체 패키지(1000a)는 패키지 온 패키지일 수 있다. 하부 패키지(1a)는 도 3에 보인 반도체 패키지(1a)일 수 있다.
도 11을 참조하면, 반도체 패키지(2000)는 하부 패키지(2) 및 하부 패키지(2) 상에 부착되는 상부 패키지(900)를 포함할 수 있다. 반도체 패키지(2000)는 패키지 온 패키지일 수 있다. 하부 패키지(2)는 도 5에 보인 반도체 패키지(2)일 수 있다.
도 12를 참조하면, 반도체 패키지(2000a)는 하부 패키지(2a) 및 하부 패키지(2a) 상에 부착되는 상부 패키지(900)를 포함할 수 있다. 반도체 패키지(2000a)는 패키지 온 패키지일 수 있다. 하부 패키지(2a)는 도 7에 보인 반도체 패키지(2a)일 수 있다.
도 9 내지 도 12를 함께 참조하면, 상부 패키지(900)는 상부 반도체 소자(912)를 가지는 상부 반도체 칩, 및 복수의 상부 연결 패드(930)를 가질 수 있다. 상부 패키지(900)는 복수의 상부 연결 패드(930)와 복수의 제2 상면 연결 패드(430P2) 사이에 개재되는 복수의 패키지 연결 단자(950)에 의하여 하부 패키지(1, 1a, 2, 2a)와 전기적으로 연결될 수 있다. 상부 패키지(900)는 복수의 상부 연결 패드(930)가 하부 패키지(1, 1a, 2, 2a)를 향하도록, 하부 패키지(1, 1a, 2, 2a) 상에 부착될 수 있다. 예를 들면, 상부 패키지(900)는 복수의 상부 연결 패드(930)에 부착되는 복수의 패키지 연결 단자(950), 복수의 제2 재배선 패턴(430), 및 복수의 연결 구조체(200)를 통하여 제1 배선 구조체(300)의 복수의 제1 재배선 패턴(330) 또는 제1 배선 구조체(350)의 복수의 제1 배선 패턴(380)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 상부 반도체 소자(912)는 메모리 소자일 수 있고, 상기 상부 반도체 칩은 메모리 반도체 칩일 수 있다. 예를 들면, 상기 메모리 소자는, 플래시 메모리, PRAM, MRAM, FeRAM, 또는 RRAM과 같은 비휘발성 메모리 소자일 수 있다. 상기 플래시 메모리는, 일부 실시 예에서, 상기 메모리 소자는 DRAM 또는 SRAM과 같은 휘발성 메모리 소자일 수 있다.
상부 패키지(900)는 하나 또는 복수의 상기 상부 반도체 칩을 포함할 수 있다. 상기 상부 반도체 칩은 상부 패키지(900) 내에 플립 칩 방식으로 실장될 수도 있고, 본딩 와이어를 통하여 전기적으로 연결되며 DAF(Die Attach Film)을 사용하여 실장될 수도 있다. 상부 패키지(900)는 수평 방향으로 서로 이격되는 복수개의 상기 상부 반도체 칩을 포함할 수도 있고, 수직 방향으로 적층되는 복수개의 상기 상부 반도체 칩을 포함할 수도 있다. 또는 상부 패키지(900)는 관통 전극을 통하여 전기적으로 연결되며 수직 방향으로 적층되는 복수개의 상부 반도체 칩을 포함할 수도 있다. 또는 상부 패키지(900)가 하나의 반도체 칩일 수도 있다.
즉 상부 패키지(900)는 상부 반도체 소자(912)를 가지는 적어도 하나의 상기 상부 반도체 칩을 포함하고 하부 패키지(1, 1a, 2, 2a)와 전기적으로 연결되기 위하여 하측에 복수의 상부 연결 패드(930)를 포함하는 모든 형태의 반도체 패키지가 해당될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 2, 2a, 1000, 1000a, 2000, 200a : 반도체 패키지, 100 : 반도체 칩, 200 : 연결 구조체, 230, 230a : 결합 강화층, 250, 250a : 봉지재, 300, 350 : 제1 배선 구조체, 400 : 제2 배선 구조체, 500 : 외부 연결 단자, 1, 1a, 2, 2a : 하부 패키지, 900 : 상부 패키지

Claims (20)

  1. 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 배선 패턴, 그리고 상기 복수의 제1 배선 패턴을 포위하는 제1 베이스 절연층을 포함하는 제1 배선 구조체;
    복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 배선 패턴, 그리고 상기 복수의 제2 배선 패턴을 포위하는 제2 베이스 절연층을 포함하는 제2 배선 구조체;
    상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되는 반도체 칩;
    상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우며 상기 반도체 칩을 감싸는 봉지재;
    상기 봉지재를 관통하여 상기 복수의 제1 상면 연결 패드 중 일부개와 상기 복수의 제2 하면 연결 패드 사이를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체; 및
    상기 복수의 연결 구조체 각각의 측면, 및 상기 반도체 칩의 적어도 일부분을 덮는 결합 강화층;을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 봉지재는, 상기 반도체 칩, 및 상기 복수의 연결 구조체 각각과 이격되는 것을 특징으로 하는 반도체 패키지
  3. 제1 항에 있어서,
    상기 결합 강화층은, 상기 제1 배선 구조체와 상기 봉지재 사이, 상기 반도체 칩과 상기 봉지재 사이, 및 상기 복수의 연결 구조체와 상기 봉지재 사이를 따라서 연장되는 것을 특징으로 하는 반도체 패키지
  4. 제1 항에 있어서,
    상기 봉지재는, 상기 결합 강화층을 사이에 가지며 상기 제1 베이스 절연층과 이격되되, 상기 제2 베이스 절연층과 접하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 반도체 칩은, 복수의 칩 패드를 포함하고,
    상기 복수의 칩 패드와 상기 복수의 제1 상면 연결 패드 중 다른 일부개 사이에 개재되어 이들을 연결하는 복수의 칩 연결 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 반도체 칩과 상기 제1 배선 구조체 사이에 개재되어 상기 복수의 칩 연결 부재를 감싸는 언더필층을 더 포함하며,
    상기 결합 강화층은, 상기 복수의 연결 구조체의 측면, 상기 제1 배선 구조체의 상면, 상기 언더필층의 측면, 상기 반도체 칩의 측면, 및 상기 반도체 칩의 상면을 따라서 연장되는 것을 특징으로 하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 결합 강화층은, 상기 반도체 칩의 상면, 측면, 및 하면을 덮으며, 상기 복수의 칩 연결 부재를 감싸고,
    상기 봉지재는 상기 반도체 칩과 상기 제1 배선 구조체 사이를 채우는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 결합 강화층 중, 상기 복수의 연결 구조체의 측면, 및 상기 반도체 칩의 상면과 측면을 덮는 부분은 제1 두께를 가지고,
    상기 결합 강화층 중, 상기 반도체 칩의 하면을 덮는 부분 및 상기 복수의 칩 연결 부재를 감싸는 부분 중 적어도 일부분은, 상기 제1 두께보다 얇은 제2 두께를 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 배선 구조체 및 상기 제2 배선 구조체 각각은 재배선 공정에 의하여 형성된 재배선 구조체인 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 배선 구조체는 인쇄회로기판이고,
    상기 제2 배선 구조체는 재배선 공정에 의하여 형성된 재배선 구조체인 것을 특징으로 하는 반도체 패키지.
  11. 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 배선 구조체;
    복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 배선 구조체;
    상기 제1 배선 구조체와 상기 제2 배선 구조체 사이에 개재되며 복수의 칩 패드를 포함하는 반도체 칩;
    상기 복수의 제1 상면 연결 패드 중 일부개와 상기 복수의 제2 하면 연결 패드를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체;
    상기 복수의 연결 구조체 각각의 측면, 및 상기 반도체 칩의 적어도 일부분을 덮는 결합 강화층;
    상기 복수의 제1 상면 연결 패드 중 다른 일부개와 상기 복수의 칩 패드 사이를 연결하는 복수의 칩 연결 부재; 및
    상기 복수의 연결 구조체 및 상기 반도체 칩을 감싸며 상기 제1 배선 구조체와 상기 제2 배선 구조체 사이를 채우고, 상기 결합 강화층을 사이에 가지며 상기 반도체 칩, 및 상기 복수의 연결 구조체 각각과 이격되는 봉지재;를 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 결합 강화층은, 상기 제1 배선 구조체의 상면, 상기 복수의 연결 구조체의 상면, 및 상기 반도체 칩의 측면의 적어도 일부분 및 상면을 따라서 연장되며 이들을 컨포멀하게 덮는 것을 특징으로 하는 반도체 패키지.
  13. 제11 항에 있어서,
    상기 반도체 칩과 상기 제1 배선 구조체 사이에 개재되어 상기 복수의 칩 연결 부재를 감싸는 언더필층을 더 포함하며,
    상기 결합 강화층은, 상기 복수의 연결 구조체의 측면, 상기 제1 배선 구조체의 상면, 상기 언더필층의 측면, 상기 반도체 칩의 측면의 적어도 일부분, 및 상기 반도체 칩의 상면을 따라서 연장되며 이들을 컨포멀하게 덮는 것을 특징으로 하는 반도체 패키지.
  14. 제11 항에 있어서,
    상기 결합 강화층은, 상기 복수의 연결 구조체의 측면, 상기 제1 배선 구조체의 상면, 상기 복수의 칩 연결 부재의 측면, 그리고 상기 반도체 칩의 하면, 측면, 및 상면을 따라서 연장되는 것을 특징으로 하는 반도체 패키지.
  15. 제11 항에 있어서,
    상기 복수의 제1 상면 연결 패드는 상기 제1 재배선 절연층의 상면으로부터 돌출되고, 상기 복수의 제2 하면 연결 패드의 하면과 상기 제2 재배선 절연층의 하면은 공면을 이루는 것을 특징으로 하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 결합 강화층은, 상기 제1 재배선 절연층의 상면, 상기 제1 재배선 절연층의 상면으로부터 돌출되는 상기 복수의 제1 상면 연결 패드의 측면의 부분, 상기 복수의 연결 구조체와 접하지 않는 상기 복수의 제1 상면 연결 패드의 상면의 부분, 및 상기 복수의 연결 구조체의 측면을 따라서 연장되는 것을 특징으로 하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 봉지재는, 상기 결합 강화층을 사이에 가지며 상기 제1 재배선 절연층의 상면과 이격되되, 상기 제2 재배선 절연층의 하면과 접하는 것을 특징으로 하는 반도체 패키지.
  18. 복수의 제1 하면 연결 패드 및 복수의 제1 상면 연결 패드를 가지는 복수의 제1 재배선 패턴, 그리고 상기 복수의 제1 재배선 패턴을 포위하는 제1 재배선 절연층을 포함하는 제1 재배선 구조체;
    상기 제1 재배선 구조체 상에 부착되며 복수의 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩 및 상기 제1 재배선 구조체 상에 배치되며, 복수의 제2 하면 연결 패드 및 복수의 제2 상면 연결 패드를 가지는 복수의 제2 재배선 패턴, 그리고 상기 복수의 제2 재배선 패턴을 포위하는 제2 재배선 절연층을 포함하는 제2 재배선 구조체;
    상기 복수의 제1 상면 연결 패드 중 일부개와 상기 복수의 제2 하면 연결 패드를 연결하며 상기 반도체 칩의 주위에 배치되는 복수의 연결 구조체;
    상기 복수의 제1 상면 연결 패드 중 다른 일부개와 상기 복수의 칩 패드 사이를 연결하며, 상기 복수의 칩 패드 상에 각각 배치되는 UBM층 및 상기 UBM층 상을 덮는 도전성 캡을 각각 포함하는 복수의 칩 연결 부재;
    상기 반도체 칩과 상기 제1 재배선 구조체 사이에 개재되어 상기 복수의 칩 연결 부재를 감싸는 언더필층;
    상기 제1 재배선 구조체의 상면, 복수의 연결 구조체 각각의 측면, 상기 언더필층의 측면, 상기 반도체 칩의 측면의 적어도 일부분, 및 상기 반도체 칩의 상면을 따라서 연장되며 이들을 덮고, 절연 물질로 이루어지는 결합 강화층; 및
    상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이를 채우며 상기 복수의 연결 구조체 및 상기 반도체 칩을 감싸고, 상기 결합 강화층을 사이에 가지며 상기 제1 재배선 구조체, 상기 반도체 칩, 및 상기 복수의 연결 구조체 각각과 이격되는 봉지재;를 포함하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 결합 강화층은, SiON(silicon oxynitride)을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 결합 강화층의 두께는 100㎚ 내지 3㎛인 것을 특징으로 하는 반도체 패키지.
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