CN117855152A - 具有接合加强层的半导体封装 - Google Patents

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Abstract

提供一种半导体封装，该半导体封装包括：第一布线结构，包括：多个第一布线图案，分别包括多个第一下表面连接焊盘和多个第一上表面连接焊盘；第二布线结构，包括：多个第二布线图案，分别包括多个第二下表面连接焊盘和多个第二上表面连接焊盘；半导体芯片，布置在第一布线结构与第二布线结构之间；多个连接结构，将多个第一上表面连接焊盘中的一些第一上表面连接焊盘连接到多个第二下表面连接焊盘，并且与半导体芯片相邻布置；以及接合加强层，在半导体芯片的至少一部分和多个连接结构中的每一个连接结构的侧表面上。

Description

具有接合加强层的半导体封装
相关申请的交叉引用
本申请要求于2022年10月4日在韩国知识产权局提交的韩国专利申请No.10-2022-0126584的优先权，其公开内容通过引用整体并入本文中。
技术领域
本公开的实施例涉及一种半导体封装，并且更具体地涉及一种扇出型半导体封装。
背景技术
响应于电子工业的快速发展和用户的需求，电子器件进一步小型化和多功能化并且具有大容量，因此，需要高度集成的半导体芯片。
因此，针对具有增加数量的用于输入/输出(I/O)的连接端子的高度集成半导体芯片，已经设计了半导体封装连接可靠性。例如，已经开发了一种增加连接端子之间的间隙以防止连接端子之间的干扰的扇出型半导体封装。
发明内容
一个或多个实施例提供了一种具有改进的可靠性的半导体封装。
一种半导体封装，包括：第一布线结构，包括：多个第一布线图案，分别包括多个第一下表面连接焊盘和多个第一上表面连接焊盘；以及第一基底绝缘层，围绕多个第一布线图案；第二布线结构，包括：多个第二布线图案，分别包括多个第二下表面连接焊盘和多个第二上表面连接焊盘；以及第二基底绝缘层，围绕多个第二布线图案；在第一布线结构与第二布线结构之间的半导体芯片；封装元件，填充第一布线结构与第二布线结构之间的空间并围绕半导体芯片；多个连接结构，穿透封装元件并将多个第一上表面连接焊盘中的一些第一上表面连接焊盘连接到多个第二下表面连接焊盘，多个连接结构与半导体芯片相邻；以及接合加强层，在半导体芯片的侧表面的至少一部分和多个连接结构中的每一个连接结构的侧表面上。
一种半导体封装，包括：第一布线结构，包括：多个第一重布线图案，分别包括多个第一下表面连接焊盘和多个第一上表面连接焊盘；以及第一重布线绝缘层，围绕多个第一重布线图案；第二布线结构，包括：多个第二重布线图案，分别包括多个第二下表面连接焊盘和多个第二上表面连接焊盘；以及第二重布线绝缘层，围绕多个第二重布线图案；在第一布线结构与第二布线结构之间的半导体芯片，该半导体芯片包括多个芯片焊盘；多个连接结构，分别将多个第一上表面连接焊盘连接到多个第二下表面连接焊盘，多个连接结构与半导体芯片相邻；接合加强层，在半导体芯片的至少一部分和多个连接结构中的每一个连接结构的侧表面上；多个芯片连接元件，在多个第一上表面连接焊盘中的一些第一上表面连接焊盘与多个芯片焊盘之间；以及封装元件，围绕多个连接结构和半导体芯片，填充第一布线结构与第二布线结构之间的空间，并且与半导体芯片和多个连接结构中的每一个连接结构间隔开，接合加强层在封装元件与多个连接结构中的每一个连接结构之间。
一种半导体封装，包括：第一重布线结构，包括：多个第一重布线图案，分别包括多个第一下表面连接焊盘和多个第一上表面连接焊盘；以及第一重布线绝缘层，围绕多个第一重布线图案；在第一重布线结构上的半导体芯片，包括多个芯片焊盘；第二重布线结构，包括：在半导体芯片和第一重布线结构上的多个第二重布线图案，该多个第二重布线图案分别包括多个第二下表面连接焊盘和多个第二上表面连接焊盘；以及第二重布线绝缘层，围绕多个第二重布线图案；多个连接结构，分别将多个第一上表面连接焊盘中的一些第一上表面连接焊盘连接到多个第二下表面连接焊盘，多个连接结构与半导体芯片相邻；以及在多个第一上表面连接焊盘中的一些第一上表面连接焊盘与多个芯片焊盘之间的多个芯片连接元件，多个芯片连接元件分别包括多个芯片焊盘中的每一个芯片焊盘上的下凸块金属(UBM)层和导电帽，导电帽覆盖UBM层；在半导体芯片与第一重布线结构之间的底填充层，该底填充层围绕多个芯片连接元件；接合加强层，在第一重布线结构的上表面、多个连接结构中的每一个连接结构的侧表面、底填充层的侧表面、半导体芯片的侧表面的至少一部分、以及半导体芯片的上表面上，接合加强层包括绝缘材料；以及封装元件，填充第一重布线结构与第二重布线结构之间的空间，覆盖多个连接结构和半导体芯片，并且与第一重布线结构、半导体芯片、以及多个连接结构中的每一个连接结构间隔开，接合加强层在封装元件与第一重布线结构、半导体芯片、以及多个连接结构中的每一个连接结构之间。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解实施例，在附图中：
图1是根据实施例的半导体封装的截面图；
图2A、图2B、图2C、图2D、图2E、图2F和图2G是示出了根据实施例的制造半导体封装的方法的截面图；
图3是根据实施例的半导体封装的截面图；
图4A、图4B、图4C、图4D和图4E是示出了根据实施例的制造半导体封装的方法的截面图；
图5是根据实施例的半导体封装的截面图；
图6A、图6B、图6C、图6D和图6E是示出了根据实施例的制造半导体封装的方法的截面图；
图7是根据实施例的半导体封装的截面图；
图8A、图8B、图8C、图8D和图8E是示出了根据实施例的制造半导体封装的方法的放大截面图；以及
图9、图10、图11和图12是根据实施例的半导体封装的截面图。
具体实施方式
本文描述的实施例是示例实施例，因此，本公开不限于此。
将理解的是，当一元件或层被称为在另一元件或层“上面”、“之上”、“上”、“下面”、“之下”、“下方”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上面、之上、上、下面、之下、下方，直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上面”、“之上”、“上”、“下面”、“之下”、“下方”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。
图1是根据实施例的半导体封装1的截面图。
参照图1，半导体封装1可以包括第一布线结构300、第一布线结构300上的第二布线结构400、以及布置在第一布线结构300与第二布线结构400之间的至少一个半导体芯片100。在一些实施例中，半导体封装1可以包括层叠封装(PoP)的下封装。半导体封装1可以包括扇出型半导体封装，在扇出型半导体封装中，第一布线结构300的水平宽度和水平面积分别大于至少一个半导体芯片100的水平宽度和水平面积。在一些实施例中，半导体封装1可以具有扇出型晶片级封装(FOWLP)或扇出型面板级封装(FOPLP)。
在一些实施例中，第一布线结构300和第二布线结构400中的至少一个可以通过使用重布线工艺形成。第一布线结构300和第二布线结构400可以分别称为第一重布线结构和第二重布线结构，或者可以分别称为下重布线结构和上重布线结构。
第一布线结构300可以包括第一重布线绝缘层310和多个第一重布线图案330。第一重布线绝缘层310可以围绕多个第一重布线图案330。在一些实施例中，第一布线结构300可以包括彼此堆叠的多个重布线绝缘层310。可以通过使用例如光成像电介质(PID)或光敏聚酰亚胺(PSPI)来形成第一重布线绝缘层310。例如，第一布线结构300可以具有约30μm至约50μm的厚度。
多个第一重布线图案330可以包括多个第一重布线线图案(line pattern)332和多个第一重布线过孔334。多个第一重布线图案330可以包括金属，例如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)或其合金，但不限于此。在一些实施例中，可以通过在包括Cu、Ti、氮化钛或钛钨的种子层上堆叠金属或金属合金来形成多个第一重布线图案330。
多个第一重布线线图案332可以布置在第一重布线绝缘层310的上表面和下表面中的至少一个上。例如，当第一布线结构300包括彼此堆叠的多个第一重布线绝缘层310时，多个第一重布线线图案332可以布置在最上端处的第一重布线绝缘层310的上表面上、最下端处的第一重布线绝缘层310的下表面上、以及多个第一重布线绝缘层310中的两个相邻的第一重布线绝缘层310之间的至少一部分上。
多个第一重布线过孔334可以穿透至少一个第一重布线绝缘层310，并且可以分别接触并连接到多个第一重布线线图案332中的一些第一重布线线图案。在一些实施例中，多个第一重布线过孔334可以具有从其底部到顶部水平地加宽和延伸的锥形。例如，多个第一重布线过孔334可以具有朝向至少一个半导体芯片100增加的水平宽度。
在一些实施例中，多个第一重布线线图案332中的至少一些可以与多个第一重布线过孔334中的一些一体地形成。例如，第一重布线线图案332和与第一重布线线图案332的下表面接触的第一重布线过孔334可以一体地形成。例如，多个第一重布线过孔334中的每一个可以具有远离第一重布线线图案332的减小的水平宽度，每一个第一重布线过孔334和第一重布线线图案332被集成为一体。
在多个第一重布线图案330中，与第一布线结构300的下表面相邻布置的一些第一重布线图案330可以称为多个第一下表面连接焊盘330P1，并且与第一布线结构300的上表面相邻布置的一些第一重布线图案330可以称为多个第一上表面连接焊盘330P2。例如，多个第一下表面连接焊盘330P1可以是多个第一重布线线图案332中的与第一布线结构300的下表面相邻的一些第一重布线线图案，并且多个第一上表面连接焊盘330P2可以是多个第一重布线线图案332中的与第一布线结构300的上表面相邻的一些第一重布线线图案。
多个外部连接端子500可以分别附接到多个第一下表面连接焊盘330P1。多个外部连接端子500可以在外部电连接半导体封装1。在一些实施例中，多个外部连接端子500中的每一个可以包括凸块、焊球等。例如，外部连接端子500可以具有约100μm至约180μm的高度。多个芯片连接元件130可以附接到多个第一上表面连接焊盘330P2中的一些第一上表面连接焊盘，并且多个连接结构200可以附接到多个第一上表面连接焊盘330P2中的其他第一上表面连接焊盘。
多个第一上表面连接焊盘330P2可以布置在第一重布线绝缘层310的上表面上。例如，当第一布线结构300包括彼此堆叠的多个第一重布线绝缘层310时，多个第一上表面连接焊盘330P2可以布置在最上端处的第一重布线绝缘层310的上表面上。
至少一个半导体芯片100可以附接在第一布线结构300上。半导体芯片100可以包括具有彼此相对的有源表面和无源表面的半导体衬底110、形成在半导体衬底110的有源表面上的半导体器件112、以及布置在半导体芯片100的第一表面上的多个芯片焊盘120。例如，半导体芯片100可以具有约70μm至约200μm的厚度。在本公开中，半导体芯片100的第一表面和半导体芯片100的第二表面可以彼此相对，并且半导体芯片100的第二表面可以是半导体衬底110的无源表面。因为半导体衬底110的有源表面靠近半导体芯片100的第一表面，所以省略将半导体衬底110的有源表面与半导体芯片100的第一表面分离的图示。
在一些实施例中，半导体芯片100可以具有面朝下的布置，其中半导体芯片100的第一表面面向第一布线结构300，并且可以附接到第一布线结构300的上表面。在这种情况下，半导体芯片100的第一表面可以被称为半导体芯片100的下表面，并且半导体芯片100的第二表面可以被称为半导体芯片100的上表面。在本发明中，除非另有说明，否则上表面指的是图中面向上侧的表面，并且下表面指的是图中面向下侧的表面。
多个芯片连接元件130可以布置在半导体芯片100的多个芯片焊盘120与第一布线结构300的多个第一上表面连接焊盘330P2中的一些第一上表面连接焊盘之间。例如，多个芯片连接元件130中的每一个可以包括焊球或微凸块。半导体芯片100可以经由多个芯片连接元件130电连接到第一布线结构300的第一重布线图案330。多个芯片连接元件130中的每一个可以包括布置在多个芯片焊盘120中的每一个下方的下凸块金属(UBM)层132和覆盖UBM层132的导电帽134。例如，多个芯片连接元件130中的每一个可以具有约30μm至约40μm的高度。多个芯片连接元件130中的每一个可以包括导电材料，例如Cu、Al、银(Ag)、Sn、金(Au)或焊料，但不限于此。
半导体衬底110可以包括例如半导体材料，例如硅(Si)和锗(Ge)。根据另一实施例，半导体衬底110可以包括化合物半导体材料，例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷酸铟(InP)。半导体衬底110可以包括导电区域，例如掺杂有杂质的阱。半导体衬底110可以具有各种元件隔离结构，例如浅沟槽隔离(STI)结构。
半导体衬底110可以包括在半导体衬底110的有源表面上的半导体器件112，该半导体器件112包括各种类型的多个单独器件。多个单独器件可以包括各种微电子器件，例如，金属氧化物半导体场效应晶体管(MOSFET)(例如，互补金属绝缘体半导体(CMOS)晶体管)、系统大规模集成(LSI)、有源器件、无源器件等。多个单独器件可以电连接到半导体衬底110的导电区域。半导体器件112还可以包括将多个单独器件中的至少两个彼此电连接或将多个单独器件电连接到半导体衬底110的导电区域的导电布线或导电插塞。此外，多个单独器件中的每一个可以通过绝缘层与另一相邻的单独器件电隔离。
在一些实施例中，半导体芯片100可以包括逻辑器件。例如，半导体芯片100可以包括中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。在一些其他实施例中，当半导体封装1包括多个半导体芯片100时，多个半导体芯片100中的至少一个可以包括CPU芯片、GPU芯片或AP芯片，并且其中的其他半导体芯片中的至少一个可以包括存储器半导体芯片，该存储器半导体芯片包括存储器件。例如，存储器件可以包括例如非易失性存储器件，例如闪存、相变随机存取存储器(RAM)(PRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)和电阻式RAM(RRAM)。闪存可以包括例如NAND闪存或V-NAND闪存。在一些实施例中，存储器件可以包括易失性存储器件，例如动态RAM(DRAM)和静态RAM(SRAM)。
第二布线结构400可以包括第二重布线绝缘层410和多个第二重布线图案430。第二重布线绝缘层410可以围绕多个第二重布线图案430。第二重布线绝缘层410可以由例如PID或光敏聚酰亚胺形成。
在一些实施例中，第二布线结构400的厚度可以小于第一布线结构300的厚度。例如，第二布线结构400可以具有约20μm至约40μm的厚度。在一些实施例中，第二布线结构400可以包括堆叠的多个第二重布线绝缘层410。多个第二重布线图案430可以包括多个第二重布线线图案432和多个第二重布线过孔434。多个第二重布线图案430可以包括金属或金属合金，但不限于此。在一些实施例中，可以通过在种子层上堆叠金属或金属合金来形成多个第二重布线图案430。
多个第二重布线线图案432可以布置在第二重布线绝缘层410的上表面和下表面中的至少一个上。例如，当第二布线结构400包括彼此堆叠的多个第二重布线绝缘层410时，多个第二重布线线图案432可以布置在最上端处的第二重布线绝缘层410的上表面上、最下端处的第二重布线绝缘层410的下表面上、以及多个第二重布线绝缘层410中的两个相邻的第二重布线绝缘层410之间的至少一部分上。
在多个第二重布线图案430中，与第二布线结构400的下表面相邻布置的一些第二重布线图案430可以称为多个第二下表面连接焊盘430P1，并且与第二布线结构400的上表面相邻布置的其他第二重布线图案430可以称为多个第二上表面连接焊盘430P2。例如，在多个第二重布线线图案432中，多个第二下表面连接焊盘430P1可以与第二布线结构400的下表面相邻布置，并且在多个第二重布线线图案432中，多个第二上表面连接焊盘430P2可以与第二布线结构400的上表面相邻布置。在一些其他实施例中，多个第二下表面连接焊盘430P1可以包括多个第二重布线过孔434中的与第二布线结构400的下表面相邻布置的一些第二重布线过孔。
在一些实施例中，当半导体封装1包括PoP的下封装时，其上封装可以连接到多个第二上表面连接焊盘430P2。例如，多个封装连接端子可以布置在上封装与多个第二上表面连接焊盘430P2之间。在一些实施例中，多个封装连接端子中的每一个可以包括凸块、焊球等。上封装可以包括辅助半导体芯片。辅助半导体芯片可以包括存储器半导体芯片。例如，辅助半导体芯片可以包括DRAM芯片、SRAM芯片、闪存芯片、EEPROM芯片、PRAM芯片、MRAM芯片或RRAM芯片。多个连接结构200可以分别附接到多个第二下表面连接焊盘430P1。
多个第二下表面连接焊盘430P1可以布置在第二重布线绝缘层410的下表面上。例如，当第二布线结构400包括彼此堆叠的多个第二重布线绝缘层410时，多个第二下表面连接焊盘430P1可以布置在最下面的第二重布线绝缘层410的下表面上。
多个第二上表面连接焊盘430P2可以布置在第二重布线绝缘层410的上表面上。例如，当第二布线结构400包括彼此堆叠的多个第二重布线绝缘层410时，多个第二上表面连接焊盘430P2可以布置在最上面的第二重布线绝缘层410的上表面上。多个第二上表面连接焊盘430P2可以在竖直方向上(即，在与半导体芯片100和第一布线结构300相反的方向上)从第二重布线绝缘层410的上表面突出。例如，当第二布线结构400包括彼此堆叠的多个第二重布线绝缘层410时，多个第二上表面连接焊盘430P2可以在远离半导体芯片100和第一布线结构300的竖直方向上从最上端处的第二重布线绝缘层410的上表面突出。多个第二上表面连接焊盘430P2中的每一个第二上表面连接焊盘的上表面和至少一部分的侧表面可以不与第二重布线绝缘层410接触。
多个第二重布线过孔434可以穿透至少一个第二重布线绝缘层410，并且可以分别接触并连接到多个第二重布线线图案432中的一些第二重布线线图案。在一些实施例中，多个第二重布线线图案432中的至少一些可以与多个第二重布线过孔434中的一些一体地形成。例如，第二重布线线图案432和与第二重布线线图案432的下表面接触的第二重布线过孔434可以一起形成为一体。
在一些实施例中，多个第二重布线过孔434可以具有从其底部到顶部水平地加宽和延伸的锥形。例如，多个第二重布线过孔434可以具有朝向至少一个半导体芯片100减小的水平宽度。多个第一重布线过孔334和多个第二重布线过孔434可以沿相同的方向延伸，并且可以均具有增加的水平宽度或减少的水平宽度。例如，多个第一重布线过孔334和多个第二重布线过孔434可以具有锥形，该锥形沿从第一布线结构300向第二布线结构400的方向延伸并且具有增加的水平宽度，或者沿从第二布线结构400向第一布线结构300的方向延伸并且具有减小的水平宽度。
第一重布线绝缘层310、第一重布线图案330、第一重布线线图案332和第一重布线过孔334可以分别称为第一基底绝缘层、第一布线图案、第一布线线图案和第一布线过孔，并且第二重布线绝缘层410、第二重布线图案430、第二重布线线图案432和第二重布线过孔434可以分别称为第二基底绝缘层、第二布线图案、第二重布线线图案和第二重布线过孔。
封装元件(encapsulation member)250可以在第一布线结构300的上表面上围绕半导体芯片100。封装元件250可以填充第一布线结构300与第二布线结构400之间的空间。例如，封装元件250可以具有约150μm至约300μm的厚度。例如，封装元件250可以包括模制元件，该模制元件包括环氧树脂模制化合物(EMC)。封装元件250可以包含填充物(filler)。例如，填充物可以包括具有非导电绝缘特性的陶瓷基材料。在一些实施例中，填充物可以包括氮化铝(AlN)、氮化硼(BN)、氧化铝(Al203)、碳化硅(SiC)和氧化镁(MgO)中的至少一种。例如，填充物可以包括二氧化硅填充物或氧化铝填充物。例如，封装元件250可以包括包含填充物的环氧树脂基材料。包含在封装元件250中的填充物的平均直径可以是约3μm至约50μm。包含在封装元件250中的填充物的比例可以为约60wt％至约90wt％。
在一些实施例中，围绕多个芯片连接元件130的底填充(under-fill)层150可以在半导体芯片100与第一布线结构300之间。在一些实施例中，底填充层150可以填充至少一个半导体芯片100与第一布线结构300之间的空间，并且覆盖至少一个半导体芯片100的侧表面的下侧的一部分。底填充层150可以包括例如通过毛细管底填充方法而形成的环氧树脂。在一些实施例中，底填充层150可以包括非导电膜(NCF)。
在一些实施例中，第一布线结构300的侧表面、封装元件250的侧表面和第二布线结构400的侧表面可以在竖直方向上彼此对齐。例如，彼此对应的第一布线结构300的一个侧表面、封装元件250的一个侧表面和第二布线结构400的一个侧表面可以共面。
多个连接结构200可以穿透封装元件250，并且将第一布线结构300电连接到第二布线结构400。封装元件250可以围绕多个连接结构200。
多个连接结构200可以布置在第一布线结构300与第二布线结构400之间，使得多个连接结构200在水平方向上与至少一个半导体芯片100间隔开。例如，多个连接结构200可以在水平方向上与至少一个半导体芯片100间隔开，并且布置在至少一个半导体芯片100周围。多个连接结构200可以在多个第一上表面连接焊盘330P2与多个第二下表面连接焊盘430P1之间。多个连接结构200的下表面可以分别与第一布线结构300的多个第一上表面连接焊盘330P2接触并且分别电连接到多个第一重布线图案330，并且多个连接结构200的上表面可以分别与多个第二下表面连接焊盘430P1接触并且分别电连接到多个第二重布线图案430。例如，多个连接结构200中的每一个连接结构的高度可以是约150μm至约300μm，并且多个连接结构200中的每一个连接结构的水平宽度可以是约120μm至约200μm。多个连接结构200中的每一个连接结构的纵横比(即，高度与水平宽度的比值)可以大于约1。在一些实施例中，多个连接结构200中的每一个可以包括导电柱，该导电柱包含Cu或Cu合金。
多个连接结构200中的每一个连接结构的下表面可以与第一上表面连接焊盘330P2的上表面接触。多个连接结构200中的每一个连接结构的上表面可以与第二下表面连接焊盘430P1的下表面接触。在一些实施例中，与连接结构200接触的第一上表面连接焊盘330P2的水平宽度和水平面积可以大于连接结构200的水平宽度和水平面积。在一些实施例中，与连接结构200接触的第二下表面连接焊盘430P1的水平宽度和水平面积可以大于连接结构200的水平宽度和水平面积。例如，连接结构200的下表面可以完全与第一上表面连接焊盘330P2的上表面接触，但是第一上表面连接焊盘330P2的上表面的一部分可以不与多个连接结构200接触。例如，连接结构200的上表面可以完全与第二下表面连接焊盘430P1的下表面接触，但是第二下表面连接焊盘430P1的下表面的一部分可以不与多个连接结构200接触。
多个第一上表面连接焊盘330P2可以在竖直方向上从第一重布线绝缘层310的上表面朝向半导体芯片100和第二布线结构400突出。例如，当第一布线结构300包括彼此堆叠的多个第一重布线绝缘层310时，多个第一上表面连接焊盘330P2可以在竖直方向上从最上端处的第一重布线绝缘层310的上表面朝向半导体芯片100和第二布线结构400突出。多个第一上表面连接焊盘330P2中的每一个第一上表面连接焊盘的上表面和至少一部分的侧表面可以不与第一重布线绝缘层310接触。封装元件250可以覆盖多个第一上表面连接焊盘330P2中的每一个第一上表面连接焊盘的侧表面和至少一部分的上表面。多个第一下表面连接焊盘330P1可以不从最下端处的第一重布线绝缘层310的下表面沿竖直方向突出。在一些实施例中，多个第一下表面连接焊盘330P1的下表面和第一重布线绝缘层310的下表面可以共面。
多个第二下表面连接焊盘430P1可以不从最下端处的第二重布线绝缘层410的下表面沿竖直方向突出。在一些实施例中，多个第二下表面连接焊盘430P1的下表面和第二重布线绝缘层410的下表面可以共面。封装元件250可以覆盖多个第二下表面连接焊盘430P1中的每一个第二下表面连接焊盘的下表面的一部分。封装元件250可以与多个第二下表面连接焊盘430P1中的每一个第二下表面连接焊盘的下表面的一部分以及最下端处的第二重布线绝缘层410的下表面直接接触。
接合加强层230可以覆盖附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300。接合加强层230可以以第一厚度T1共形地覆盖多个连接结构200和第一布线结构300，至少一个半导体芯片100附接到第一布线结构300。例如，第一厚度T1可以是约100nm至约3μm。接合加强层230可以包括绝缘材料。在一些实施例中，接合加强层230可以包括氮氧化硅(SiON)。
附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300可以与封装元件250间隔开，接合加强层230在第一布线结构300与封装元件250之间。例如，接合加强层230可以布置在附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300与封装元件250之间，并且可以沿它们之间的空间延伸。
接合加强层230可以覆盖多个连接结构200中的每一个连接结构的侧表面。例如，接合加强层230可以布置在多个连接结构200中的每一个连接结构的侧表面与封装元件250之间，并且封装元件250可以与接合加强层230接触，但可以不与多个连接结构200接触。多个连接结构200和封装元件250可以彼此间隔开，接合加强层230在多个连接结构200与封装元件250之间。接合加强层230的相对侧之一可以与连接结构200直接接触，并且接合加强层230的相对侧中的另一个可以与封装元件250直接接触。接合加强层230可以不覆盖多个连接结构200中的每一个连接结构的与第二下表面连接焊盘430P1接触的上表面。因为多个连接结构200中的每一个连接结构的下表面与第一上表面连接焊盘330P2接触，所以接合加强层230可以不覆盖多个连接结构200中的每一个连接结构的下表面。
接合加强层230可以围绕至少一个半导体芯片100。例如，接合加强层230可以覆盖至少一个半导体芯片100的上表面，并且可以覆盖至少一个半导体芯片100的侧表面的至少一部分。例如，接合加强层230可以布置在至少一个半导体芯片100与封装元件250之间，封装元件250可以与接合加强层230接触，但可以不接触至少一个半导体芯片100。至少一个半导体芯片100和封装元件250可以彼此间隔开，接合加强层230在至少一个半导体芯片100与封装元件250之间。接合加强层230的相对侧之一可以与至少一个半导体芯片100直接接触，并且接合加强层230的相对侧中的另一侧可以与封装元件250直接接触。
在一些实施例中，当底填充层150布置在半导体芯片100与第一布线结构300之间时，接合加强层230可以覆盖底填充层150。例如，接合加强层230可以布置在底填充层150与封装元件250之间，并且封装元件250可以接触接合加强层230，但可以不接触底填充层150。底填充层150和封装元件250可以彼此间隔开，接合加强层230在底填充层150与封装元件250之间。接合加强层230的相对侧之一可以与底填充层150直接接触，并且接合加强层230的相对侧中的另一个可以与封装元件250直接接触。
接合加强层230可以覆盖第一布线结构300的上表面。例如，接合加强层230可以布置在第一布线结构300的上表面与封装元件250之间，封装元件250可以接触接合加强层230，但可以不接触第一布线结构300。第一布线结构300和封装元件250可以彼此间隔开，接合加强层230在第一布线结构300和封装元件250之间。接合加强层230的相对侧之一可以与第一布线结构300的上表面直接接触，并且接合加强层230的相对侧中的另一个可以与封装元件250直接接触。例如，接合加强层230可以接触最上端处的第一重布线绝缘层310的上表面、以及多个第一上表面连接焊盘330P2的上表面的一部分和侧表面的一部分。
接合加强层230可以沿着第一布线结构300的上表面上的第一重布线绝缘层310、第一上表面连接焊盘330P2的侧表面的从第一重布线绝缘层310的上表面沿竖直方向突出的部分、以及第一上表面连接焊盘330P2的上表面的一部分(该上表面的一部分不与连接结构200接触)延伸，并覆盖第一布线结构300的上表面上的第一重布线绝缘层310、第一上表面连接焊盘330P2的侧表面的从第一重布线绝缘层310的上表面沿竖直方向突出的部分、以及第一上表面连接焊盘330P2的上表面的一部分(该上表面的一部分不与连接结构200接触)。
接合加强层230可以沿着第一布线结构300的上表面、底填充层150的侧表面、至少一个半导体芯片100的侧表面的至少一部分、以及至少一个半导体芯片100的上表面延伸，并共形地覆盖第一布线结构300的上表面、底填充层150的侧表面、至少一个半导体芯片100的侧表面的至少一部分、以及至少一个半导体芯片100的上表面。当至少一个半导体芯片100的侧表面的下部被底填充层150覆盖时，接合加强层230可以覆盖至少一个半导体芯片100的侧表面的所有剩余部分(底填充层150未覆盖该所有剩余部分)。当至少一个半导体芯片100的侧表面未被底填充层150覆盖时，接合加强层230可以覆盖至少一个半导体芯片100的所有侧表面。
接合加强层230可以与半导体芯片100、底填充层150、第一重布线绝缘层310、第一上表面连接焊盘330P2、多个连接结构200和封装元件250接触并结合。例如，接合加强层230可以与半导体芯片100、底填充层150、第一重布线绝缘层310、第一上表面连接焊盘330P2、多个连接结构200和封装元件250以氢接合和共享接合的方式结合，并且可以提高接合加强层230的粘附性(adhesion)。因此，与封装元件250相邻的部件(例如半导体芯片100、底填充层150、第一重布线绝缘层310、第一上表面连接焊盘330P2、多个连接结构200和封装元件250)可以通过使用接合加强层230而具有提高的与封装元件250的粘附性。因此，可以防止封装元件250和与封装元件250相邻的部件之间发生分层。
接合加强层230可以不覆盖封装元件250的上表面。封装元件250的上表面可以与第二布线结构400的下表面接触。例如，封装元件250可以与第二布线结构400的下表面上的第二重布线绝缘层410、第二下表面连接焊盘430P1中的一些第二下表面连接焊盘的下表面、以及第二下表面连接焊盘430P1的下表面的不与连接结构200接触的部分接触。
在根据本公开的半导体封装1中，接合加强层230可以布置在与封装元件250相邻的每个部件与封装元件250之间，例如在半导体芯片100、底填充层150、第一重布线绝缘层310、第一上表面连接焊盘330P2和多个连接结构200中的每一个与封装元件250之间。因此，因为在根据本公开的实施例的半导体封装体1内部不发生分层(其中存在导致可靠性劣化的湿气、残留离子等)，所以可以提高半导体封装体1的可靠性。
图2A至图2G是示出了根据实施例的制造半导体封装1的方法的截面图。图2A至图2G是示出了制造图1所示的半导体封装1的方法的截面图，并且可以省略其重复描述。
参照图2A，可以在支撑衬底上形成包括第一重布线绝缘层310和多个第一重布线图案330在内的第一布线结构300，多个第一重布线图案330包括多个第一重布线线图案332和多个第一重布线过孔334。支撑衬底可以包括半导体衬底、玻璃衬底、陶瓷衬底或塑料衬底。在一些实施例中，在将离型膜附接到支撑衬底之后，可以形成第一布线结构300。
第一重布线线图案332可以形成在支撑衬底上。形成在支撑衬底上的第一重布线线图案332可以包括多个第一下表面连接焊盘330P1。之后，在支撑衬底上覆盖第一重布线线图案332的第一预备重布线绝缘层被形成之后，通过使用曝光工艺和显影工艺去除第一预备重布线绝缘层的一部分，可以形成包括多个第一过孔孔(via hole)的第一重布线绝缘层310。多个第一过孔孔可以被形成使得其水平宽度从第一重布线绝缘层310的上表面到下表面减小。在一些实施例中，多个第一下表面连接焊盘330P1的下表面和最下端处的第一重布线绝缘层310的下表面可以共面。
在第一重布线绝缘层310上形成第一重布线导电层之后，可以将第一重布线导电层图案化，并且还可以形成包括第一重布线线图案332和第一重布线过孔334的第一重布线图案330。第一重布线过孔334可以包括第一重布线图案330中的填充多个第一过孔孔的部分，并且第一重布线线图案332可以包括第一重布线图案330中的在第一重布线绝缘层310的上表面上方的部分。
第一重布线过孔334可以被形成使得其水平宽度从第一重布线绝缘层310的上表面到下表面减小。因为包括第一重布线线图案332和第一重布线过孔334的第一重布线图案330是通过将第一重布线导电层图案化而形成的，因此形成在包括多个第一过孔孔的第一重布线绝缘层310上的第一重布线线图案中的至少一些可以与第一重布线过孔334中的至少一些形成一体。
此后，可以重复地形成第一重布线绝缘层310和第一重布线图案330，以形成第一布线结构300。形成为布置在第一布线结构300的上表面上的第一重布线线图案332可以包括多个第一上表面连接焊盘330P2。在一些实施例中，多个第一上表面连接焊盘330P2可以形成为从最上端处的第一重布线绝缘层310的上表面突出。在一些实施例中，当第一布线结构300被形成为包括彼此堆叠的多个第一重布线绝缘层310时，多个第一上表面连接焊盘330P2可以包括形成为布置在最上端处的第一重布线绝缘层310的上表面上的第一重布线线图案332。
参照图2B，多个连接结构200可以形成在多个第一上表面连接焊盘330P2中的一些第一上表面连接焊盘上。在一些实施例中，在第一布线结构300上形成暴露多个第一上表面连接焊盘330P2中的每一个第一上表面连接焊盘的一部分的掩模图案之后，通过对每个第一上表面连接焊盘330P2的暴露的部分执行电镀工艺，可以形成多个连接结构200。在形成多个连接结构200之后，可以去除掩模图案。
参照图2C，可以将包括多个芯片焊盘120的至少一个半导体芯片100附接在第一布线结构300上。半导体芯片100可以附接在第一布线结构300上，使得多个芯片连接元件130布置在多个芯片焊盘120与第一布线结构300的多个第一上表面连接焊盘330P2中的一些第一上表面连接焊盘之间。半导体芯片100可以附接在第一布线结构300上以在水平方向上与多个连接结构200间隔开。在一些实施例中，在至少一个半导体芯片100的多个芯片焊盘120上形成包括UBM层132和覆盖UBM层132的导电帽134在内的多个芯片连接元件130中的每一个之后，其中形成有多个芯片连接元件130的至少一个半导体芯片100可以附接在第一布线结构300上。
底填充层150可以被形成以填充至少一个半导体芯片100与第一布线结构300之间的空间。底填充层150可以形成为围绕多个芯片连接元件130。在一些实施例中，底填充层150可以形成为填充至少一个半导体芯片100与第一布线结构300之间的空间，并且覆盖至少一个半导体芯片100的侧表面的下侧的部分。
参照图2D，可以在附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300上形成预备接合加强层230P。具有第一厚度T1的预备接合加强层230P可以共形地覆盖附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300。例如，第一厚度T1可以是约100nm至约3μm。在一些实施例中，可以通过使用硅烷偶联剂来形成预备接合加强层230P。例如，预备接合加强层230P可以包括氮氧化硅(SiON)。预备接合加强层230P可以形成为覆盖第一布线结构300的上表面、多个连接结构200中的每一个连接结构的上侧和侧表面、至少一个半导体芯片100的上表面、半导体芯片100的侧表面的至少一部分、以及底填充层150的侧表面。
参照图2E，可以形成覆盖预备接合加强层230P的预备封装元件250P。预备封装元件250P可以形成为包括比最上端处的预备接合加强层230P高的竖直水平处的上表面，以覆盖对多个连接结构200中的每一个连接结构的上表面进行覆盖的预备接合加强层230P的所有部分。预备封装元件250P可以包括模制元件，该模制元件包括环氧树脂模制化合物。
参照图2E和图2F，通过去除预备封装元件250P的一部分和预备接合加强层230P的一部分以暴露多个连接结构200，可以形成封装元件250和接合加强层230。可以通过使用化学机械抛光(CMP)工艺去除预备封装元件250P的一部分和预备接合加强层230P的一部分来形成封装元件250和接合加强层230。
接合加强层230可以形成为覆盖第一布线结构300的上表面、多个连接结构200中的每一个连接结构的侧表面、至少一个半导体芯片100的上表面、半导体芯片100的侧表面的至少一部分、以及底填充层150的侧表面。接合加强层230可以不覆盖多个连接结构200的上表面。
参照图2G，可以在接合加强层230和封装元件250上形成包括第二重布线绝缘层410和多个第二重布线图案430的第二布线结构400，第二重布线图案430包括多个第二重布线线图案432和多个第二重布线过孔434。
在多个连接结构200、接合加强层230和封装元件250上形成第二预备重布线绝缘层之后，通过使用曝光工艺和显影工艺去除第二预备重布线绝缘层的一部分，可以形成包括多个第二过孔孔的第二重布线绝缘层410。多个第二过孔孔可以被形成使得其水平宽度从第二重布线绝缘层410的上表面到下表面减小。在第二重布线绝缘层410上形成第二重布线导电层之后，通过将第二重布线导电层图案化，可以形成包括第二重布线线图案432和第二重布线过孔434的第二重布线图案430。形成在多个连接结构200上的第二重布线图案430可以包括多个第二下表面连接焊盘430P1。第二重布线过孔434可以包括第二重布线图案430中的填充多个第一过孔孔的部分，并且第二重布线线图案432可以包括第二重布线图案430中的在第二重布线绝缘层410的上表面上方的部分。第二重布线过孔434可以被形成使得其水平宽度从第二重布线绝缘层410的上表面到下表面减小。因为包括第二重布线线图案432和第二重布线过孔434的第二重布线图案430是通过将第二重布线导电层图案化而形成的，因此形成在包括多个第二过孔孔的第二重布线绝缘层410上的第二重布线线图案432中的至少一些可以与第二重布线过孔434中的至少一些形成一体。
此后，可以重复地形成第二重布线绝缘层410和第二重布线图案430，以形成第二布线结构400。在一些实施例中，多个第二下表面连接焊盘430P1的下表面和第二重布线绝缘层410的下表面可以形成为共面。在一些实施例中，多个第二上表面连接焊盘430P2可以形成为从最上端处的第二重布线绝缘层410的上表面突出。
此后，如图1所示，通过将多个外部连接端子500附接到多个第一下表面连接焊盘330P1，可以形成半导体封装1。
参照图1至图2G，在多个连接结构200和附接有至少一个半导体芯片100的第一布线结构300上形成预备接合加强层230P之后，通过形成覆盖预备接合加强层230P的预备封装元件250P，并且通过去除预备接合加强层230P的一部分和预备封装元件250P的一部分而形成接合加强层230和封装元件250，可以形成根据实施例的半导体封装1。
接合加强层230可以通过使用氢接合和共享接合与半导体芯片100、底填充层150、第一重布线绝缘层310、第一上表面连接焊盘330P2、多个连接结构200和封装元件250结合，因此可以提高接合加强层230与半导体芯片100、底填充层150、第一重布线绝缘层310、第一上表面连接焊盘330P2、多个连接结构200和封装元件250的粘附性。因此，可以防止在封装元件250和与封装元件250相邻的部件之间的分层，例如，在封装元件250与半导体芯片100、底填充层150、第一重布线绝缘层310、第一上表面连接焊盘330P2、多个连接结构200中的每一个之间的分层，并且不会在内部产生分层，该分层允许导致可靠性劣化的湿气、残留离子等发生，因此可以形成具有提高的可靠性的半导体封装1。
图3是根据实施例的半导体封装1a的截面图。
参照图3，半导体封装1a可以包括第一布线结构300、第一布线结构300上的第二布线结构400、以及布置在第一布线结构300与第二布线结构400之间的至少一个半导体芯片100。除了半导体封装1a不包括图1的半导体封装1中所包括的底填充层150之外，图3所示的半导体封装1a与图1所示的半导体封装1大部分相同，但图3所示的半导体封装1a包括接合加强层230a和封装元件250a来分别代替包括在图1所示的半导体封装1中的接合加强层230和封装元件250，因此可以省略参照图1给出的重复描述。
封装元件250a可以在第一布线结构300的上表面上围绕半导体芯片100。封装元件250a可以填充第一布线结构300与第二布线结构400之间的空间。封装元件250a可以具有模制底填充(MUF)结构，使得封装元件250a填充半导体芯片100的下表面与第一布线结构300的上表面之间的空间并且围绕多个芯片连接元件130。例如，封装元件250a可以包括模制元件，该模制元件包括环氧树脂模制化合物。封装元件250a可以包含填充物。
接合加强层230a可以覆盖附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300。接合加强层230a可以包括绝缘材料。在一些实施例中，接合加强层230a可以包括SiON。
接合加强层230a可以沿多个连接结构200的侧表面、第一布线结构300的上表面、多个芯片连接元件130的侧表面、以及至少一个半导体芯片100的下表面、侧表面和上表面延伸。
附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300可以与封装元件250a间隔开，接合加强层230a在第一布线结构300与封装元件250a之间。
接合加强层230a可以覆盖多个连接结构200中的每一个连接结构的侧表面。接合加强层230a可以不覆盖多个连接结构200中的每一个连接结构的上表面。接合加强层230a可以不覆盖多个连接结构200中的每一个连接结构的下表面。
接合加强层230a可以围绕至少一个半导体芯片100。例如，接合加强层230a可以覆盖至少一个半导体芯片100的上表面、侧表面和下表面。接合加强层230a可以覆盖多个芯片连接元件130的侧表面，以围绕多个芯片连接元件130。接合加强层230a可以覆盖从半导体衬底110沿竖直方向突出的多个芯片焊盘120的侧表面的部分、以及多个芯片焊盘120的下表面的不与多个芯片连接元件130接触的部分。多个芯片连接元件130和封装元件250a可以彼此间隔开，接合加强层230a在多个芯片连接元件130与封装元件250a之间。
接合加强层230a可以覆盖第一布线结构300的上表面。例如，接合加强层230a可以覆盖最上端处的第一重布线绝缘层310的上表面、以及多个第一上表面连接焊盘330P2的上表面的一部分和侧表面的部分。接合加强层230a可以不覆盖封装元件250的上表面。
在一些实施例中，接合加强层230a的一部分可以具有第一厚度T1，并且另一部分可以具有第二厚度T2。第二厚度T2可以等于或小于第一厚度T1。接合加强层230a的覆盖多个连接结构200的侧表面、至少一个半导体芯片100的上表面和侧表面、以及第一布线结构300的上表面的一部分的部分可以具有第一厚度T1。接合加强层230a的在至少一个半导体芯片100与第一布线结构300之间的其他部分可以具有第二厚度T2。例如，接合加强层230a的覆盖至少一个半导体芯片100的下表面的一部分的部分、覆盖第一布线结构300的与至少一个半导体芯片100竖直重叠的上表面的接合加强层230a的一部分、以及围绕多个芯片连接元件130的接合加强层230a的至少一部分可以具有小于第一厚度T1的第二厚度T2。
图4A至图4E是示出了根据实施例的制造半导体封装1a的方法的截面图。图4A至图4E是示出了制造图3所示的半导体封装1a的方法的截面图，并且可以省略参照图2A至图2G和图3给出的重复描述。
参照图4A，在参照图2A和图2B在第一布线结构300上形成多个连接结构200之后，可以附接包括多个芯片焊盘120的至少一个半导体芯片100。半导体芯片100可以附接在第一布线结构300上，使得多个芯片连接元件130布置在多个芯片焊盘120与第一布线结构300的多个第一上表面连接焊盘330P2中的一些第一上表面连接焊盘之间。
参照图4B，可以在附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300上形成预备接合加强层230aP。在一些实施例中，可以通过使用硅烷偶联剂来形成预备接合加强层230aP。例如，预备接合加强层230aP可以包括SiON。预备接合加强层230aP可以形成为覆盖第一布线结构300的上表面、多个连接结构200中的每一个连接结构的上表面和侧表面、至少一个半导体芯片100的上表面、侧表面和下表面、以及多个芯片焊盘120。接合加强层230a的一部分可以具有第一厚度T1，并且接合加强层203a的另一部分可以具有第二厚度T2。
在一些实施例中，第一厚度T1可以等于第二厚度T2。例如，预备接合加强层230aP可以以相同的厚度共形地覆盖附接有多个连接结构200和至少一个半导体芯片100的第一布线结构300。
在一些其他实施例中，第二厚度T2可以小于第一厚度T1。例如，当在至少一个半导体芯片100与第一布线结构300之间提供相对少量的硅烷偶联剂时，接合加强层230a的布置在至少一个半导体芯片100与第一布线结构300之间的另一部分可以具有相对较小的第二厚度T2。
参照图4C，可以形成覆盖预备接合加强层230aP的预备封装元件250aP。预备封装元件250aP可以形成为包括比最上端处的预备接合加强层230aP高的竖直水平处的上表面，以覆盖对多个连接结构200中的每一个连接结构的上表面进行覆盖的预备接合加强层230aP的所有部分。预备封装元件250aP可以包括模制元件，该模制元件包括环氧树脂模制化合物。
参照图4C和图4D，通过去除预备封装元件250aP的一部分和预备接合加强层230aP的一部分以暴露多个连接结构200，可以形成封装元件250a和接合加强层230a。可以通过使用CMP工艺去除预备封装元件250aP的一部分和预备接合加强层230aP的一部分来形成封装元件250a和接合加强层230a。
接合加强层230a可以形成为覆盖第一布线结构300的上表面、多个连接结构200中的每一个连接结构的侧表面、至少一个半导体芯片100的上表面、半导体芯片100的侧表面的至少一部分、以及底填充层150的侧表面。接合加强层230a可以不覆盖多个连接结构200的上表面。
参照图4E，可以在接合加强层230a和封装元件250a上形成包括第二重布线绝缘层410和多个第二重布线图案430的第二布线结构400，第二重布线图案430包括多个第二重布线线图案432和多个第二重布线过孔434。
此后，如图3所示，通过将多个外部连接端子500附接到多个第一下表面连接焊盘330P1，可以形成半导体封装1a。
图5是根据实施例的半导体封装2的截面图。
参照图5，半导体封装2可以包括第一布线结构350、第一布线结构350上的第二布线结构400、以及布置在第一布线结构350与第二布线结构400之间的至少一个半导体芯片100。除了包括第一布线结构350来代替半导体封装1中所包括的第一布线结构300之外，图5所示的半导体封装2可以与图1所示的半导体封装1基本相同，因此可以省略参照图1给出的重复描述。
第一布线结构350可以包括印刷电路板。例如，第一布线结构350可以包括双面印刷电路板或多层印刷电路板。当第一布线结构350为多层印刷电路板时，可以在第一布线结构350的下表面、上表面和内部布置布线层。第一布线结构350可以包括彼此堆叠的多个第一基底绝缘层360和多个第一布线图案380。布线层可以指的是多个第一布线图案380的布置在相同竖直水平处的部分。布线层可以布置在第一布线结构350的上表面与下表面之间、以及多个第一基底绝缘层360中的两个相邻的第一基底绝缘层360中的每一个第一基底绝缘层之间。
多个第一基底绝缘层360中的每一个可以包括酚醛树脂、环氧树脂和聚酰亚胺中的至少一种材料。例如，多个第一基底绝缘层360可以包括阻燃剂4(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚亚苯基氧化物、双马来酰亚胺三嗪(BT)、聚醯胺短纤席材(thermount)、氰酸酯、聚酰亚胺和液晶聚合物中的至少一种材料。
多个第一基底绝缘层360可以包括核心层362、以及堆叠在核心层362的上表面和下表面中的每一个上的至少一个预浸料(prepreg layer)层。例如，多个第一基底绝缘层360可以包括核心层362、堆叠在核心层362的下表面上的至少一个下预浸料层364、以及堆叠在核心层362的上表面上的至少一个上预浸料层366。核心层362、下预浸料层364和上预浸料层366中的每一个可以包括相同的材料。在图5中，一个上预浸料层366堆叠在核心层362的上表面上，并且一个下预浸料层364堆叠在核心层312的下表面上，但实施例不限于此。例如，两个或更多个上预浸料层366可以顺序地堆叠在核心层362的上表面上，并且两个或更多个下预浸料层364可以顺序地堆叠在核心层362的下表面上。
在一些实施例中，上预浸料层366和下预浸料层364中的每一个的厚度可以小于核心层362的厚度。例如，核心层362的厚度可以为约70μm至约1500μm，并且上预浸料层366和下预浸料层364中的每一个的厚度可以为约50μm至约200μm。
多个第一布线图案380可以包括布置在多个第一基底绝缘层360中的每一个第一基底绝缘层的上表面和下表面上的多个第一布线线图案382、以及多个第一布线过孔384，该多个第一布线过孔384穿透多个第一基底绝缘层360中的至少一个第一基底绝缘层360并且电连接在分别布置在不同竖直水平处的布线层上的第一布线线图案382之间。相同竖直水平处的第一布线线图案382可以形成一个布线层。
多个第一布线线图案382中的每一个可以包括例如电沉积(ED)铜箔、轧制退火(RA)铜箔、不锈钢箔、铝箔、超薄铜箔、溅射铜、铜合金等。
多个第一布线线图案382可以包括布置在第一布线结构350的下表面和上表面上的多个第一下表面连接焊盘380P1和多个第一上表面连接焊盘380P2。例如，多个第一下表面连接焊盘380P1可以布置在下预浸料层364的下表面上，该下预浸料层364是多个第一基底绝缘层360中的最下端处的第一基底绝缘层360，并且多个第一上表面连接焊盘380P2可以布置在上预浸料层366的上表面上，该上预浸料层366是多个第一基底绝缘层360中的最上端处的第一基底绝缘层360。多个芯片连接元件130可以附接到多个第一上表面连接焊盘380P2中的一些第一上表面连接焊盘，并且多个连接结构200可以附接到多个第一上表面连接焊盘380P2中的其他第一上表面连接焊盘。
在一些实施例中，第一布线结构350可以包括布置在第一布线结构350的上表面和下表面上的阻焊层390。阻焊层390可以包括布置在第一布线结构350的下表面上的下表面阻焊层392、以及布置在第一布线结构350的上表面上的上表面阻焊层394。多个第一下表面连接焊盘380P1中的每一个第一下表面连接焊盘的至少一部分可以不被下表面阻焊层392覆盖，而是可以暴露于第一布线结构350的下表面。多个第一上表面连接焊盘380P2中的每一个第一上表面连接焊盘的至少一部分可以不被上表面阻焊层394覆盖，而是可以暴露于第一布线结构350的上表面。
在一些实施例中，可以形成布置在第一布线结构350的下表面上的下表面阻焊层392，但是可以不形成布置在第一布线结构350的上表面上的上表面阻焊层394。
在一些实施例中，通过使用丝网印刷法或喷墨印刷法在第一基底绝缘层360的上表面和下表面掺杂阻焊绝缘油墨、以及通过施加热量、紫外线(UV)或红外线(IR)固化阻焊绝缘油墨，可以形成下表面阻焊层392和上表面阻焊层394中的每一个。在一些其他实施例中，通过使用丝网印刷法或喷涂法在第一基底绝缘层360的上表面和下表面的整个区域掺杂光成像阻焊剂、或者通过使用膜型阻焊材料的层压方法将膜型阻焊材料附接到其整个区域，然后通过使用曝光工艺和显影工艺去除其整个区域的不需要的部分，以及通过使用加热、UV或IR固化其整个区域，可以形成第一下表面阻焊层392和上表面阻焊层394中的每一个。
在图5中，仅多个第一上表面连接焊盘380P2布置在多个第一基底绝缘层360中的最上端处的第一基底绝缘层360的上表面上，并且仅多个第一下表面连接焊盘380P1布置在最下端处的第一基底绝缘层360的下表面上，但不限于此。例如，被下表面阻焊层392覆盖的第一布线线图案382可以布置在多个第一基底绝缘层360中的最下端处的第一基底绝缘层360的下表面上，并且被上表面阻焊层394覆盖的第一布线线图案382可以布置在最上端处的第一基底绝缘层360的上表面上。
在一些实施例中，多个第一上表面连接焊盘380P2和多个第一下表面连接焊盘380P1可以掩埋在多个第一基底绝缘层360的任一个中。例如，多个第一上表面连接焊盘380P2的下表面和多个第一基底绝缘层360中的最上端处的第一基底绝缘层360的上预浸料层366的上表面可以处于相同竖直水平处以共面，并且多个第一下表面连接焊盘380P1的上表面和下预浸料层364(该下预浸料层364是多个第一基底绝缘层360中的最下端处的第一基底绝缘层360)的下表面可以处于相同竖直水平处以共面。
多个外部连接端子500可以分别附接到多个第一下表面连接焊盘380P1。例如，多个外部连接端子500可以附接到多个第一下表面连接焊盘380P1的下表面。
与其他第一布线线图案382不同，金属层还可以形成在多个第一布线线图案382中的多个第一上表面连接焊盘380P2和多个第一下表面连接焊盘380P1上。例如，金属层可以布置在多个第一上表面连接焊盘380P2的上表面和多个第一下表面连接焊盘380P1的下表面上。可以形成金属层以提高多个第一上表面连接焊盘380P2和多个第一下表面连接焊盘380P1中的每一个的粘附力，并且可以降低其接触电阻。例如，可以通过应用热风整平(HASL)工艺、镀镍/金(Ni/Au)工艺等来形成金属层。
多个第一布线过孔384中的每一个可以电连接在布置在彼此不同的竖直层上的两个第一布线线图案382之间。多个第一布线过孔384中的每一个可以穿透至少一个第一基底绝缘层360。例如，多个第一布线过孔384可以电连接在多个第一上表面连接焊盘380P2与多个第一下表面连接焊盘380P1之间。例如，多个第一上表面连接焊盘380P2可以经由至少两个第一布线过孔384和布置在多个第一基底绝缘层360中的两个相邻的第一基底绝缘层360之间的至少一个第一布线线图案382，电连接到多个第一下表面连接焊盘380P1。多个第一布线过孔384可以包括例如Cu、Ni、不锈钢或铍铜。
至少一个半导体芯片100可以附接在第一布线结构350上。在一些实施例中，半导体芯片100可以具有面朝下的布置，其中多个芯片焊盘120面向第一布线结构350，并且可以附接到第一布线结构350的上表面。多个芯片连接元件130可以布置在半导体芯片100的多个芯片焊盘120与第一布线结构300的多个第一上表面连接焊盘380P2中的一些第一上表面连接焊盘之间。
封装元件250可以在第一布线结构350的上表面上围绕半导体芯片100。封装元件250可以填充第一布线结构350与第二布线结构400之间的空间。在一些实施例中，围绕多个芯片连接元件130的底填充层150可以在半导体芯片100与第一布线结构350之间。
多个连接结构200可以穿透封装元件250，并且电连接在第一布线结构350与第二布线结构400之间。多个连接结构200可以在多个第一上表面连接焊盘380P2与多个第二下表面连接焊盘430P1之间。封装元件250可以围绕多个连接结构200。
接合加强层230可以覆盖附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350。接合加强层230可以共形地覆盖附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350。附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350可以与封装元件250间隔开，接合加强层230在第一布线结构350与封装元件250之间。换句话说，接合加强层230可以布置在附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350与封装元件250之间，并且可以沿第一布线结构350和封装元件250之间的空间延伸。
接合加强层230可以覆盖第一布线结构350的上表面。例如，接合加强层230可以布置在第一布线结构350的上表面与封装元件250之间。封装元件250可以接触接合加强层230，但可以不接触第一布线结构350。第一布线结构350和封装元件250可以彼此间隔开，接合加强层230在第一布线结构350和封装元件250之间。接合加强层230的相对侧之一可以与第一布线结构350的上表面直接接触，并且接合加强层230的相对侧中的另一个可以与封装元件250直接接触。例如，接合加强层230可以与多个第一上表面连接焊盘380P2的上表面的一部分以及上表面阻焊层394的上表面接触。
图6A至图6E是示出了根据实施例的制造半导体封装2的方法的截面图。图6A至图6E是示出了制造图5所示的半导体封装2的方法的截面图，并且可以省略参照图5给出的重复描述。
参照图6A，在制备第一布线结构350之后，可以在多个第一上表面连接焊盘380P2中的一些第一上表面连接焊盘上形成多个连接结构200。在一些实施例中，在第一布线结构350上形成暴露多个第一上表面连接焊盘380P2中的每一个第一上表面连接焊盘的一部分的掩模图案之后，通过对多个第一上表面连接焊盘380P2中的每一个第一上表面连接焊盘的暴露的部分执行电镀工艺，可以形成多个连接结构200。在形成多个连接结构200之后，可以去除掩模图案。
此后，可以将包括多个芯片焊盘120的至少一个半导体芯片100附接在第一布线结构350上。半导体芯片100可以附接在第一布线结构350上，使得多个芯片连接元件130布置在多个芯片焊盘120与第一布线结构350的多个第一上表面连接焊盘380P2中的一些第一上表面连接焊盘之间。在一些实施例中，在至少一个半导体芯片100的多个芯片焊盘120上形成包括UBM层132和覆盖UBM层132的导电帽134在内的多个芯片连接元件130中的每一个之后，其中形成有多个芯片连接元件130的至少一个半导体芯片100可以附接在第一布线结构350上。底填充层150可以被形成以填充至少一个半导体芯片100与第一布线结构350之间的空间。
参照图6B，可以在附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350上形成预备接合加强层230P。预备接合加强层230P可以形成为覆盖第一布线结构350的上表面、多个连接结构200中的每一个连接结构的上表面和侧表面、至少一个半导体芯片100的上表面、半导体芯片100的侧表面的至少一部分、以及底填充层150的侧表面。
参照图6C，可以形成覆盖预备接合加强层230P的预备封装元件250P。预备封装元件250P可以形成为包括比最上端处的预备接合加强层230P高的竖直水平处的上表面，以覆盖对多个连接结构200中的每一个连接结构的上表面进行覆盖的预备接合加强层230P的所有部分。
参照图6C和图6D，通过去除预备封装元件250P的一部分和预备接合加强层230P的一部分以暴露多个连接结构200，可以形成封装元件250和接合加强层230。
接合加强层230可以形成为覆盖第一布线结构350的上表面、多个连接结构200中的每一个连接结构的侧表面、至少一个半导体芯片100的上表面、半导体芯片100的侧表面的至少一部分、以及底填充层150的侧表面。接合加强层230可以不覆盖多个连接结构200的上表面。
参照图6E，可以在接合加强层230和封装元件250上形成包括第二重布线绝缘层410和多个第二重布线图案430的第二布线结构400，第二重布线图案430包括多个第二重布线线图案432和多个第二重布线过孔434。
此后，如图5所示，通过将多个外部连接端子500附接到多个第一下表面连接焊盘380P1，可以形成半导体封装2。
图7是根据实施例的半导体封装2a的截面图。
参照图7，半导体封装2a可以包括第一布线结构350、第一布线结构350上的第二布线结构400、以及布置在第一布线结构350与第二布线结构400之间的至少一个半导体芯片100。除了包括第一布线结构350来代替半导体封装1a中所包括的第一布线结构300之外，图7所示的半导体封装2a可以与图3所示的半导体封装2a基本相同，因此可以省略参照图3给出的重复描述。
封装元件250a可以在第一布线结构350的上表面上围绕半导体芯片100。封装元件250a可以填充第一布线结构350与第二布线结构400之间的空间。封装元件250a可以具有MUF结构，使得封装元件250a填充半导体芯片100的下表面与第一布线结构350的上表面之间的空间并且围绕多个芯片连接元件130。
接合加强层230a可以覆盖附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350。
附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350可以与封装元件250a间隔开，接合加强层230a在第一布线结构350与封装元件250a之间。例如，接合加强层230a可以布置在附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350与封装元件250a之间，并且可以沿第一布线结构350与封装元件250a之间的空间延伸。
接合加强层230a可以覆盖多个连接结构200中的每一个连接结构的侧表面。接合加强层230a可以不覆盖多个连接结构200中的每一个连接结构的上表面。接合加强层230a可以不覆盖多个连接结构200中的每一个连接结构的下表面。
接合加强层230a可以围绕至少一个半导体芯片100。例如，接合加强层230a可以覆盖至少一个半导体芯片100的上表面、侧表面和下表面。接合加强层230a可以围绕多个芯片连接元件130。接合加强层230a可以覆盖多个芯片焊盘120的侧表面的从半导体衬底110沿竖直方向突出的部分、以及多个芯片焊盘120的下表面的不与多个芯片连接元件130接触的部分。多个芯片连接元件130和封装元件250a可以彼此间隔开，接合加强层230a在多个芯片连接元件130和封装元件250a之间。
接合加强层230a可以覆盖第一布线结构350的上表面。例如，接合加强层230a可以与多个第一上表面连接焊盘380P2的上表面的一部分以及上表面阻焊层394的上表面接触。
图8A至图8E是示出了根据实施例的制造半导体封装2a的方法的放大截面图。图8A至图8E是示出了制造图7所示的半导体封装2a的方法的截面图，并且可以省略参照图6A至图6E和图5给出的重复描述。
参照图8A，在第一布线结构350上形成多个连接结构200之后，可以附接包括多个芯片焊盘120的至少一个半导体芯片100。
参照图8B，可以在附接有多个连接结构200和至少一个半导体芯片100的第一布线结构350上形成预备接合加强层230aP。预备接合加强层230aP可以形成为覆盖第一布线结构350的上表面、多个连接结构200中的每一个连接结构的上表面和侧表面、至少一个半导体芯片100的上表面、侧表面和下表面、以及多个芯片焊盘120。
参照图8C，可以形成覆盖预备接合加强层230aP的预备封装元件250aP。预备封装元件250aP可以形成为包括比最上端处的预备接合加强层230aP高的竖直水平处的上表面，以覆盖对多个连接结构200中的每一个连接结构的上表面进行覆盖的预备接合加强层230aP的所有部分。
参照图8C和图8D，通过去除预备封装元件250aP的一部分和预备接合加强层230aP的一部分以暴露多个连接结构200，可以形成封装元件250a和接合加强层230a。
接合加强层230a可以形成为覆盖第一布线结构300的上表面、多个连接结构200中的每一个连接结构的侧表面、至少一个半导体芯片100的上表面、半导体芯片100的侧表面的至少一部分、以及底填充层150的侧表面。接合加强层230a可以不覆盖多个连接结构200的上表面。
参照图8E，可以在接合加强层230a和封装元件250a上形成包括第二重布线绝缘层410和多个第二重布线图案430的第二布线结构400，第二重布线图案430包括多个第二重布线线图案432和多个第二重布线过孔434。
此后，如图7所示，通过将多个外部连接端子500附接到多个第一下表面连接焊盘380P1，可以形成半导体封装2a。
图9至图12是根据实施例的半导体封装1000的截面图。
参照图9，半导体封装1000可以包括下封装1和附接到下封装1上的上封装900。半导体封装1000可以包括PoP。下封装1可以包括图1所示的半导体封装1。
参照图10，半导体封装1000a可以包括下封装1a和附接到下封装1a上的上封装900。半导体封装1000a可以是PoP。下封装1a可以包括图3所示的半导体封装1a。
参照图11，半导体封装2000可以包括下封装2和附接到下封装2的上封装900。半导体封装2000可以包括PoP。下封装2可以包括图5所示的半导体封装2。
参照图12，半导体封装2000可以包括下封装2a和附接到下封装2a的上封装900。半导体封装2000a可以包括PoP。下封装2a可以包括图7所示的半导体封装2a。
一起参照图9至图12，上封装900可以包括上半导体芯片，该上半导体芯片包括上半导体器件912和多个上连接焊盘930。上封装900可以经由布置在多个上连接焊盘930与多个第二上表面连接焊盘430P2之间的多个封装连接端子950电连接到下封装1、1a、2和2a。上封装900可以附接到下封装1、1a、2和2a，使得多个上连接焊盘930面向下封装1、1a、2和2a。例如，上封装900可以经由附接到多个上连接焊盘930的多个封装连接端子950、多个第二重布线图案430和多个连接结构200，来电连接到第一布线结构300的多个第一重布线图案330或第一布线结构350的多个第一布线图案380。在一些实施例中，上半导体器件912可以包括存储器件，并且上半导体芯片可以包括存储器半导体芯片。例如，存储器件可以包括非易失性存储器件，例如闪存、PRAM、MRAM、FeRAM和RRAM。在一些实施例中，闪存可以包括易失性存储器件，例如DRAM和SRAM。
上封装900可以包括一个或多个上半导体芯片。上半导体芯片也可以通过倒装芯片方式安装在上封装900中，或者也可以经由接合线电连接到上封装900并使用管芯附接膜(DAF)安装在上封装900上。上封装900还可以包括在水平方向上彼此分开的多个上半导体芯片，并且还可以包括在竖直方向上堆叠的多个上半导体芯片。备选地，上封装900可以包括多个上半导体芯片，这些上半导体芯片通过电极彼此电连接，并且在竖直方向上堆叠。备选地，上封装900也可以包括一个半导体芯片。
换句话说，上封装900可以包括包含上半导体器件912的至少一个上半导体芯片，并且可以对应于任何类型的半导体封装，该半导体封装包括上封装900的下侧上的多个上连接焊盘930以电连接到下封装1、1a、2和2a。
尽管已经参照本公开的实施例具体示出和描述了本公开，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装，包括：
第一布线结构，包括：
多个第一布线图案，分别包括多个第一下表面连接焊盘和多个第一上表面连接焊盘；以及
第一基底绝缘层，围绕所述多个第一布线图案；
第二布线结构，包括：
多个第二布线图案，分别包括多个第二下表面连接焊盘和多个第二上表面连接焊盘；以及
第二基底绝缘层，围绕所述多个第二布线图案；
在所述第一布线结构与所述第二布线结构之间的半导体芯片；
封装元件，填充所述第一布线结构与所述第二布线结构之间的空间并围绕所述半导体芯片；
多个连接结构，穿透所述封装元件并将所述多个第一上表面连接焊盘中的一些第一上表面连接焊盘连接到所述多个第二下表面连接焊盘，所述多个连接结构与所述半导体芯片相邻；以及
接合加强层，在所述半导体芯片的侧表面的至少一部分和所述多个连接结构中的每一个连接结构的侧表面上。
2.根据权利要求1所述的半导体封装，其中，所述封装元件与所述多个连接结构中的每一个连接结构和所述半导体芯片间隔开。
3.根据权利要求1所述的半导体封装，其中，所述接合加强层在所述第一布线结构与所述封装元件之间、所述半导体芯片与所述封装元件之间、以及所述多个连接结构与所述封装元件之间。
4.根据权利要求1所述的半导体封装，其中，所述封装元件与所述第一基底绝缘层间隔开并与所述第二基底绝缘层接触，并且
其中，所述接合加强层在所述封装元件与所述第一基底绝缘层之间。
5.根据权利要求1所述的半导体封装，其中，所述半导体芯片包括：
多个芯片焊盘；以及
多个芯片连接元件，在所述多个芯片焊盘与所述多个第一上表面连接焊盘中的一些第一上表面连接焊盘之间。
6.根据权利要求5所述的半导体封装，还包括在所述半导体芯片与所述第一布线结构之间的底填充层，并且所述底填充层围绕所述多个芯片连接元件，
其中，所述接合加强层在所述多个连接结构的侧表面、所述第一布线结构的上表面、所述底填充层的侧表面、所述半导体芯片的侧表面、以及所述半导体芯片的上表面上。
7.根据权利要求5所述的半导体封装，其中，所述接合加强层在所述半导体芯片的上表面、侧表面和下表面上，所述接合加强层围绕所述多个芯片连接元件，并且
其中，所述封装元件填充所述半导体芯片与所述第一布线结构之间的空间。
8.根据权利要求7所述的半导体封装，其中，所述接合加强层的在所述多个连接结构的侧表面以及所述半导体芯片的上表面和侧表面上的部分具有第一厚度，并且
其中，所述接合加强层的在所述半导体芯片的下表面上的至少一部分和所述接合加强层的围绕所述多个芯片连接元件的部分具有小于所述第一厚度的第二厚度。
9.根据权利要求1所述的半导体封装，其中，所述第一布线结构和所述第二布线结构中的每一个包括重布线结构。
10.根据权利要求1所述的半导体封装，其中，所述第一布线结构包括印刷电路板，并且
其中，所述第二布线结构包括重布线结构。
11.一种半导体封装，包括：
第一布线结构，包括：
多个第一重布线图案，分别包括多个第一下表面连接焊盘和多个第一上表面连接焊盘；以及
第一重布线绝缘层，围绕所述多个第一重布线图案；
第二布线结构，包括：
多个第二重布线图案，分别包括多个第二下表面连接焊盘和多个第二上表面连接焊盘；以及
第二重布线绝缘层，围绕所述多个第二重布线图案；
在所述第一布线结构与所述第二布线结构之间的半导体芯片，所述半导体芯片包括多个芯片焊盘；
多个连接结构，分别将所述多个第一上表面连接焊盘连接到所述多个第二下表面连接焊盘，所述多个连接结构与所述半导体芯片相邻；接合加强层，在所述半导体芯片的至少一部分和所述多个连接结构中的每一个连接结构的侧表面上；
多个芯片连接元件，在所述多个第一上表面连接焊盘中的一些第一上表面连接焊盘与所述多个芯片焊盘之间；以及
封装元件，围绕所述多个连接结构和所述半导体芯片，填充所述第一布线结构与所述第二布线结构之间的空间，并且与所述多个连接结构中的每一个连接结构和所述半导体芯片间隔开，所述接合加强层在所述封装元件与所述多个连接结构中的每一个连接结构之间。
12.根据权利要求11所述的半导体封装，其中，所述接合加强层在所述第一布线结构的上表面、所述多个连接结构的上表面、所述半导体芯片的侧表面的至少一部分、以及所述半导体芯片的上表面上。
13.根据权利要求11所述的半导体封装，还包括在所述半导体芯片与所述第一布线结构之间的底填充层，所述底填充层围绕所述多个芯片连接元件，
其中，所述接合加强层在所述多个连接结构的侧表面、所述第一布线结构的上表面、所述底填充层的侧表面、所述半导体芯片的侧表面的至少一部分、以及所述半导体芯片的上表面上。
14.根据权利要求11所述的半导体封装，其中，所述接合加强层在所述多个连接结构的侧表面、所述第一布线结构的上表面、所述多个芯片连接元件的侧表面、所述半导体芯片的下表面、所述半导体芯片的侧表面、以及所述半导体芯片的上表面上。
15.根据权利要求11所述的半导体封装，其中，所述多个第一上表面连接焊盘从所述第一重布线绝缘层的上表面突出，并且
其中，所述多个第二下表面连接焊盘中的每一个第二下表面连接焊盘的下表面与所述第二重布线绝缘层的下表面共面。
16.根据权利要求15所述的半导体封装，其中，所述接合加强层在所述第一重布线绝缘层的上表面、所述多个第一上表面连接焊盘的侧表面的从所述第一重布线绝缘层的上表面突出的部分、所述多个第一上表面连接焊盘的上表面的不与所述多个连接结构接触的部分、以及所述多个连接结构的侧表面上。
17.根据权利要求15所述的半导体封装，其中，所述封装元件与所述第一重布线绝缘层的上表面间隔开，所述接合加强层在所述封装元件与所述第一重布线绝缘层之间，并且
其中，所述封装元件与所述第二重布线绝缘层接触。
18.一种半导体封装，包括：
第一重布线结构，包括：
多个第一重布线图案，分别包括多个第一下表面连接焊盘和多个第一上表面连接焊盘；以及
第一重布线绝缘层，围绕所述多个第一重布线图案；
在所述第一重布线结构上的半导体芯片，包括多个芯片焊盘；
第二重布线结构，包括：
在所述半导体芯片和所述第一重布线结构上的多个第二重布线图案，所述多个第二重布线图案分别包括多个第二下表面连接焊盘和多个第二上表面连接焊盘；以及
第二重布线绝缘层，围绕所述多个第二重布线图案；
多个连接结构，分别将所述多个第一上表面连接焊盘中的一些第一上表面连接焊盘连接到所述多个第二下表面连接焊盘，所述多个连接结构与所述半导体芯片相邻；以及
在所述多个第一上表面连接焊盘中的一些第一上表面连接焊盘与所述多个芯片焊盘之间的多个芯片连接元件，所述多个芯片连接元件分别包括所述多个芯片焊盘中的每一个芯片焊盘上的下凸块金属UBM层和导电帽，所述导电帽覆盖所述UBM层；
在所述半导体芯片与所述第一重布线结构之间的底填充层，所述底填充层围绕所述多个芯片连接元件；
接合加强层，在所述第一重布线结构的上表面、所述多个连接结构中的每一个连接结构的侧表面、所述底填充层的侧表面、所述半导体芯片的侧表面的至少一部分、以及所述半导体芯片的上表面上，所述接合加强层包括绝缘材料；以及
封装元件，填充所述第一重布线结构与所述第二重布线结构之间的空间，覆盖所述多个连接结构和所述半导体芯片，并且与所述第一重布线结构、所述半导体芯片、以及所述多个连接结构中的每一个连接结构间隔开，所述接合加强层在所述封装元件与所述第一重布线结构、所述半导体芯片、以及所述多个连接结构中的每一个连接结构之间。
19.根据权利要求18所述的半导体封装，其中，所述接合加强层包括氮氧化硅SiON。
20.根据权利要求18所述的半导体封装，其中，所述接合加强层的厚度为100nm至3μm。
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