JP2024096520A - 半導体パッケージ - Google Patents

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Abstract

【課題】製品信頼性が向上した半導体パッケージを提供する。【解決手段】本発明による半導体パッケージは、第１半導体基板１４０の上面に配置される第１信号配線構造体１１０と、下面に配置される第１パワー配線構造体１２０と、を含む第１半導体チップ１００と、第１信号配線構造体上に配置される第２信号配線構造体２１０を含む第２半導体チップ２００と、第２半導体チップ上に配置される第２パワー配線構造体３１０と、第１パワー配線構造体と第２パワー配線構造体を接続する第１パワー接続ピラー４００と、を有する。【選択図】図１

Description

本発明は、半導体パッケージに関し、特に、製品信頼性が向上した半導体パッケージに関する。
電子産業の飛躍的な発展及びユーザーの要求に応えて電子機器は、より小型化、軽量化及び多機能化しており、電気機器に使用される半導体パッケージも小型化、軽量化及び多機能化が求められている。
このために、２種類以上の半導体チップを一つの半導体パッケージ内に統合することによって、半導体パッケージの大きさを画期的に減少させながらも半導体パッケージの高容量化及び多機能化が可能になった。
このような半導体パッケージの製品信頼性の向上が課題となっている。
特開２００８－１９２７１４号公報
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、製品信頼性が向上した半導体パッケージを提供することにある。
上記目的を達成するためになされた本発明による半導体パッケージは、上面に配置される第１信号配線構造体と、下面に配置される第１パワー配線構造体と、を含む第１半導体チップと、前記第１信号配線構造体上に配置される第２信号配線構造体を含む第２半導体チップと、前記第２半導体チップ上に配置される第２パワー配線構造体と、前記第１パワー配線構造体と前記第２パワー配線構造体を接続する第１パワー接続ピラーと、を有することを特徴とする。
また、本発明の実施形態による半導体パッケージは、第１貫通ビアを含む第１半導体チップ、第１半導体チップ上に配置され、第２貫通ビアを含む第２半導体チップ、第２半導体チップ上に配置されるパワー伝送基板及び第１半導体チップとパワー伝送基板を接続するパワー接続ピラーを有し、第１半導体チップは第１貫通ビア上に配置される第１信号配線構造体と、第１貫通ビアの下部に配置される第１パワー配線構造体を含み、第２半導体チップは第２貫通ビアの下部に配置され、第１信号配線構造体と接触する第２信号配線構造体を含み、パワー伝送基板は、第２貫通ビア上に配置される第２パワー配線構造体を含み、パワー接続ピラーは第１パワー配線構造体と第２パワー配線構造体の間で延長され、パワー接続ピラーは第２半導体チップの外側に配置される。
また、本発明の実施形態による半導体パッケージは、上面に配置される第１信号配線構造体と、下面に配置される第１パワー配線構造体と、第１信号配線構造体及び第１パワー配線構造体と接続される第１貫通ビアを含む第１半導体チップ、第１信号配線構造体上に配置される第２信号配線構造体及び第２信号配線構造体と接続される第２貫通ビアを含む第２半導体チップ、第２半導体チップ上に配置され、第２貫通ビアと接続される第２パワー配線構造体、第２パワー配線構造体と第１信号配線構造体の間に配置され、第２半導体チップを囲むモールド膜、第１パワー配線構造体と第２パワー配線構造体を接続し、モールド膜を貫通するパワー接続ピラー、第２パワー配線構造体上に配置されるパワー配線基板及び第１半導体チップの下部に配置され、第１パワー配線構造体と接続される下部バンプを有し、第２パワー配線構造体とパワー配線基板の幅は同じである。
本発明に係る半導体パッケージによれば、電源信号と電源信号を除いたその他の信号を区別して半導体チップに提供することによって信号を安定的に提供することができ、電源信号と電源信号を除いたその他の信号が区別されてそれぞれの配線構造体を介して提供される場合、配線が微細でなくてもよく、したがって、電源信号及び電源信号を除いたその他の信号が半導体チップに安定的に伝達されるという効果がある。
本発明の実施形態による半導体パッケージの概略構成を説明するための断面図である。 本発明の他の実施形態による半導体パッケージの概略構成を説明するための断面図である。 本発明のまた他の実施形態による半導体パッケージの概略構成を説明するための断面図である。 本発明の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の他の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の他の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の他の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の他の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。 本発明の他の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。
次に、本発明に係る半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態による半導体パッケージの概略構成を説明するための断面図である。
図１を参照すると、本発明の実施形態による半導体パッケージは、第１半導体チップ１００、第２半導体チップ２００、上部パワー配線構造体３００、及びパワー接続ピラー４００を含む。
第１半導体チップ１００は、第１信号配線構造体１１０、第１パワー配線構造体１２０、第１貫通ビア１３０及び第１半導体基板１４０を含む。
第１半導体基板１４０は、例えば、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）であり得る。
他の例としては、第１半導体基板１４０は、シリコン基板であり得る。
また他の例としては、第１半導体基板１４０は、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素又はアンチモン化ガリウムを含み得るが、これに制限されるものではない。
第１半導体基板１４０は、導電領域、例えば、不純物がドープされたウェル（ｗｅｌｌ）又は不純物がドープされた構造物を含み得る。
第１半導体基板１４０は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を有することができる。
第１信号配線構造体１１０は、第１半導体基板１４０の上面に配置される。
第１信号配線構造体１１０は、多様な種類の複数の個別素子（ｉｎｄｉｖｉｄｕａｌ ｄｅｖｉｃｅｓ）及び層間絶縁膜を含む。
個別素子とは、多様な微細電子素子（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）、例えば、ＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ）などのようなＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）などのようなイメージセンサ、ＭＥＭＳ（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、能動素子、受動素子などを含み得る。
第１信号配線構造体１１０は、第２半導体チップ２００の下部に配置される。
第１信号配線構造体１１０は、第１半導体基板１４０と第２半導体チップ２００の間に配置される。
第１信号配線構造体１１０の個別素子は、第１半導体基板１４０内に形成された導電領域と電気的に接続される。
第１信号配線構造体１１０の個別素子は、絶縁膜によって隣り合う他の個別素子と電気的に分離される。
第１信号配線構造体１１０は、複数の個別素子の内の少なくとも２個、又は複数の個別素子と第１半導体基板１４０の導電領域を電気的に接続する第１信号配線ライン１１１を含む。
第１信号配線構造体１１０は、第１信号配線ライン１１１及び第１絶縁層１１２を含む。
第１信号配線ライン１１１は、第１絶縁層１１２内に配置される。
第１信号配線ライン１１１は、金属配線層及びビアプラグを含む。
例えば、第１信号配線ライン１１１は、２個以上の金属配線層又は２個以上のビアプラグが交互に積層される多層構造である。
第１信号配線ライン１１１は、導電性物質を含み得る。
例えば、第１信号配線ライン１１１は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金を含み得るが、これに限定されるものではない。
第１絶縁層１１２は、感光性絶縁物（Ｐｈｏｔｏｉｍａｇｅａｂｌｅ ｄｉｅｌｅｃｔｒｉｃ）からなる。
例えば、第１絶縁層１１２は、感光性ポリマーを含む。
感光性ポリマーは、例えば、感光性ポリイミド、ポリベンゾオキサゾール、フェノール系ポリマー、及びベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）系ポリマーの内の少なくとも一つで形成される。
他の例として、第１絶縁層１１２は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜で形成され得る。
図に示していないが、第１信号配線構造体１１０は、基板を含む。
第１信号配線構造体１１０の基板は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）又はセラミック基板である。
ただし、本発明の技術的思想は、これに制限されるものではない。
第１信号配線構造体１１０の基板は、フェノール樹脂、エポキシ樹脂、ポリイミドの内の選択される少なくとも一つの物質からなる。
第１信号配線構造体１１０の基板は、４官能エポキシ（ｔｅｔｒａｆｕｎｃｔｉｏｎａｌ ｅｐｏｘｙ）、ポリフェニレンエーテル（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒ）、エポキシ／ポリフェニレンオキシド（ｅｐｏｘｙ／ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｏｘｉｄｅ）、ＢＴ（ｂｉｓｍａｌｅｉｍｉｄｅ ｔｒｉａｚｉｎｅ）、サーマウント（ｔｈｅｒｍｏｕｎｔ）、シアネートエステル（ｃｙａｎａｔｅ ｅｓｔｅｒ）及び液晶高分子（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）の内から選択される少なくとも一つの物質を含み得る。
第１信号配線構造体１１０の基板は、無機フィラーとともにガラス繊維（ｇｌａｓｓ ｆｉｂｅｒ、ｇｌａｓｓ ｃｌｏｔｈ、ｇｌａｓｓ ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（Ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、又はＦＲ－４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）を含み得る。
図に示していないが、第１信号配線構造体１１０上には第１信号配線構造体１１０内の第１信号配線ライン１１１と他の構造物を外部衝撃や湿気から保護するためのパッシベーション層が形成され得る。
第１パワー配線構造体１２０は、第１半導体基板１４０の下面に配置される。
第１パワー配線構造体１２０は、多様な種類の複数の個別素子（ｉｎｄｉｖｉｄｕａｌ ｄｅｖｉｃｅｓ）及び層間絶縁膜を含む。
個別素子とは、多様な微細電子素子（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）、例えば、ＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ）などのようなＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）などのようなイメージセンサ、ＭＥＭＳ（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、能動素子、受動素子などを含み得る。
第１パワー配線構造体１２０の個別素子は、第１半導体基板１４０内に形成された導電領域と電気的に接続される。
第１パワー配線構造体１２０の個別素子は、絶縁膜によって隣り合う他の個別素子と電気的に分離される。
第１パワー配線構造体１２０は、複数の個別素子の内の少なくとも２個、又は複数の個別素子と第１半導体基板１４０の導電領域を電気的に接続する第１パワー配線ライン１２１を含む。
第１パワー配線構造体１２０は、第１パワー配線ライン１２１及び第２絶縁層１２２を含む。
第１パワー配線ライン１２１は、第２絶縁層１２２内に配置される。
第１パワー配線ライン１２１は、導電性物質を含む。
例えば、第１パワー配線ライン１２１は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金を含み得るが、これに限定されるものではない。
第２絶縁層１２２は、感光性絶縁物（Ｐｈｏｔｏｉｍａｇｅａｂｌｅ ｄｉｅｌｅｃｔｒｉｃ）からなる。
例えば、第２絶縁層１２２は、感光性ポリマーを含む。
感光性ポリマーは、例えば、感光性ポリイミド、ポリベンゾオキサゾール、フェノール系ポリマー、及びベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）系ポリマーの内の少なくとも一つで形成される。
他の例として、第２絶縁層１２２は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜で形成される。
図に示していないが、第１パワー配線構造体１２０は、基板を含む。
第１パワー配線構造体１２０の基板は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）又はセラミック基板である。
ただし、本発明の技術的思想はこれに制限されるものではない。
第１パワー配線構造体１２０の基板は、フェノール樹脂、エポキシ樹脂、ポリイミドの内から選択される少なくとも一つの物質からなる。
第１パワー配線構造体１２０の基板は、４官能エポキシ（ｔｅｔｒａｆｕｎｃｔｉｏｎａｌ ｅｐｏｘｙ）、ポリフェニレンエーテル（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒ）、エポキシ／ポリフェニレンオキシド（ｅｐｏｘｙ／ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｏｘｉｄｅ）、ＢＴ（ｂｉｓｍａｌｅｉｍｉｄｅ ｔｒｉａｚｉｎｅ）、サーマウント（ｔｈｅｒｍｏｕｎｔ）、シアネートエステル（ｃｙａｎａｔｅ ｅｓｔｅｒ）及び液晶高分子（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）の内から選択される少なくとも一つの物質を含む。
第１パワー配線構造体１２０の基板は、無機フィラーとともにガラス繊維（ｇｌａｓｓ ｆｉｂｅｒ、ｇｌａｓｓ ｃｌｏｔｈ、ｇｌａｓｓ ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（Ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、又はＦＲ－４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）を含み得る。
図に示していないが、第１パワー配線構造体１２０上には第１パワー配線構造体１２０内の第１パワー配線ライン１２１と他の構造物を外部衝撃や湿気から保護するためのパッシベーション層が形成され得る。
第１貫通ビア１３０は、第１半導体基板１４０を貫通する。
第１貫通ビア１３０は、第１半導体基板１４０の上面から下面に向かって延長される。
第１貫通ビア１３０は、第１パワー配線構造体１２０内に備えられた第１パワー配線ライン１２１と接続される。
第１貫通ビア１３０は、第２信号配線構造体２１０内の第２信号配線ライン２１１と接続される。
第１貫通ビア１３０は、柱形状の表面に形成されるバリア膜及びバリア膜の内部を埋める埋め込み導電層を含む。
バリア膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、及びＮｉＢの内の少なくとも一つを含み得るが、これに制限されるものではない。
埋め込み導電層は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷなどのＣｕ合金、Ｗ、Ｗ合金、Ｎｉ、Ｒｕ及びＣｏの内の少なくとも一つを含み得るが、これに制限されるものではない。
一実施形態で、第１半導体基板１４０と第１貫通ビア１３０の間には絶縁膜が介在してもよい。
絶縁膜は、酸化膜、窒化膜、炭化膜、ポリマー又はこれらの組み合わせを含み得るが、これに制限されるものではない。
下部パッド１８０は、第１半導体チップ１００の下面に配置される。
下部パッド１８０は、下部パッシベーション膜１７０内に配置される。
下部パッド１８０は、第１パワー配線ライン１２１と電気的に接続される。
下部パッド１８０は、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及び金（Ａｕ）の内から選択される少なくとも一つを含み得る。
外部バンプ１９０は、第１半導体チップ１００及び第２半導体チップ２００の動作のための制御信号、電源信号、又は接地信号の内の少なくとも一つを外部から提供を受ける。
外部バンプ１９０は、第１半導体チップ１００及び第２半導体チップ２００に保存されるデータ信号を外部から提供を受ける。
外部バンプ１９０は、第１半導体チップ１００及び第２半導体チップ２００に保存されたデータを外部に提供する。
例えば、外部バンプ１９０は、ピラー構造、ボール構造又ははんだ層からなる。
第１信号配線構造体１１０は、第１半導体チップ１００と第２半導体チップ２００の間でデータ信号を提供する。
例えば、第１信号配線構造体１１０は、第２半導体チップ２００に保存されたデータに関する信号を出力するために外部バンプ１９０に提供する。
他の例としては、第１信号配線構造体１１０は、外部バンプ１９０から提供された第２半導体チップ２００に保存されるデータ信号を第２半導体チップ２００に提供する。
第１信号配線構造体１１０は、第１半導体チップ１００に提供される信号及び第１半導体チップ１００が出力する信号の内の電源信号を除いた信号を伝達する。
第１信号配線構造体１１０は、第１貫通ビア１３０と直接接続される。
具体的には、第１信号配線構造体１１０の第１信号配線ライン１１１は、第１貫通ビア１３０と直接接触する。
第１信号配線構造体１１０は、第２信号配線構造体２１０と直接接続される。
具体的には、第１信号配線構造体１１０の第１信号配線ライン１１１は、第２信号配線構造体２１０の第２信号配線ライン２１１と電気的に接続される。
第１パワー配線構造体１２０は、第１半導体チップ１００にパワーを供給する。
例えば、第１パワー配線構造体１２０は、外部バンプ１９０を介して半導体パッケージの外部から提供された電源信号を第１半導体チップ１００に提供する。
すなわち、第１パワー配線構造体１２０は、第１半導体チップ１００のパワーデリバリーネットワーク（ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ：ＰＤＮ）であり得る。
第１パワー配線構造体１２０は、第１貫通ビア１３０と直接接続される。
具体的には、第１パワー配線構造体１２０の第１パワー配線ライン１２１は、第１貫通ビア１３０と直接接触する。
第１パワー配線ライン１２１と第１貫通ビア１３０の間には他のいかなる構成も介在しなくてもよい。
第１パワー配線ライン１２１は、下部パッド１８０及び外部バンプ１９０を介して提供を受けたパワーを、第１貫通ビア１３０を介して第１半導体チップ１００に供給する。
第１パワー配線構造体１２０は、パワー接続ピラー４００を介して第２パワー配線構造体３１０と接続される。
第１パワー配線構造体１２０は、パワー接続ピラー４００を介して第２パワー配線構造体３１０にパワーを直接供給する。
第２半導体チップ２００は、第１半導体チップ１００上に配置される。
第２半導体チップ２００は、第２信号配線構造体２１０、第２貫通ビア２３０、及び第２半導体基板２４０を含む。
第１半導体チップ１００は、アプリケーションプロセッサチップ又はロジックチップであり得る。
例えば、第１半導体チップ１００は、マイクロプロセッサ、アナログ素子、デジタルシグナルプロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、又はアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であり得る。
第２半導体チップ２００は、メモリチップであり得る。
第２半導体チップ２００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリチップであり得る。
他の例としては、第２半導体チップ２００は、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）又はＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）のような不揮発性メモリチップであり得る。
他の例としては、第２半導体チップ２００は、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）であり得る。
第２半導体チップ２００の幅は、第１半導体チップ１００の幅より小さい。
具体的には、第２方向Ｄ２において、第２半導体チップ２００の幅は、第１半導体チップ１００の幅より小さい。
第２半導体チップ２００の側壁２００ＳＷは、第１半導体チップ１００の側壁１００ＳＷより内側に配置される。
第２貫通ビア２３０及び第２半導体基板２４０に関連する説明は、第１貫通ビア１３０及び第１半導体基板１４０に関連する説明と実質的に同様であるため省略する。
第２貫通ビア２３０は、第２半導体基板２４０を貫通する。
第２貫通ビア２３０は、第２パワー配線構造体３１０内に備えられた第２パワー配線ライン３１１と接続される。
第２貫通ビア２３０は、第２信号配線構造体２１０内の第２信号配線ライン２１１と接続される。
第２信号配線構造体２１０は、第１信号配線構造体１１０上に配置される。
第２信号配線構造体２１０の下面は、第１信号配線構造体１１０の上面と同一平面上に配置される。
第２信号配線構造体２１０の下面は、第１信号配線構造体１１０の上面と接触する。
第２信号配線構造体２１０は、第１信号配線構造体１１０と直接接続される。
具体的には、第２信号配線構造体２１０の第２信号配線ライン２１１は、第１信号配線構造体１１０の第１信号配線ライン１１１と直接接触する。
第２信号配線構造体２１０と第１信号配線構造体１１０の間には他の構成が介在しなくてもよい。
第２信号配線構造体２１０の幅は、第１信号配線構造体１１０の幅より小さい。
具体的には、第２方向Ｄ２において、第２信号配線構造体２１０の幅は、第１信号配線構造体１１０の幅より小さい。
第２信号配線構造体の側壁２１０ＳＷは、第１信号配線構造体の側壁１１０ＳＷより内側に配置される。
第２信号配線構造体２１０は、第１半導体チップ１００と第２半導体チップ２００の間でデータ信号を提供する。
例えば、第２信号配線構造体２１０は、第２半導体チップ２００に保存されたデータに関する信号を出力して第１信号配線構造体１１０に提供する。
他の例としては、第２信号配線構造体２１０は、外部バンプ１９０から提供された第２半導体チップ２００に保存されるデータ信号を第２半導体チップ２００に提供する。
第２信号配線構造体２１０は、第２半導体チップ２００に提供される信号及び第２半導体チップ２００が出力する信号の内の電源信号を除いた信号を伝達する。
第２半導体チップ２００は、モールド膜１０１により囲まれる。
モールド膜１０１は、第２半導体チップの側壁２００ＳＷ上に配置される。
モールド膜１０１は、例えば、酸化物を含む。
上部パワー配線構造体３００は、第２半導体チップ２００上に配置される。
上部パワー配線構造体３００は、第２パワー配線構造体３１０及びパワー配線基板３５０を含む。
上部パワー配線構造体３００の幅は、第２半導体チップ２００の幅より大きい。
具体的には、第２方向Ｄ２において、上部パワー配線構造体３００の幅は、第２半導体チップ２００の幅より大きい。
上部パワー配線構造体の側壁３００ＳＷは、第２半導体チップの側壁２００ＳＷより外側に配置される。
図１では上部パワー配線構造体３００の幅は、第１半導体チップ１００の幅と同一に示しているが、実施形態はこれに限られない。
第２パワー配線構造体３１０は、第２半導体チップ２００上に配置される。
具体的には、第２パワー配線構造体３１０は、第２半導体基板２４０上に配置される。
第２パワー配線構造体３１０は、第２貫通ビア２３０と接続される。
具体的には、第２パワー配線構造体３１０の第２パワー配線ライン３１１は、第２貫通ビア２３０と直接接触する。
第２パワー配線構造体３１０の幅は、第２信号配線構造体２１０の幅より大きい。
第２パワー配線構造体の側壁３１０ＳＷは、第２信号配線構造体の側壁２１０ＳＷより外側に配置される。
第２パワー配線構造体３１０は、パワー配線基板３５０の下部に配置される。
第２パワー配線構造体３１０は、パワー接続ピラー４００を介して第１パワー配線構造体１２０と接続される。
第２パワー配線構造体３１０は、第２半導体チップ２００にパワーを供給する。
例えば、第２パワー配線構造体３１０は、外部バンプ１９０を介して半導体パッケージの外部から提供された電源信号を第２半導体チップ２００に提供する。
すなわち、第２パワー配線構造体３１０は、第２半導体チップ２００のパワーデリバリーネットワーク（ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ：ＰＤＮ）であり得る。
第２パワー配線構造体３１０は、第１パワー配線構造体１２０及びパワー接続ピラー４００を介して電源信号の提供を直接受ける。
パワー配線基板３５０は、電源信号を第２パワー配線構造体３１０に提供する。
図に示していないが、パワー配線基板３５０は、配線と素子を含む。
パワー配線基板３５０の配線と素子は、第２パワー配線構造体３１０と接続される。
パワー配線基板３５０は、パワー接続ピラー４００を介して第１半導体チップ１００及び第２半導体チップ２００にパワーを提供する。
パワー接続ピラー４００は、第１半導体チップ１００と上部パワー配線構造体３００の間で延長される。
例えば、パワー接続ピラー４００は、第１半導体チップ１００に垂直な第３方向Ｄ３に延長される。
パワー接続ピラー４００は、第２半導体チップ２００の外側に配置される。
パワー接続ピラー４００は、第２半導体チップの側壁２００ＳＷの外側に配置される。
パワー接続ピラー４００は、第１半導体チップの側壁１００ＳＷと第２半導体チップの側壁２００ＳＷの間に配置される。
パワー接続ピラー４００は、上部パワー配線構造体の側壁３００ＳＷと第２半導体チップの側壁２００ＳＷの間に配置される。
パワー接続ピラー４００は、第２半導体チップ２００と離隔する。
パワー接続ピラー４００は、第１半導体チップ１００と上部パワー配線構造体３００を電気的に接続する。
具体的には、パワー接続ピラー４００は、第１パワー配線構造体１２０と第２パワー配線構造体３１０を接続する。
パワー接続ピラー４００の下面は、第１パワー配線構造体１２０の上面と同一平面上に配置される。
パワー接続ピラー４００の上面は、第２パワー配線構造体３１０の下面と同一平面上に配置される。
パワー接続ピラー４００は、第１パワー配線ライン１２１及び第２パワー配線ライン３１１と接触する。
パワー接続ピラー４００は、モールド膜１０１を貫通する。
パワー接続ピラー４００の一部は、モールド膜１０１により囲まれる。
パワー接続ピラー４００は、第１半導体チップ１００の一部を貫通する。
パワー接続ピラー４００は、第１半導体チップ１００の第１信号配線構造体１１０と第１半導体基板１４０を貫通する。
パワー接続ピラー４００は、第２半導体チップ２００の動作に求められるパワーを第２半導体チップ２００に提供する。
例えば、パワー接続ピラー４００は、第２半導体チップ２００に提供される電源信号を第２パワー配線構造体３１０に提供する。
すなわち、第２半導体チップ２００は、第２パワー配線構造体３１０を介して電源信号の提供を受ける。
パワー接続ピラー４００は、伝導性物質を含む。
例えば、パワー接続ピラー４００は、銅（Ｃｕ）を含む。
第１パワー配線構造体１２０は、第１半導体チップ１００の動作に必要な複数の信号の内の電源信号のみを第１半導体チップ１００とやりとりする。
第２パワー配線構造体３１０は、第２半導体チップ２００の動作に必要な複数の信号の内の電源信号のみを第２半導体チップ２００とやりとりする。
電源信号と電源信号を除いたその他の信号を区別して半導体チップに提供することによって、信号を安定的に提供することができる。
例えば、電源信号と電源信号を除いたその他の信号が区別されずに一つの配線構造体を介して提供される場合、配線が微細に形成され得る。
反面、電源信号と電源信号を除いたその他の信号が区別されてそれぞれの配線構造体を介して提供される場合、配線が微細でなくてもよい。
したがって、電源信号及び電源信号を除いたその他の信号が半導体チップに安定的に伝達されることができる。
図２は、本発明の他の実施形態による半導体パッケージの概略構成を説明するための断面図である。
説明の便宜上、図１を参照して説明した内容と異なる点を中心に説明する。
図２を参照すると、本発明の他の実施形態による半導体パッケージは、第１半導体チップ～第５半導体チップ（１００、２００、５００、６００、７００）、上部パワー配線構造体３００、第１パワー接続ピラー～第４パワー接続ピラー（４１０～４４０）、第１信号配線構造体１１０、第２信号配線構造体２１０、第３信号配線構造体５１０、第４信号配線構造体６１０、及び第５信号配線構造体７１０を含む。
第１半導体チップ～第５半導体チップ（１００、２００、５００、６００、７００）は、順次積層される。
例えば、第２半導体チップ２００は、第１半導体チップ１００上に配置される。
第３半導体チップ５００は、第２半導体チップ２００上に配置される。
第４半導体チップ６００は、第３半導体チップ５００上に配置される。
第５半導体チップ７００は、第４半導体チップ６００上に配置される。
第２半導体チップ２００と第３半導体チップ～第５半導体チップ（５００～７００）の幅は、第１半導体チップ１００の幅より小さい。
具体的には、第２方向Ｄ２において、第２半導体チップ２００と第３半導体チップ～第５半導体チップ（５００～７００）の幅は、第１半導体チップ１００の幅より小さい。
第２半導体チップ２００は、第１モールド膜１０１により囲まれる。
第３半導体チップ５００は、第２モールド膜１０２により囲まれる。
第４半導体チップ６００は、第３モールド膜１０３により囲まれる。
第５半導体チップ７００は、第４モールド膜１０４により囲まれる。
第３半導体チップ～第５半導体チップ（５００～７００）は、第２半導体チップ２００に関連する説明と実質的に同様であるため省略する。
上部パワー配線構造体３００は、第２パワー配線構造体３１０、第３パワー配線構造体３２０、第４パワー配線構造体３３０、及び第５パワー配線構造体３４０を含む。
上部パワー配線構造体３００は、第２半導体チップ２００、第３半導体チップ５００、第４半導体チップ６００、及び第５半導体チップ７００の動作に必要な複数の信号の内の電源信号のみを第２半導体チップ２００、第３半導体チップ５００、第４半導体チップ６００、及び第５半導体チップ７００に提供する。
第２パワー配線構造体３１０は、第２半導体チップ２００上に配置される。
第２パワー配線構造体３１０は、第２半導体チップ２００に電源信号を提供する。
第２パワー配線構造体３１０は、第２半導体チップ２００と直接接触する。
第２パワー配線構造体３１０は、第２半導体チップ２００の第２貫通ビア２３０と電気的に接続される。
第３パワー配線構造体３２０は、第３半導体チップ５００上に配置される。
第３パワー配線構造体３２０は、第３半導体チップ５００に電源信号を提供する。
第３パワー配線構造体３２０は、第３半導体チップ５００と直接接触する。
第３パワー配線構造体３２０は、第３半導体チップ５００の第３貫通ビア５３０と電気的に接続される。
第４パワー配線構造体３３０は、第４半導体チップ６００上に配置される。
第４パワー配線構造体３３０は、第４半導体チップ６００に電源信号を提供する。
第４パワー配線構造体３３０は、第４半導体チップ６００と直接接触する。
第４パワー配線構造体３３０は、第４半導体チップ６００の第４貫通ビア６３０と電気的に接続される。
第５パワー配線構造体３４０は、第５半導体チップ７００上に配置される。
第５パワー配線構造体３４０は、パワー配線基板３５０の一部である。
第５パワー配線構造体３４０は、第５半導体チップ７００に電源信号を提供する。
第５パワー配線構造体３４０は、第５半導体チップ７００と直接接触する。
第５パワー配線構造体３４０は、第５半導体チップ７００の第５貫通ビア７３０と電気的に接続される。
第１パワー接続ピラー４１０は、第１パワー配線構造体１２０と第２パワー配線構造体３１０を接続する。
第１パワー接続ピラー４１０は、第１パワー配線構造体１２０と第２パワー配線構造体３１０の間で延長される。
第１パワー接続ピラー４１０は、第１モールド膜１０１を貫通する。
第２パワー接続ピラー４２０は、第２パワー配線構造体３１０と第３パワー配線構造体３２０を接続する。
第２パワー接続ピラー４２０は、第２パワー配線構造体３１０と第３パワー配線構造体３２０の間で延長される。
第２パワー接続ピラー４２０は、第２モールド膜１０２を貫通する。
第３パワー接続ピラー４３０は、第３パワー配線構造体３２０と第４パワー配線構造体３３０を接続する。
第３パワー接続ピラー４３０は、第３パワー配線構造体３２０と第４パワー配線構造体３３０の間で延長される。
第３パワー接続ピラー４３０は、第３モールド膜１０３を貫通する。
第４パワー接続ピラー４４０は、第４パワー配線構造体３３０と第５パワー配線構造体３４０を接続する。
第４パワー接続ピラー４４０は、第４パワー配線構造体３３０と第５パワー配線構造体３４０の間で延長される。
第４パワー接続ピラー４４０は、第４モールド膜１０４を貫通する。
第２パワー配線構造体３１０は、第１パワー接続ピラー４１０を介して第１パワー配線構造体１２０から第２半導体チップ２００の電源信号の提供を受ける。
具体的には、第２半導体チップ２００の電源信号は、外部バンプ１９０を介して第１パワー配線構造体１２０に提供される。
第１パワー配線構造体１２０に提供された第２半導体チップ２００の電源信号は、第１パワー接続ピラー４１０を介して第２パワー配線構造体３１０に提供される。
第２パワー配線構造体３１０は、第２半導体チップ２００に電源信号を提供する。
すなわち、第２パワー配線構造体３１０は、第２半導体チップ２００の動作に必要なパワーを提供する。
第３パワー配線構造体３２０は、第１パワー接続ピラー４１０及び第２パワー接続ピラー４２０を介して第１パワー配線構造体１２０から第３半導体チップ５００の電源信号の提供を受ける。
具体的には、第３半導体チップ５００の電源信号は、外部バンプ１９０を介して第１パワー配線構造体１２０に提供される。
第１パワー配線構造体１２０に提供された第３半導体チップ５００の電源信号は、第１パワー接続ピラー４１０及び第２パワー接続ピラー４２０を介して第３パワー配線構造体３２０に提供される。
第３パワー配線構造体３２０は、第３半導体チップ５００に電源信号を提供する。
すなわち、第３パワー配線構造体３２０は、第３半導体チップ５００の動作に必要なパワーを提供する。
第４パワー配線構造体３３０は、第１パワー接続ピラー４１０、第２パワー接続ピラー４２０、及び第３パワー接続ピラー４３０を介して第１パワー配線構造体１２０から第４半導体チップ６００の電源信号の提供を受ける。
具体的には、第４半導体チップ６００の電源信号は、外部バンプ１９０を介して第１パワー配線構造体１２０に提供される。
第１パワー配線構造体１２０に提供された第４半導体チップ６００の電源信号は、第１パワー接続ピラー４１０、第２パワー接続ピラー４２０、及び第３パワー接続ピラー４３０を介して第４パワー配線構造体３３０に提供される。
第４パワー配線構造体３３０は、第４半導体チップ６００に電源信号を提供する。
すなわち、第４パワー配線構造体３３０は、第４半導体チップ６００の動作に必要なパワーを提供する。
第５パワー配線構造体３４０は、第１パワー接続ピラー４１０、第２パワー接続ピラー４２０、第３パワー接続ピラー４３０、及び第４パワー接続ピラー４４０を介して第１パワー配線構造体１２０から第５半導体チップ７００の電源信号の提供を受ける。
具体的には、第５半導体チップ７００の電源信号は、外部バンプ１９０を介して第１パワー配線構造体１２０に提供される。
第１パワー配線構造体１２０に提供された第５半導体チップ７００の電源信号は、第１パワー接続ピラー４１０、第２パワー接続ピラー４２０、第３パワー接続ピラー４３０、及び第４パワー接続ピラー４４０を介して第５パワー配線構造体３４０に提供される。
第５パワー配線構造体３４０は、第５半導体チップ７００に電源信号を提供する。
すなわち、第５パワー配線構造体３４０は、第５半導体チップ７００の動作に必要なパワーを提供する。
第１信号配線構造体１１０、第２信号配線構造体２１０、第３信号配線構造体５１０、第４信号配線構造体６１０、及び第５信号配線構造体７１０は、動作のための制御信号、又は接地信号などを第１半導体チップ～第５半導体チップ（１００、２００、５００、６００、７００）に提供する。
また、第１信号配線構造体１１０、第２信号配線構造体２１０、第３信号配線構造体５１０、第４信号配線構造体６１０、及び第５信号配線構造体７１０は、第１半導体チップ～第５半導体チップ（１００、２００、５００、６００、７００）が出力する信号を外部バンプ１９０に伝達する。
第１信号配線構造体１１０、第２信号配線構造体２１０、第３信号配線構造体５１０、第４信号配線構造体６１０、及び第５信号配線構造体７１０は、動作に必要な複数の信号の内の電源信号を除いた信号を第１半導体チップ１００、第２半導体チップ２００、第３半導体チップ～第５半導体チップ（５００～７００）とやりとりする。
第１パワー配線構造体１２０、第２パワー配線構造体３１０、第３パワー配線構造体３２０、第４パワー配線構造体３３０、第５パワー配線構造体３４０は、動作に必要な複数の信号の内の電源信号のみを第１半導体チップ１００、第２半導体チップ２００、第３半導体チップ～第５半導体チップ（５００～７００）とやりとりする。
電源信号と電源信号を除いたその他の信号を区別して半導体チップに提供することによって信号を安定的に提供することができる。
例えば、電源信号と電源信号を除いたその他の信号が区別されずに一つの配線構造体を介して提供される場合、配線が微細に形成され得る。
反面、電源信号と電源信号を除いたその他の信号が区別されてそれぞれの配線構造体を介して提供される場合、配線が微細でなくてもよい。
したがって、電源信号及び電源信号を除いたその他の信号が半導体チップに安定的に伝達されることができる。
図３は、本発明のまた他の実施形態による半導体パッケージの概略構成を説明するための断面図である。
説明の便宜上、図１及び図２を参照して説明した内容と異なる点を中心に説明する。
図３を参照すると、本発明のまた他の実施形態による半導体パッケージは、第１パワー接続ピラー～第８パワー接続ピラー（４１０～４８０）を含む。
第５パワー接続ピラー４５０は、第１パワー配線構造体１２０と第３パワー配線構造体３２０を接続する。
第５パワー接続ピラー４５０は、第１パワー配線構造体１２０と第３パワー配線構造体３２０の間で延長される。
第５パワー接続ピラー４５０は、第１信号配線構造体１１０、第２パワー配線構造体３１０、第１モールド膜１０１、及び第２モールド膜１０２を貫通する。
第３パワー配線構造体３２０は、第３半導体チップ５００の電源信号を、第６パワー接続ピラー４６０を介して第１パワー配線構造体１２０から提供を受ける。
第６パワー接続ピラー４６０は、第３パワー配線構造体３２０と第５パワー配線構造体３４０を接続する。
第６パワー接続ピラー４６０は、第３パワー配線構造体３２０と第５パワー配線構造体３４０の間で延長される。
第６パワー接続ピラー４６０は、第４パワー配線構造体３３０、第３モールド膜１０３、第４モールド膜１０４を貫通する。
第５パワー配線構造体３４０は、第５半導体チップ７００の電源信号を、第６パワー接続ピラー４６０を介して第３パワー配線構造体３２０から提供を受ける。
第３パワー配線構造体３２０は、第５半導体チップ７００の電源信号を第１パワー接続ピラー４１０及び第２パワー接続ピラー４２０を介して第１パワー配線構造体１２０から提供を受ける。
第７パワー接続ピラー４７０は、第２パワー配線構造体３１０と第５パワー配線構造体３４０を接続する。
第７パワー接続ピラー４７０は、第２パワー配線構造体３１０と第５パワー配線構造体３４０の間で延長される。
第７パワー接続ピラー４７０は、第３パワー配線構造体３２０、第４パワー配線構造体３３０、第３モールド膜１０３、及び第４モールド膜１０４を貫通する。
第５パワー配線構造体３４０は、第５半導体チップ７００の電源信号を、第７パワー接続ピラー４７０を介して第２パワー配線構造体３１０から提供を受ける。
第２パワー配線構造体３１０は、第５半導体チップ７００の電源信号を、第１パワー接続ピラー４１０を介して第１パワー配線構造体１２０から提供を受ける。
第８パワー接続ピラー４８０は、第１パワー配線構造体１２０と第５パワー配線構造体３４０を接続する。
第８パワー接続ピラー４８０は、第１パワー配線構造体１２０と第５パワー配線構造体３４０の間で延長される。
第８パワー接続ピラー４８０は、第１信号配線構造体１１０、第２パワー配線構造体～第４パワー配線構造体（３１０～３３０）、第１モールド膜～第４モールド膜（１０１～１０４）を貫通する。
第５パワー配線構造体３４０は、第５半導体チップ７００の電源信号を、第８パワー接続ピラー４８０を介して第１パワー配線構造体１２０から直接提供を受ける。
図４～図８は、本発明の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。
参考までに、図４～図８は、図１に示す半導体パッケージの製造方法を説明するための図である。
図４を参照すると、第１プレ半導体基板１４０Ｐ上に第１信号配線構造体１１０、第２信号配線構造体２１０、第２プレ半導体基板２４０Ｐ、及びプレパワー接続ピラー４００Ｐを形成する。
プレパワー接続ピラー４００Ｐは、第１プレ半導体基板１４０Ｐの一部を貫通する。
プレパワー接続ピラー４００Ｐは、第１信号配線構造体１１０を貫通する。
プレパワー接続ピラー４００Ｐは、第２信号配線構造体２１０と第２プレ半導体基板２４０Ｐの外側に配置される。
図５を参照すると、第２貫通ビア２３０及び第２半導体基板２４０を形成する。
第１モールド膜１０１をプレパワー接続ピラー４００Ｐを覆うように形成する。
次に、第２プレ半導体基板２４０Ｐ内に第２貫通ビア２３０を形成する。
プレパワー接続ピラー４００Ｐ、第２プレ半導体基板２４０Ｐ、及び第２貫通ビア２３０の上面を除去して、第２貫通ビア２３０及び第２半導体基板２４０を形成する。
図６を参照すると、第２パワー配線構造体３１０及びパワー配線基板３５０を形成する。
第２パワー配線ライン３１１がプレパワー接続ピラー４００Ｐと接続されるように第２パワー配線構造体３１０は、プレパワー接続ピラー４００Ｐ、第２半導体基板２４０、及び第１モールド膜１０１上に形成される。
例えば、第２パワー配線構造体３１０及びパワー配線基板３５０は、別々に形成することができる。
別々に形成された第２パワー配線構造体３１０及びパワー配線基板３５０が第２半導体基板２４０とプレパワー接続ピラー４００Ｐ上に接合され得る。
図７を参照すると、第１貫通ビア１３０及びパワー接続ピラー４００を形成する。
具体的には、第１プレ半導体基板１４０Ｐ内に第１貫通ビア１３０を形成する。
次に、第１プレ半導体基板１４０Ｐの下面を除去して第１半導体基板１４０及びパワー接続ピラー４００を形成する。
図８を参照すると、第１パワー配線構造体１２０及び下部パッド１８０を形成する。
第１パワー配線構造体１２０を第１貫通ビア１３０及びパワー接続ピラー４００と接続するように第１半導体基板１４０の下部に形成する。
次に、図１を参照すると、外部バンプ１９０を形成する。
図９～図１３は、本発明の他の実施形態による半導体パッケージの製造方法を説明するための中間段階図である。
参考までに、図９～図１３は、図２に示す半導体パッケージの製造方法を説明するための図である。
また、参考までに、図９は、図５以後の段階を示す図である。
説明の便宜上、図４～図８を参照して説明した内容と異なる点を中心に説明する。
図５及び図９を参照すると、第２パワー配線構造体３１０を形成する。
第２パワー配線ライン３１１は、第１プレパワー接続ピラー４１０Ｐと接続されるように第２パワー配線構造体３１０は、プレパワー接続ピラー４００Ｐ、第２半導体基板２４０、及び第１モールド膜１０１上に形成する。
図９の第１プレパワー接続ピラー４１０Ｐは、図５のプレパワー接続ピラー４００Ｐに対応する。
図１０を参照すると、第３信号配線構造体５１０、第３プレ半導体基板５４０Ｐ、第２プレパワー接続ピラー４２０Ｐを形成する。
第２プレパワー接続ピラー４２０Ｐは、第３信号配線構造体５１０の外側に形成する。
第２プレパワー接続ピラー４２０Ｐは、第２パワー配線ライン３１１と接続されるように第２パワー配線構造体３１０上に形成する。
図１１を参照すると、第３貫通ビア５３０、第３半導体基板５４０、及び第２パワー接続ピラー４２０を形成する。
第２モールド膜１０２は、第２プレパワー接続ピラー４２０Ｐを覆うように形成する。
次に、第３プレ半導体基板５４０Ｐ内に第３貫通ビア５３０を形成する。
第２プレパワー接続ピラー４２０Ｐ、第３プレ半導体基板５４０Ｐ、及び第３貫通ビア５３０の上面を除去して第３貫通ビア５３０及び第３半導体基板５４０が形成する。
図１２を参照すると、第４半導体チップ６００、第５半導体チップ７００、第３パワー接続ピラー４３０、及び第４パワー接続ピラー４４０を形成する。
図９～図１１の段階を繰り返して、第３パワー配線構造体３２０、第４パワー配線構造体３３０、第４半導体チップ６００、第５半導体チップ７００、第３パワー接続ピラー４３０、及び第４パワー接続ピラー４４０を形成する。
図１３を参照すると、第５パワー配線構造体３４０及びパワー配線基板３５０を形成する。
次に、図２、図７及び図８を参照すると、第１貫通ビア１３０及び第１パワー接続ピラー４１０を形成する。
次に、第１パワー配線構造体１２０及び下部パッド１８０を形成する。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ 第１半導体チップ
１０１ モールド膜
１１０ 第１信号配線構造体
１１１ 第１信号配線ライン
１１２ 第１絶縁層
１２０ 第１パワー配線構造体
１２１ 第１パワー配線ライン
１２２ 第２絶縁層
１３０ 第１貫通ビア
１４０ 第１半導体基板
１７０ 下部パッシベーション膜
１８０ 下部パッド
１９０ 外部バンプ
２００ 第２半導体チップ
２１０ 第２信号配線構造体
２１１ 第２信号配線ライン
２３０ 第２貫通ビア
２４０ 第２半導体基板
３００ 上部パワー配線構造体
３１０ 第２パワー配線構造体
３１１ 第２パワー配線ライン
３５０ パワー配線基板
４００ パワー接続ピラー

Claims (10)

  1. 上面に配置される第１信号配線構造体と、下面に配置される第１パワー配線構造体と、を含む第１半導体チップと、
    前記第１信号配線構造体上に配置される第２信号配線構造体を含む第２半導体チップと、
    前記第２半導体チップ上に配置される第２パワー配線構造体と、
    前記第１パワー配線構造体と前記第２パワー配線構造体を接続する第１パワー接続ピラーと、を有することを特徴とする半導体パッケージ。
  2. 前記第２パワー配線構造体上に配置されるパワー配線基板をさらに有することを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第１半導体チップは、前記第１信号配線構造体及び前記第１パワー配線構造体と接続される第１貫通ビアをさらに含み、
    前記第２半導体チップは、前記第２信号配線構造体及び前記第２パワー配線構造体と接続される第２貫通ビアをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記第２パワー配線構造体と前記第１信号配線構造体との間に配置されるモールド膜をさらに有し、
    前記モールド膜は、前記第２半導体チップを囲み、
    前記第１パワー接続ピラーは、前記モールド膜を貫通することを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記第２信号配線構造体の幅は、前記第１信号配線構造体の幅より小さいことを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記第２信号配線構造体の幅は、前記第２パワー配線構造体の幅より小さいことを特徴とする請求項１に記載の半導体パッケージ。
  7. 前記第１パワー接続ピラーの上面は、前記第２パワー配線構造体の下面と接触し、
    前記第１パワー接続ピラーの下面は、前記第１パワー配線構造体の上面と接触することを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記第１半導体チップの下部に配置され、前記第１パワー配線構造体と接続される下部バンプをさらに有することを特徴とする請求項１に記載の半導体パッケージ。
  9. 前記第１パワー接続ピラーは、前記第１信号配線構造体を貫通することを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記第１パワー接続ピラーは、前記第２半導体チップと第１方向に離隔し、前記第１方向と交差する第２方向に延長されることを特徴とする請求項１に記載の半導体パッケージ。
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