KR102545168B1 - 인터포저 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은 베이스 기판, 상기 베이스 기판의 상면 상에 배치되고, 금속 배선 패턴을 포함하는 배선 구조 물, 상기 배선 구조물 상에 배치되고, 압축 응력(compressive stress)을 가지는 상부 패시베이션층, 상기 베이스 기판의 하면 상에 배치되고, 상기 상부 패시베이션층의 압축 응력 보다 작은 압축 응력을 가지는 하부 패시베이션층, 상기 하부 패시베이션층 상의 하부 도전층, 및 상기 베이스 기판 및 상기 하부 패시베이션층을 관통하여, 상기 배선 구조물의 상기 금속 배선 패턴과 상기 하부 도전층을 전기적으로 연결하는 관통 전극을 포함하는 인터포저를 제공한다.

Description

인터포저 및 이를 포함하는 반도체 패키지 {INTERPOSER AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명의 기술적 사상은 인터포저, 상기 인터포저를 포함하는 반도체 패키지에 관한 것으로서, 보다 상세하게는 휨 현상(warpage)을 억제할 수 있는 인터포저 및 상기 인터포저를 포함하는 반도체 패키지에 관한 것이다.
반도체 웨이퍼, 예컨대 실리콘 웨이퍼가 대구경화됨에 따라 반도체 웨이퍼가 휘는 휨 현상이 발생할 수 있다. 예를 들면, 대면적의 인터포저를 제조할 때, 또는 인터포저를 이용하여 반도체 패키지 공정을 진행할 때, 인터포저 또는 반도체 패키지를 구성하는 개개의 구성 요소들간의 열팽창 계수(coefficient of thermal expansion: CTE) 차이로 인하여 인터포저 및/또는 반도체 패키지에 휨 현상이 발생할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 휨 현상을 억제하여 신뢰성이 향상된 인터포저 및 상기 인터포저를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 과제는 휨 현상을 억제하여 신뢰성이 향상된 인터포저의 제조 방법, 및 상기 인터포저를 포함하는 반도체 패키지의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 베이스 기판, 상기 베이스 기판의 상면 상에 배치되고, 금속 배선 패턴을 포함하는 배선 구조 물, 상기 배선 구조물 상에 배치되고, 압축 응력(compressive stress)을 가지는 상부 패시베이션층, 상기 베이스 기판의 하면 상에 배치되고, 상기 상부 패시베이션층의 압축 응력 보다 작은 압축 응력을 가지는 하부 패시베이션층, 상기 하부 패시베이션층 상의 하부 도전층, 및 상기 베이스 기판 및 상기 하부 패시베이션층을 관통하여, 상기 배선 구조물의 상기 금속 배선 패턴과 상기 하부 도전층을 전기적으로 연결하는 관통 전극을 포함하는 인터포저를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 베이스 기판, 상기 베이스 기판의 상면 상에 배치되고, 금속 배선 패턴을 포함하는 배선 구조물, 상기 배선 구조물의 상면을 덮고, 압축 응력을 가지는 상부 패시베이션층, 상기 배선 구조물의 상기 상면 상에 배치되고, 상기 배선 구조물의 상기 금속 배선 패턴과 전기적으로 연결된 연결 패드, 및 상기 베이스 기판의 하면을 덮고, 압축 응력을 가지는 하부 패시베이션층을 포함하고, 상기 상부 패시베이션층의 두께는 상기 연결 패드의 두께 이상인 인터포저를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 인터포저, 및 상기 인터포저 상에 배치된 적어도 하나의 반도체 칩을 포함하는 반도체 패키지로서, 상기 인터포저는, 베이스 기판, 상기 베이스 기판의 상면 상에 배치되고, 금속 배선 패턴을 포함하는 배선 구조물, 상기 배선 구조물 상에 배치되고, 상기 배선 구조물의 상기 금속 배선 패턴에 전기적으로 연결된 연결 패드, 상기 배선 구조물 상에 배치되고, 상기 연결 패드의 일부를 덮고, 압축 응력을 가지는 상부 패시베이션층, 상기 베이스 기판의 하면 상에 배치되고, 압축 응력을 가지는 하부 패시베이션층, 상기 하부 패시베이션층 상의 하부 도전층, 및 상기 베이스 기판 및 상기 하부 패시베이션층을 관통하여, 상기 배선 구조물의 상기 금속 배선 패턴과 상기 하부 도전층을 전기적으로 연결하는 관통 전극을 포함하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에서, 상부 패시베이션층 및 하부 패시베이션층이 압축 응력을 가지므로, 인터포저 내의 구조물들 사이의 열 팽창 계수 차이로 발생된 인장 응력, 인터포저 내의 금속 배선 부분의 인장 응력 등은 상쇄되거나 감소될 수 있다. 상부 패시베이션층 및 하부 패시베이션층이 함께 인터포저 내의 인장 응력을 상쇄 또는 감소시키므로, 인터포저의 휨 현상 및 인터포저를 이용하여 제조된 반도체 패키지의 휨 현상이 억제될 수 있다. 또한, 휨 현상으로 인해 유발되는 배선 손상, 칩-인터포저 연결 단자의 손상 등의 결함이 방지될 수 있으므로, 인터포저 및 인터포저를 이용하여 제조된 반도체 패키지의 신뢰성이 향상될 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 반도체 패키지는 휨 현상이 억제된 대면적의 인터포저를 이용하여 형성되므로, 휨 현상으로 인한 배선의 손상, 칩-인터포저 연결 단자의 손상, 보드-인터포저 연결 단자의 손상 등의 결함을 방지할 수 있다. 따라서, 반도체 패키지는 우수한 신뢰성을 가질 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 인터포저를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 부분의 확대도이다.
도 3은 도 1의 "Ⅲ"로 표시된 부분의 확대도이다.
도 4a 및 도 4b는 각각 본 발명의 예시적인 실시예들에 따른 인터포저의 일부를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 인터포저의 상부 패시베이션층의 구조를 설명하기 위한 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 인터포저의 하부 패시베이션층의 구조를 설명하기 위한 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9a 내지 도 9h는 본 발명의 예시적인 실시예들에 따른 인터포저의 제조 방법을 나타내는 단면도들이다.
도 10a 및 도 10b는 본 발명의 예시적인 실시예들에 따른 인터포저의 제조 방법을 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 예시적인 실시들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 인터포저(100)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 부분의 확대도이다. 도 3은 도 1의 "Ⅲ"로 표시된 부분의 확대도이다.
도 1 내지 도 3을 참조하면, 인터포저(interposer, 100)는 베이스 기판(110), 배선 구조물(120), 및 관통 전극(130)을 포함할 수 있다.
베이스 기판(110)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘 웨이퍼(Si Wafer)일 수 있다. 베이스 기판(110)은 상면(111), 및 상기 상면(111)에 반대된 하면(113)을 포함할 수 있다.
배선 구조물(120)은 베이스 기판(110)의 상면(111) 상에 마련될 수 있다. 배선 구조물(120)은, 예를 들어 BEOL (back-end-of-line) 구조일 수 있다. 배선 구조물(120)은 절연층(123)과, 절연층(123) 내에 마련된 금속 배선 패턴(121)을 포함할 수 있다. 금속 배선 패턴(121)은 배선층(1211) 및 도전성 비아(1213)를 포함할 수 있다. 배선층(1211)은 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 및 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al,및 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 배선층(1211) 및 도전성 비아(1213)는 서로 동일한 재료로 구성될 수 있다. 또는, 배선층(1211) 및 도전성 비아(1213) 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 금속 배선 패턴(121)은 2개 이상의 배선층(1211) 및 상기 2개 이상의 배선층(1211)을 연결하는 적어도 하나의 도전성 비아(1213)를 포함하는 다층 구조를 가질 수 있다.
관통 전극(130)은 베이스 기판(110)의 상면(111)으로부터 하면(113)까지 연장되며, 베이스 기판(110)을 관통할 수 있다. 또한, 관통 전극(130)은 베이스 기판(110)의 하면(113) 상에 배치된 하부 패시베이션층(143)을 더 관통하여 연장할 수 있다. 관통 전극(130)의 상단은 배선 구조물(120)의 금속 배선 패턴(121)에 연결되고, 관통 전극(130)의 하단은 하부 도전층(161)에 연결될 수 있다. 관통 전극(130)은 배선 구조물(120)의 금속 배선 패턴(121)과 하부 도전층(161)을 전기적으로 연결할 수 있다.
예를 들어, 관통 전극(130)은 기둥 형상의 표면에 형성되는 배리어막 및 배리어막 내부를 채우는 매립 도전층으로 이루어질 수 있다. 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고, 매립 도전층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 베이스 기판(110)과 관통 전극(130) 사이에는 비아 절연막(131)이 개재될 수 있다. 비아 절연막(131)은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
인터포저(100)는 배선 구조물(120)의 상면 상에 배치된 연결 패드(151), 및 배선 구조물(120)의 상면 상에 배치되고 연결 패드(151)의 일부를 덮는 상부 패시베이션층(141)을 포함할 수 있다.
연결 패드(151)는 배선 구조물(120)의 상면 상에 배치되고, 배선 구조물(120)의 금속 배선 패턴(121)과 전기적으로 연결될 수 있다. 연결 패드(151)는 배선 구조물(120)의 금속 배선 패턴(121)을 통해 관통 전극(130)에 전기적으로 연결될 수 있다. 연결 패드(151)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
상부 패시베이션층(141)은 배선 구조물(120)의 상면을 덮고, 연결 패드(151)의 일부를 덮을 수 있다. 상부 패시베이션층(141)은 연결 패드(151)의 측벽 및 연결 패드(151)의 상면의 적어도 일부분을 덮을 수 있다. 상부 패시베이션층(141)은 배선 구조물(120)과 같은 다른 구조물들을 외부 충격이나 습기로부터 보호하는 역할을 수행할 수 있다. 예를 들어, 상부 패시베이션층(141)은 실리콘, 산화물, 폴리머, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상부 패시베이션층(141)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 상부 패시베이션층(141)은 연결 패드(151)의 상면의 적어도 일부를 노출시키기 위한 개구를 포함할 수 있다.
연결 패드(151) 및 상부 패시베이션층(141) 상에는 상부 연결 필라(153)가 형성될 수 있다. 상부 연결 필라(153)는 인터포저(100)와 반도체 칩(도 7의 제1 반도체 칩(210) 및/또는 제2 반도체 칩(220) 참조)을 연결시키기 위한 칩-인터포저 연결 단자(도 7의 171)가 부착되는 부분일 수 있다. 상부 연결 필라(153)는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 경우에 따라, 상부 연결 필라(153)는 생략될 수도 있다.
한편, 도면에 도시되지는 않았지만, 상부 연결 필라(153)와 연결 패드(151) 사이에는 언더 범프 금속층(under bump metal layer)이 더 형성될 수 있다. 상기 언더 범프 금속층은 상부 연결 필라(153)를 형성하기 위한 시드층, 접착층 또는 배리어층일 수 있다. 예를 들어, 상기 언더 범프 금속층은 크롬(Cr), 텅스텐(W), 티타늄(Ti), 구리(Cu), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다. 또한, 도면에 도시되지는 않았지만, 상부 연결 필라(153)는 상기 칩-인터포저 연결 단자(171)가 접합되는 부분에, 금속간 화합물의 과도한 생성을 방지하기 위한 확산 배리어층을 포함할 수 있다. 예를 들어, 상기 확산 배리어층은 니켈(Ni) 또는 니켈의 합금을 포함할 수 있다.
인터포저(100)는 베이스 기판(110)의 하면(113) 상에 배치된 하부 패시베이션층(143)을 포함할 수 있다. 하부 패시베이션층(143)은 베이스 기판(110)의 하면(113)을 덮고, 관통 전극(130)의 측벽 일부를 덮을 수 있다. 하부 패시베이션층(143)은 하부 패시베이션층(143)의 아래에 있는 다른 구조물들을 외부 충격이나 습기로부터 보호하는 역할을 수행할 수 있다. 예를 들어, 하부 패시베이션층(143)은 산화물, 질화물, 폴리머 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 하부 패시베이션층(143)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
인터포저(100)는 하부 패시베이션층(143) 상에 배치된 하부 도전층(161), 및 하부 패시베이션층(143) 상에 배치되고 하부 도전층(161)의 적어도 일부를 덮는 하부 절연층(163)을 포함할 수 있다.
하부 도전층(161)은 하부 패시베이션층(143) 상에 배치된 재배선층(redistribution layer)으로서, 관통 전극(130)에 전기적으로 연결될 수 있다. 하부 도전층(161)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
하부 절연층(163)은 하부 패시베이션층(143) 상에 배치되고, 하부 도전층(161)의 적어도 일부를 덮을 수 있다. 하부 절연층(163)은 하부 도전층(161)의 적어도 일부를 노출시키기 위한 개구를 포함할 수 있다.
하부 도전층(161) 및 하부 절연층(163) 상에는 하부 연결 필라(165)가 형성될 수 있다. 하부 연결 필라(165)는 인터포저(100)와 인쇄회로기판(Printed circuit board: PCB)와 같은 보드를 연결시키기 위한 보드-인터포저 연결 단자(173)가 부착되는 부분일 수 있다. 하부 연결 필라(165)는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 경우에 따라, 하부 연결 필라(165)는 생략될 수도 있다.
예시적인 실시예들에서, 상부 패시베이션층(141)은 압축 응력(compressive stress)을 가질 수 있다. 상부 패시베이션층(141)은 압축 응력이 인가된 절연 물질로 이루어질 수 있다. 예를 들어, 상부 패시베이션층(141)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 압축 응력을 가지는 상부 패시베이션층(141)은 플라즈마-강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition: PECVD) 공정에 의해 형성될 수 있다. 이 때, 상부 패시베이션층(141)의 압축 응력을 조절하기 위하여, 상부 패시베이션층(141)의 형성을 위한 PECVD 공정의 공정 조건을 조절할 수 있고, 또는 상부 패시베이션층(141)의 두께를 조절할 수 있다.
예시적인 실시예들에서, 상부 패시베이션층(141)의 압축 응력은 약 150MPa 내지 약 250MPa 사이일 수 있다.
또한, 예시적인 실시예들에서, 상부 패시베이션층(141)의 두께는 약 1 ㎛ 내지 약 2 ㎛ 사이일 수 있다. 여기서, 상부 패시베이션층(141)의 두께는 배선 구조물(120)의 상면 또는 베이스 기판(110)의 상면(111)에 수직한 방향에 따른 두께를 의미할 수 있다.
또한, 하부 패시베이션층(143)은 압축 응력을 가질 수 있다. 하부 패시베이션층(143)은 압축 응력이 인가된 절연 물질로 이루어질 수 있다. 예를 들어, 하부 패시베이션층(143)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 압축 응력을 가지는 하부 패시베이션층(143)은 PECVD 공정에 의해 형성될 수 있다. 이 때, 하부 패시베이션층(143)의 압축 응력을 조절하기 위하여, 하부 패시베이션층(143) 형성을 위한 PECVD 공정의 공정 조건을 조절할 수 있고, 또는 하부 패시베이션층(143)의 두께를 조절할 수 있다.
예시적인 실시예들에서, 하부 패시베이션층(143)의 압축 응력은 약 100MPa 내지 약 200 MPa 사이일 수 있다.
또한, 예시적인 실시예들에서, 하부 패시베이션층(143)의 두께는 약 2 ㎛ 내지 약 3 ㎛ 사이일 수 있다. 여기서, 하부 패시베이션층(143)의 두께는 베이스 기판(110)의 하면(113)에 수직한 방향에 따른 두께를 의미할 수 있다. 일부 실시예들에서, 하부 패시베이션층(143)의 두께는 상부 패시베이션층(141)의 두께보다 클 수 있다.
본 발명의 예시적인 실시예들에서, 상부 패시베이션층(141) 및 하부 패시베이션층(143)은 인터포저(100) 내에서 생성된 인장 응력(tensile stress)에 반대된 압축 응력을 제공할 수 있다. 여기서, 상기 인장 응력이 양의 값을 가지는 응력을 의미할 때, 상기 압축 응력은 음의 값을 가지는 응력을 의미할 수 있다. 상부 패시베이션층(141) 및 하부 패시베이션층(143) 각각이 제공하는 압축 응력에 의해, 인터포저 내에서 생성된 인장 응력을 상쇄 또는 감소될 수 있다. 예를 들어, 인터포저(100) 내의 구조물들 사이의 열 팽창 계수(Coefficient of Thermal Expansion: CTE) 차이로 발생된 인장 응력(tensile stress), 인터포저(100) 내에 마련된 금속 배선 부분에서 생성된 인장 응력 등은 상부 패시베이션층(141) 및 하부 패시베이션층(143)에서 생성된 압축 응력에 의해 상쇄될 수 있다. 상부 패시베이션층(141) 및 하부 패시베이션층(143)이 함께 인터포저(100) 내의 인장 응력을 상쇄시키므로, 인터포저(100)의 휨 현상 및 인터포저(100)를 이용하여 제조된 반도체 패키지의 휨 현상이 억제될 수 있다. 또한, 휨 현상으로 인해 유발되는 배선 손상, 칩-인터포저 연결 단자(171)의 손상 등의 결함이 방지될 수 있으므로, 인터포저(100) 및 인터포저(100)를 이용하여 제조된 반도체 패키지의 신뢰성이 향상될 수 있다.
예시적인 실시예들에서, 상부 패시베이션층(141)은 하부 패시베이션층(143)의 압축 응력보다 큰 압축 응력을 가지도록 형성될 수 있다. 예를 들어, 상부 패시베이션층(141)의 압축 응력과 하부 패시베이션층(143)의 압축 응력 사이의 차이는 약 50MPa 내지 약 150MPa 사이일 수 있다. 상부 패시베이션층(141)의 형성을 위한 PECVD 공정을 하부 패시베이션층(143)의 형성을 위한 PECVD 공정의 온도보다 높은 온도에서 진행함으로써, 상부 패시베이션층(141)이 하부 패시베이션층(143)의 압축 응력보다 큰 압축 응력을 가지도록 형성할 수 있다. 이 경우, 상부 패시베이션층(141)은 비교적 큰 인장 응력을 발생시키는 BEOL 구조가 형성된 배선 구조물(120)에 인접하게 배치되므로, 배선 구조물(120)의 인장 응력은 상부 패시베이션층(141)에 의해 효과적으로 상쇄될 수 있다.
도 4a 및 도 4b는 각각 본 발명의 예시적인 실시예들에 따른 인터포저(100a, 100b)의 일부를 나타내는 단면도이다. 도 4a 및 도 4b는 각각 도 1의 "Ⅱ"로 표시된 영역에 대응되는 부분을 나타낸다. 도 4a 및 도 4b에 도시된 인터포저(100a, 100b)는 상부 패시베이션층(141a, 141b)을 제외하고는 도 1 내지 도 3을 참조하여 설명된 인터포저(100)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 1 내지 도 3에서 설명된 인터포저(100)와의 차이점을 중심으로 설명하도록 한다.
도 4a를 참조하면, 상부 패시베이션층(141a)은 배선 구조물(120)의 상면을 덮도록 형성되며, 배선 구조물(120)의 상면 상에 배치된 연결 패드(151)의 일부를 덮을 수 있다.
예시적인 실시예들에서, 상부 패시베이션층(141a)은 연결 패드(151)의 두께(151T)와 동일한 두께를 가지도록 형성될 수 있다. 여기서, 상부 패시베이션층(141a)의 두께(141aT)는 배선 구조물(120)의 상면에 수직한 방향으로의 두께를 의미할 수 있고, 연결 패드(151)의 두께(151T)는 배선 구조물(120)의 상면에 수직한 방향으로의 두께를 의미할 수 있다. 예를 들어, 상부 패시베이션층(141a)의 두께(141aT)는 약 3 ㎛ 내지 약 10 ㎛ 사이일 수 있다. 상부 패시베이션층(141a)이 연결 패드(151)의 두께(151T)에 상응하는 두께로 두껍게 형성됨에 따라, 상부 패시베이션층(141a)의 압축 응력의 크기가 증가될 수 있다.
상부 패시베이션층(141a)이 연결 패드(151)의 두께(151T)와 동일한 두께를 가지도록 형성된 경우, 상부 패시베이션층(141a)은 연결 패드(151)의 측벽을 덮고, 상부 패시베이션층(141a)의 상면(141aS)은 연결 패드(151)의 상면과 대체로 동등한 레벨에 위치될 수 있다.
나아가, 상부 패시베이션층(141a)은 배선 구조물(120)에 접촉하는 하면 및 상기 하면에 반대된 상면(141aS)을 가질 수 있고, 상부 패시베이션층(141a)의 상면(141aS)은 평평할 수 있다. 예를 들어, 상부 패시베이션층(141a)을 형성하기 위하여, 배선 구조물(120)의 상면 상에 연결 패드(151)를 덮는 절연 물질을 형성하고, 상기 절연 물질에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 상기 CMP 공정 결과, 상부 패시베이션층(141a)은 단차(stepped portion) 없이 평탄화된 상면(141aS)을 포함할 수 있다.
상부 패시베이션층(141a)이 평탄화된 상면(141aS)을 포함하므로, 연결 패드(151)의 형성에 이용되는 포토 마스크층을 상부 패시베이션층(141a)의 상면(141aS) 상에 도포하였을 때, 상기 포토 마스크층은 단차 없이 형성될 수 있고, 상기 포토 마스크층에 대한 노광 공정 시 난반사를 줄일 수 있다. 또한, 상부 패시베이션층(141a)이 평탄화된 상면(141aS)을 포함하므로, 연결 패드(151)와 동일한 공정 단계에서 상부 패시베이션층(141a)의 상면(141aS) 상에 형성되는 더미 패드가 균일하게 형성될 수 있다.
도 4b를 참조하면, 상부 패시베이션층(141b)의 두께는 연결 패드(151)의 두께보다 클 수 있다. 이 경우, 상부 패시베이션층(141b)은 연결 패드(151)의 상면 일부 및 측벽을 덮고, 상부 패시베이션층(141b)의 상면(141bS)은 연결 패드(151)의 상면보다 높은 레벨에 위치될 수 있다. 상부 패시베이션층(141b)이 연결 패드(151)의 두께(151T)보다 큰 두께를 가지도록 두껍게 형성됨에 따라, 상부 패시베이션층(141b)의 압축 응력의 크기가 증가할 수 있다.
예를 들어, 상부 패시베이션층(141b)을 형성하기 위하여, 배선 구조물(120)의 상면 상에 연결 패드(151)를 덮는 절연 물질을 형성하고, 상기 절연 물질이 평탄화된 표면을 가지도록 CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 이 후, 연결 패드(151)의 일부분이 노출되도록 상기 평탄화된 절연 물질에 대한 패터닝 공정을 더 수행하여, 상부 패시베이션층(141b)을 형성할 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 인터포저(100)의 상부 패시베이션층(141)의 구조를 설명하기 위한 단면도이다.
도 5를 도 1 내지 도 3과 함께 참조하면, 상부 패시베이션층(141)은 복수의 절연막이 적층된 다층 구조를 가질 수 있다. 예를 들어, 상부 패시베이션층(141)은 실리콘 산화막 및 실리콘 질화막으로 이루어진 다층 구조를 가질 수 있다. 예를 들어, 상부 패시베이션층(141)은 배선 구조물(120) 상에 배치된 제1 층(1411) 및 상기 제1 층(1411) 상에 배치되고 제1 층(1411)과 상이한 물질로 이루어진 제2 층(1413)을 포함할 수 있다.
예시적인 실시예들에서, 상부 패시베이션층(141)의 제1 층(1411)은 점착력이 우수한 실리콘 산화물로 이루어질 수 있다. 이 경우, 상부 패시베이션층(141)과 배선 구조물(120) 사이의 점착력이 강화될 수 있다.
또한, 예시적인 실시예들에서, 상부 패시베이션층(141)의 제2 층(1413)은 PECVD 공정을 통해 비교적 큰 압축 응력을 인가하기에 용이한 실리콘 질화물로 이루어질 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 인터포저(100)의 하부 패시베이션층(143)의 구조를 설명하기 위한 단면도이다.
도 6을 도 1 내지 도 3과 함께 참조하면, 하부 패시베이션층(143)은 복수의 절연막이 적층된 다층 구조를 가질 수 있다. 예를 들어, 하부 패시베이션층(143)은 실리콘 산화막 및 실리콘 질화막으로 이루어진 다층 구조를 가질 수 있다. 예를 들어, 하부 패시베이션층(143)은 베이스 기판(110)의 하면(113) 상에 배치된 제1 층(1431) 및 상기 제1 층(1431) 상에 배치되고 제1 층(1431)과 상이한 물질로 이루어진 제2 층(1433)을 포함할 수 있다.
예시적인 실시예들에서, 하부 패시베이션층(143)의 제1 층(1431)은 점착력이 우수한 실리콘 산화물로 이루어질 수 있다. 이 경우, 하부 패시베이션층(143)과 베이스 기판(110)의 하면(113) 사이의 점착력이 강화될 수 있다.
또한, 예시적인 실시예들에서, 하부 패시베이션층(143)의 제2 층(1433)은 PECVD 공정을 통해 비교적 큰 압축 응력을 인가하기에 용이한 실리콘 질화물로 이루어질 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 7을 참조하면, 반도체 패키지(10)는 인터포저(100), 및 인터포저(100) 상에 실장된 적어도 하나의 반도체 칩을 포함할 수 있다. 도 7에 도시된 반도체 패키지(10)는 도 1 내지 도 3을 참조하여 설명된 인터포저(100)를 포함하는 것으로 예시되었으나, 반도체 패키지(10)는 도 4a 및 도 4b를 참조하여 설명된 인터포저(100a, 100b)를 포함할 수도 있다.
적어도 하나의 반도체 칩은 인터포저(100) 상에 실장된 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 포함할 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 인터포저(100) 상에서 수평으로 이격되어 배치될 수 있다. 도 7에서는 예시적으로 2 개의 반도체 칩이 인터포저(100) 상에 실장된 것으로 예시되었으나, 반도체 패키지(10)는 인터포저(100) 상에 배치된 3개 이상의 반도체 칩을 포함할 수도 있다.
제1 반도체 칩(210)은 로직 칩으로서, 예를 들어, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 반도체 칩(210)은 서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판(211) 및 상기 반도체 기판(211)의 하면 상의 제1 칩 패드(213)를 포함할 수 있다. 상기 제1 칩 패드(213)는 배선 구조(미도시)를 통하여 제1 반도체 칩(210)의 로직 소자(미도시)와 연결될 수 있다.
제1 반도체 칩(210)의 제1 칩 패드(213)는 인터포저(100)의 상면에 배치되는 연결 패드(151)와 칩-인터포저 연결 단자(171)를 통하여 전기적으로 연결될 수 있다. 제1 반도체 칩(210)의 제1 칩 패드(213) 및 인터포저(100)의 연결 패드(151)는 제1 반도체 칩(210)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 제1 반도체 칩(210)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다. 도 7에서, 제1 반도체 칩(210)의 제1 칩 패드(213) 및 인터포저(100)의 연결 패드(151)의 개수 및 배치는 예시적으로 도시되었다.
제2 반도체 칩(220)은 고대역폭 메모리(high bandwidth memory) 칩을 포함할 수 있다. 일부 실시예들에서, 제2 반도체 칩(220)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)일 수 있다.
상기 제2 반도체 칩(220)은 상호 간에 데이터 병합이 가능한 복수의 메모리 칩의 스택일 수 있다. 제2 반도체 칩(220)을 구성하는 각각의 메모리 칩은 서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판(221), 상기 활성면에 형성되는 메모리 소자(미도시), 및 상기 반도체 기판(221)을 관통하는 TSV(Through Silicon Via, 323)를 포함할 수 있다. 일부 실시예들에서, 복수의 메모리 칩의 스택에서, 최하측의 메모리 칩은 직렬-병렬 변환 회로를 포함하는 버퍼 칩일 수 있고, 나머지 반도체 칩 각각은 DRAM 반도체 칩일 수 있다.
도 7에서는 반도체 패키지(10)는 하나의 제1 반도체 칩(210) 및 하나의 제2 반도체 칩(220)을 포함하는 것으로 예시되었으나, 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 개수는 여기에 한정되지 않는다. 예를 들어, 반도체 패키지(10)는 2개 이상의 제2 반도체 칩(220)을 포함할 수 있다. 예를 들어, 2개의 제2 반도체 칩(220)이 제1 반도체 칩(210)을 사이에 두고 이격될 수 있다.
상기 제2 반도체 칩(220)은 그 하면 상에 제2 반도체 칩(220)의 TSV(223)와 연결되는 제2 칩 패드(미도시)를 포함할 수 있다. 상기 제2 반도체 칩(220)은 상기 제2 칩 패드를 통하여 칩-인터포저 연결 단자(171)와 연결될 수 있다. 제2 반도체 칩(220)의 TSV(223)는 인터포저(100)의 연결 패드(151)와 칩-인터포저 연결 단자(171)를 통하여 전기적으로 연결될 수 있다. 제2 반도체 칩(220)의 TSV(223) 및 인터포저(100)의 연결 패드(151)는 제2 반도체 칩(220)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 제2 반도체 칩(220)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다. 도 7에서, 제2 반도체 칩(220)의 TSV 및 인터포저(100)의 연결 패드(151)의 개수 및 배치는 예시적으로 도시되었다.
다수의 개별 반도체 칩들을 하나의 패키지로 집적하는 시스템 인 패키지(System in Package)에서, 제2 반도체 칩(220)을 구성하는 메모리 칩의 개수는 반도체 패키지(10)의 용도에 따라 다를 수 있다. 즉, 제2 반도체 칩(220)을 구성하는 메모리 칩의 개수가 도면에 도시된 개수로 한정되는 것은 아니다. 제2 반도체 칩(220)을 구성하는 메모리 칩은 각각 접착 부재(미도시)를 통하여 서로 간에 접착되어 적층될 수 있다. 상기 접착 부재는 다이 어태치 필름(Die Attach Film)일 수 있다.
인터포저(100)는 외부 기기와 제1 및 제2 반도체 칩(210, 220) 사이에서 전기적 신호를 전달하는 역할을 수행할 수 있다. 예를 들어, 인터포저(100)는 외부 기기와 제1 및 제2 반도체 칩(210, 220) 사이에서 입/출력 데이터를 전송하기 위한 전기적 연결 경로를 제공하고, 제1 및 제2 반도체 칩(210, 220)의 구동을 위한 전원 및 접지를 전송하기 위한 전기적 연결 경로를 제공할 수 있다. 또한, 인터포저(100)는 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이에서 전기적 신호를 전달하는 역할을 수행할 수 있다. 예를 들어, 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 인터포저(100)를 통하여 상호 간에 데이터 신호를 전송할 수 있다.
일부 실시예들에서, 상기 인터포저(100)는 회로 영역(미도시)을 더 포함할 수 있고, 상기 회로 영역에는 인터포저(100) 상에 배치되는 적어도 하나의 반도체 칩의 캐패시턴스 로딩(capacitance loading)을 제어할 수 있는 버퍼 회로가 형성될 수 있다. 다른 실시예들에서, 상기 회로 영역에는 트랜지스터, 다이오드, 캐패시터, 및 저항체 중에서 선택된 적어도 하나를 포함하는 반도체 집적 회로가 형성될 수 있다. 경우에 따라, 상기 회로 영역은 존재하지 않을 수 있다.
인터포저(100)와 제1 반도체 칩(210) 사이 및 인터포저(100)와 제2 반도체 칩(220) 사이에는, 칩-인터포저 연결 단자(171)를 감싸는 언더필 물질층(310)이 채워질 수 있다. 예를 들어, 언더필 물질층(310)은 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예들에서, 언더필 물질층(310)은 비전도성 필름(Non Conductive Film)일 수 있다.
반도체 패키지(10)는 제1 반도체 칩(210)의 적어도 일부 및 제2 반도체 칩(220)의 적어도 일부를 덮는 몰딩부(300)를 포함할 수 있다. 몰딩부(300)는 제1 반도체 칩(210)의 적어도 일부 및 제2 반도체 칩(220)의 적어도 일부를 덮어, 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 외부 환경으로부터 보호하는 역할을 수행할 수 있다.
몰딩부(300)는 주입 공정에 의해 적절한 양의 몰딩 수지가 인터포저(100) 상에 주입되고, 경화 공정을 통해 몰딩 물질이 경화되어 형성될 수 있다. 몰딩부(300)는 반도체 패키지(10)의 외형을 형성하는 부분일 수 있다. 일부 실시예들에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다.
도 7에 도시된 것과 같이, 예시적인 실시예들에서, 몰딩부(300)는 제1 반도체 칩(210)의 측면 및 제2 반도체 칩(220)의 측면을 덮되, 제1 반도체 칩(210)의 상면 및 제2 반도체 칩(220)의 상면을 노출시킬 수 있다. 또는, 다른 예시적인 실시예들에서, 몰딩부(300)는 제1 반도체 칩(210)의 상면 및 제2 반도체 칩(220)의 상면을 더 덮을 수도 있다.
전술한 바와 같이, 인터포저(100)는 압축 응력을 가지는 상부 패시베이션층(141) 및 하부 패시베이션층(143)을 포함하며, 상부 패시베이션층(141) 및 하부 패시베이션층(143)은 인터포저(100) 내의 인장 응력을 상쇄 또는 감소시켜 인터포저(100)의 휨 현상을 억제할 수 있다. 또한, 일반적인 대면적의 인터포저를 포함하는 반도체 패키지에 휨 현상이 발생됨에 따라, 배선의 손상, 연결 단자의 손상으로 인한 인터포저와 반도체 칩 사이의 접합 신뢰성의 저하, 연결 단자의 손상으로 인한 인터포저와 보드 사이의 접합 신뢰성의 저하 등의 문제가 발생되었다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 반도체 패키지(10)는 휨 현상이 억제된 대면적의 인터포저(100)를 이용하여 형성되므로, 휨 현상으로 인한 배선의 손상, 칩-인터포저 연결 단자(171)의 손상, 보드-인터포저 연결 단자(173)의 손상 등의 결함을 방지할 수 있다. 따라서, 반도체 패키지(10)는 우수한 신뢰성을 가질 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다. 도 8에 도시된 반도체 패키지(10a)는 패키지 기판(500)을 더 포함한다는 점을 제외하고는 도 7에 도시된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여 도 7에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 반도체 패키지(10a)는 인터포저(100), 인터포저(100) 상에 실장된 적어도 하나의 반도체 칩, 및 인터포저(100)의 아래에 배치된 패키지 기판(500)을 포함할 수 있다.
패키지 기판(500)은 상면에 상부 기판 패드(530)를 가질 수 있으며, 패키지 기판(500)의 하면에 하부 기판 패드(540)를 가질 수 있다. 또한, 패키지 기판(500)은 상기 상부 기판 패드(530)와 상기 하부 기판 패드(540)를 전기적으로 연결하는 내부 배선(520)을 가질 수 있다. 상기 패키지 기판(500)은 인쇄회로기판일 수 있다. 물론, 상기 패키지 기판(500)이 인쇄회로기판에 한정되는 것은 아니다.
패키지 기판(500)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 몸체부(510)를 가질 수 있다. 또한, 상부 기판 패드(530), 하부 기판 패드(540), 및 내부 배선(520)은 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al), 또는 베릴륨 구리(beryllium copper)로 이루어질 수 있다.
패키지 기판(500)은 보드-인터포저 연결 단자(173)를 통하여 인터포저(100)와 전기적/물리적으로 접속될 수 있다. 또한, 패키지 기판(500)은 인터포저(100)를 통해, 인터포저(100) 상에 실장된 제1 반도체 칩(210) 및 제2 반도체 칩(220)과 전기적으로 연결될 수 있다.
도 9a 내지 도 9h는 본 발명의 예시적인 실시예들에 따른 인터포저의 제조 방법을 나타내는 단면도들이다. 도 9a 내지 도 9h를 참조하여 도 1 내지 도 3에 예시한 인터포저(100)의 제조 방법을 설명한다.
도 9a를 참조하면, 관통 전극(130)이 형성된 베이스 기판(110)을 캐리어 기판(미도시) 상에 부착하고, 다층 구조의 금속 배선 패턴(121) 및 금속 배선 패턴(121)을 커버하는 절연층(123)으로 이루어진 배선 구조물(120)을 베이스 기판(110)의 상면(111) 상에 형성한다. 일부 실시예들에서, 배선 구조물(120)의 금속 배선 패턴(121)을 형성하기 위하여 다마신(damascene) 공정을 수행할 수 있다. 예를 들어, 베이스 기판(110)의 상면(111) 상에 절연막을 형성하고, 상기 절연막을 패터닝 하여 배선용 홀을 형성하고, 상기 배선용 홀 내부에 도전성 물질로 이루어진 금속 배선 패턴(121)을 형성할 수 있다.
배선 구조물(120)을 형성한 이후, 배선 구조물(120) 상에 연결 패드(151)를 형성한다. 예를 들어, 연결 패드(151)를 형성하기 위해, 배선 구조물(120) 상에 도전막을 형성하고, 상기 도전막을 패터닝함으로써 연결 패드(151)를 형성할 수 있다. 상기 연결 패드(151)는 Al, Ni, Cu, 또는 이들의 조합으로 이루어질 수 있다.
연결 패드(151)를 형성한 이후, 배선 구조물(120) 상에 상부 패시베이션층(141)을 형성한다. 상부 패시베이션층(141)은 배선 구조물(120)의 상면을 덮고, 연결 패드(151)의 일부를 덮도록 형성될 수 있다. 상부 패시베이션층(141)은 연결 패드(151)의 적어도 일부를 노출시키는 개구를 가지도록 형성될 수 있다.
예를 들어, 상부 패시베이션층(141)을 형성하기 위해 PECVD 공정을 수행할 수 있다. PECVD 공정이 진행되는 동안, 온도, 압력과 같은 공정 조건을 제어하여 상부 패시베이션층(141)에 인가되는 압축 응력을 조절할 수 있다. 상부 패시베이션층(141)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 사용하여 형성될 수 있다. 앞서, 도 5를 참조하여 설명한 것과 같이, 상부 패시베이션층(141)을 형성하기 위하여, 배선 구조물(120)의 상면 상에 실리콘 산화물로 이루어진 제1 층(도 5의 1411)을 형성하고, 실리콘 질화물로 이루어진 제2 층(도 5의 1413)을 상기 제1 층(1411) 상에 형성할 수 있다.
도 9b를 참조하면, 상부 패시베이션층(141)을 형성한 이후, 상부 패시베이션층(141)을 통해 노출된 연결 패드(151)에 전기적으로 연결된 상부 연결 필라(153)를 형성한다. 예를 들어, 상부 연결 필라(153)를 형성하기 위하여, 연결 패드(151) 및 상부 패시베이션층(141) 상에 씨드 금속층(미도시)을 형성하고, 상부 연결 필라(153)가 형성되는 부분을 오픈하는 마스크 패턴을 형성하고, 상기 씨드 금속층을 씨드(seed)로 이용한 도금 공정을 통해 형성된 도전 물질층을 형성하고, 상기 마스크 패턴 및 상기 마스크 패턴 아래의 씨드 금속층 부분을 제거할 수 있다.
도 9c를 참조하면, 도 9b의 결과물 상에 캐리어 기판(CS)을 부착할 수 있다. 캐리어 기판(CS)은 접착 물질층(CM)을 통해 상부 패시베이션층(141) 및 상부 연결 필라(153)에 부착될 수 있다.
도 9d를 참조하면, 베이스 기판(110)의 일부분을 제거하여 관통 전극(130)을 노출시킨다. 베이스 기판(110)의 하면(113)을 통해 관통 전극(130)이 노출될 수 있으며, 관통 전극(130)은 베이스 기판(110)을 관통할 수 있다. 선택적으로, 관통 전극(130)이 베이스 기판(110)으로부터 돌출되도록, 베이스 기판(110)의 일부분을 제거할 수 있다.
도 9e를 참조하면, 베이스 기판(110)의 하면(113)을 덮는 하부 패시베이션층(143)을 형성한다. 하부 패시베이션층(143)은 베이스 기판(110)으로부터 돌출된 관통 전극(130)을 덮도록 형성될 수 있다.
예를 들어, 하부 패시베이션층(143)을 형성하기 위해 PECVD 공정을 수행할 수 있다. PECVD 공정이 진행되는 동안, 온도, 압력과 같은 공정 조건을 제어하여 하부 패시베이션층(143)에 인가되는 압축 응력을 조절할 수 있다. 하부 패시베이션층(143)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 사용하여 형성될 수 있다. 앞서, 도 6을 참조하여 설명한 것과 같이, 하부 패시베이션층(143)을 형성하기 위하여, 베이스 기판(110)의 하면(113) 상에 실리콘 산화물로 이루어진 제1 층(도 6의 1431)을 형성하고, 실리콘 질화물로 이루어진 제2 층(도 6의 1433)을 상기 제1 층(1431) 상에 형성할 수 있다.
예시적인 실시예들에서, 접착 물질층(CM)의 열화를 방지하기 위하여, 하부 패시베이션층(143)의 형성을 위한 PECVD 공정은 상부 패시베이션층(141)의 형성을 위한 PECVD 공정보다 낮은 온도에서 진행될 수 있다. 낮은 온도에서 진행된 PECVD 공정 결과, 하부 패시베이션층(143)은 상부 패시베이션층(141)의 압축 응력보다 작은 압축 응력을 가지도록 형성될 수 있다.
또한, 예시적인 실시예들에서, 하부 패시베이션층(143)의 형성을 위한 PECVD 공정을 낮은 온도에서 진행하되, 하부 패시베이션층(143)의 압축 응력을 증가시키도록 하부 패시베이션층(143)의 두께를 증가시킬 수 있다. 일부 실시예들에서, 하부 패시베이션층(143)은 상부 패시베이션층(141)의 두께보다 큰 두께를 가지도록 형성될 수 있다. 일부 실시예들에서, 하부 패시베이션층(143)은 상부 패시베이션층(141)의 두께보다 약 1 ㎛ 내지 약 2 ㎛ 정도 더 두꺼운 두께를 가지도록 형성될 수 있다.
도 9f를 참조하면, 베이스 기판(110)의 하면 측에서 평탄화된 표면이 얻어질 때까지, 하부 패시베이션층(143)의 노출 표면으로부터 연마 공정을 수행할 수 있다. 예를 들어, 평탄화된 표면을 얻기 위하여, 에치백(etch-back) 공정, CMP 공정 등을 수행할 수 있다. 상기 연마 공정에 의해, 평탄화된 관통 전극(130)의 하면은 노출되며, 하부 패시베이션층(143)은 관통 전극(130)의 측벽을 덮을 수 있다. 관통 전극(130)의 상기 하면은 평탄화된 하부 패시베이션층(143)의 표면과 동일 평면(coplanar) 상에 있을 수 있다.
도 9g를 참조하면, 하부 패시베이션층(143) 및 관통 전극(130) 상에, 관통 전극(130)과 전기적으로 연결된 하부 도전층(161) 및 하부 절연층(163)을 형성한다. 하부 도전층(161)은 하부 패시베이션층(143)을 통해 노출된 관통 전극(130)의 상기 하면과 접하도록 형성될 수 있다. 하부 절연층(163)은 하부 패시베이션층(143) 상에 도전막을 형성하고, 상기 도전막을 패터닝함으로써 형성될 수 있다. 하부 절연층(163)은 하부 패시베이션층(143) 상에 형성되고, 하부 도전층(161)의 일부를 덮도록 형성될 수 있다. 하부 패시베이션층(143)은 하부 도전층(161)의 적어도 일부를 노출시키는 개구를 가지도록 형성될 수 있다.
도 9h를 참조하면, 하부 절연층(163)을 통해 노출된 하부 도전층(161)에 전기적으로 연결된 하부 연결 필라(165)를 형성하고, 상기 하부 연결 필라(165) 상에 보드-인터포저 연결 단자(173)를 형성할 수 있다. 예시적인 실시예들에서, 보드-인터포저 연결 단자(173)는 솔더 볼로 형성될 수 있다. 상기 솔더 볼은 구형으로 형성되어, 하부 절연층(163)을 통해 노출된 하부 도전층(161)에 부착될 수 있다. 또는, 예시적인 실시예들에서, 보드-인터포저 연결 단자(173)는 솔더 범프로 형성될 수 있다.
도 10a 및 도 10b는 본 발명의 예시적인 실시예들에 따른 인터포저의 제조 방법을 나타내는 단면도들이다. 도 10a 및 도 10b를 참조하여 도 4a에 예시한 인터포저(100a)의 제조 방법을 설명한다. 이하에서, 도 9a 내지 도 9h를 참조하여 설명된 내용과 중복된 내용은 생략하거나 간단히 한다.
도 10a를 참조하면, 관통 전극(130)이 형성된 베이스 기판(110)을 캐리어 기판(미도시) 상에 부착하고, 베이스 기판(110)의 상면(111) 상에 배선 구조물(120) 및 연결 패드(151)를 형성한다.
연결 패드(151)를 형성한 이후, 배선 구조물(120) 상에 예비 상부 패시베이션막(142a)을 형성한다. 예비 상부 패시베이션막(142a)은 연결 패드(151)를 덮도록 형성될 수 있다. 예를 들어, 예비 상부 패시베이션막(142a)은 PECVD 공정을 수행하여 형성할 수 있으며, PECVD 공정의 공정 조건을 제어하여 예비 상부 패시베이션막(142a)에 인가되는 압축 응력을 조절할 수 있다.
도 10b를 참조하면, 예비 상부 패시베이션막(도 10a의 142a)의 일부분을 제거하여 상부 패시베이션층(141a)을 형성한다. 예비 상부 패시베이션막(142a)의 일부분은 CMP 공정을 이용하여 제거될 수 있으며, CMP 공정 결과 상부 패시베이션층(141a)은 평탄화된 상면을 가질 수 있다. 예시적인 실시예들에서, 연결 패드(151)가 노출될 때까지 예비 상부 패시베이션막(142a)의 일부분을 제거함으로써, 상부 패시베이션층(141a)은 연결 패드(151)와 동일 두께를 가지도록 형성할 수 있다.
또는, 다른 예시적인 실시예들에서, 도 4b에 예시된 인터포저(100b)와 같이, 상부 패시베이션층(도 4b의 141b 참조)은 연결 패드(151)보다 두껍게 형성될 수도 있다. 도 4b에 예시된 상부 패시베이션층(141b)을 형성하기 위해, 예비 상부 패시베이션막(142a)에 대한 CMP 공정을 수행하되, 상기 CMP 공정은 연결 패드(151)를 노출시키지 않을 수 있다. 상기 CMP 공정 이후, 연결 패드(151)의 일부분이 노출되도록 패터닝 공정을 더 수행하여, 상부 패시베이션층(141b)을 형성할 수 있다.
도 11a 및 도 11b는 본 발명의 예시적인 실시들에 따른 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다.
도 11a를 참조하면, 인터포저(100)를 준비한다. 도 11a에서는 도 1 내지 도 3을 참조하여 설명된 인터포저(100)가 도시되었으나, 도 4a 및 도 4b를 참조하여 설명된 인터포저(100a, 100b)가 이용될 수도 있다.
다음으로, 인터포저(100) 상에 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 실장한다. 상기 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 각각 다이싱되어 개별화된 반도체 다이(die)일 수 있고, 또는 반도체 다이가 몰딩된 서브-패키지일 수 있다. 예를 들어, 인터포저(100)의 상부 연결 필라(153) 상에 칩-인터포저 연결 단자(171)를 형성하고, 칩-인터포저 연결 단자(171)를 이용하여 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 인터포저(100) 상에 실장할 수 있다. 일부 실시예들에서, 칩-인터포저 연결 단자(171)는 솔더 볼 또는 솔더 범프일 수 있다.
도 11b를 참조하면, 제1 반도체 칩(210)의 적어도 일부 및 제2 반도체 칩(220)의 적어도 일부를 덮는 몰딩부(300)를 형성한다.
몰딩부(300)는 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 몰딩부(300)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC), 레진(resin) 등으로 이루어질 수 있다. 또한, 몰딩부(300)는 컴프레션 몰딩, 라미네이션(lamination), 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 몰딩부(300)는 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 상면을 외부로 노출시킬 수 있도록, 상기 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 측면만을 감쌀 수 있다. 또는, 다른 실시예들에서, 몰딩부(300)는 제1 반도체 칩(210)의 상면 및 제2 반도체 칩(220)의 상면을 더 덮을 수도 있다.
칩-인터포저 연결 단자(171)와 제1 반도체 칩(210) 사이의 연결 및 칩-인터포저 연결 단자(171)와 제2 반도체 칩(220) 사이의 연결 과정에서, 칩-인터포저 연결 단자(171)와 제1 반도체 칩(210) 사이 및 칩-인터포저 연결 단자(171)와 제2 반도체 칩(220) 사이에는 틈이 형성될 수 있다. 이러한 틈은 제1 반도체 칩(210) 및 제2 반도체 칩(220) 각각과 칩-인터포저 연결 단자(171) 사이의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 제1 반도체 칩(210)과 인터포저(100) 사이 및 제2 반도체 칩(220)과 인터포저(100) 사이에 언더필 물질을 주입하고 경화시켜 언더필 물질층(310)을 형성할 수 있다.
일부 실시예들에서, 몰딩부(300)가 제1 반도체 칩(210)과 칩-인터포저 연결 단자(171) 사이 및 제2 반도체 칩(220)과 칩-인터포저 연결 단자(171) 사이의 틈으로 직접 충진될 수 있다. 이 경우, 언더필 물질층(310)은 생략될 수 있다.
일반적인 대면적의 인터포저를 이용한 반도체 패키지의 제조 공정 시, 리플로우 공정 또는 몰딩 공정에서 휨 현상이 빈번히 발생하였고, 이러한 휨 현상으로 인해 인터포저와 반도체 칩 사이에 접합 신뢰성이 저하되는 문제가 발생되었다. 그러나, 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법에 의하면, 반도체 패키지(10)는 휨 현상이 억제된 인터포저(100)를 이용하여 제조되므로, 휨 현상으로 야기된 크랙으로 인한 배선의 손상, 칩-인터포저 연결 단자(171)의 손상, 보드-인터포저 연결 단자(173)의 손상 등의 불량이 방지될 수 있으므로, 신뢰성이 향상된 반도체 패키지(10)를 제조할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 100: 인터포저
110: 베이스 기판 120: 배선 구조물
130: 관통 전극 141: 상부 패시베이션층
143: 하부 패시베이션층 151: 연결 패드
153: 상부 연결 필라 161: 하부 도전층
165: 하부 연결 필라 171: 칩-인터포저 연결 단자
173: 보드-인터포저 연결 단자 210: 제1 반도체 칩
220: 제2 반도체 칩 300: 몰딩부
310: 언더필 물질층

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판의 상면 상에 배치되고, 금속 배선 패턴을 포함하는 배선 구조물;
    상기 배선 구조물의 상면 상에 배치되고, 상기 금속 배선 패턴에 전기적으로 연결된 연결 패드;
    상기 배선 구조물의 상기 상면 상에 배치되고, 압축 응력(compressive stress)을 가지는 상부 패시베이션층;
    상기 베이스 기판의 하면 상에 배치되고, 상기 상부 패시베이션층의 압축 응력보다 작은 압축 응력을 가지는 하부 패시베이션층;
    상기 하부 패시베이션층 상의 하부 도전층; 및
    상기 베이스 기판 및 상기 하부 패시베이션층을 관통하고, 상기 배선 구조물의 상기 금속 배선 패턴과 상기 하부 도전층을 전기적으로 연결하는 관통 전극;
    을 포함하고,
    상기 상부 패시베이션층의 하면 및 상기 연결 패드의 하면은 상기 배선 구조물의 상기 상면에 접촉하고,
    상기 상부 패시베이션층은 상기 연결 패드의 측벽에 접촉하고,
    상기 상부 패시베이션층은, 상기 배선 구조물의 상기 상면에 접촉되고 실리콘 산화물을 포함하는 제1 층과, 상기 제1 층 상에 배치되고 실리콘 질화물을 포함하는 제2 층을 포함하는 인터포저.
  2. 제 1 항에 있어서,
    상기 상부 패시베이션층의 압축 응력은 150MPa 내지 250MPa 사이이고,
    상기 하부 패시베이션층의 압축 응력은 100MPa 내지 200MPa 사이인 인터포저.
  3. 제 1 항에 있어서,
    상기 하부 패시베이션층의 두께는 상기 상부 패시베이션층의 두께보다 큰 인터포저.
  4. 제 3 항에 있어서,
    상기 상부 패시베이션층의 두께는 1 ㎛ 내지 2 ㎛ 사이이고,
    상기 하부 패시베이션층의 두께는 2 ㎛ 내지 3 ㎛ 사이인 인터포저.
  5. 제 1 항에 있어서,
    상기 하부 패시베이션층의 하면은 상기 관통 전극의 하면과 동일 평면 상에 있는 인터포저.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 하부 패시베이션층은 실리콘 산화물을 포함하는 제3 층 및 상기 제3 층 상에 배치되고 실리콘 산화물을 포함하는 제4 층을 포함하고, 상기 제3 층은 상기 베이스 기판의 상기 하면과 상기 제4 층 사이에 있는 인터포저.
  8. 제 1 항에 있어서,
    상기 상부 패시베이션층은 상기 연결 패드의 일부를 덮는 인터포저.
  9. 제 8 항에 있어서,
    상기 상부 패시베이션층의 두께는 상기 연결 패드의 두께와 동일한 인터포저.
  10. 제 8 항에 있어서,
    상기 상부 패시베이션층의 두께는 상기 연결 패드의 두께보다 큰 인터포저.
  11. 제 8 항에 있어서,
    상기 상부 패시베이션층은 상기 배선 구조물과 대면하는 하면 및 상기 상부 패시베이션층의 상기 하면에 반대된 상면을 가지고,
    상기 상부 패시베이션의 상면은 평평한 인터포저.
  12. 베이스 기판;
    상기 베이스 기판의 상면 상에 배치되고, 금속 배선 패턴을 포함하는 배선 구조물;
    상기 배선 구조물의 상면을 덮고, 압축 응력을 가지는 상부 패시베이션층;
    상기 배선 구조물의 상기 상면 상에 배치되고, 상기 배선 구조물의 상기 금속 배선 패턴과 전기적으로 연결된 연결 패드; 및
    상기 베이스 기판의 하면을 덮고, 압축 응력을 가지는 하부 패시베이션층;
    을 포함하고,
    상기 상부 패시베이션층의 두께는 상기 연결 패드의 두께 이상이고,
    상기 상부 패시베이션층의 하면 및 상기 연결 패드의 하면은 상기 배선 구조물의 상기 상면에 접촉하고,
    상기 상부 패시베이션층은 상기 연결 패드의 측벽에 접촉하고,
    상기 상부 패시베이션층은, 상기 배선 구조물의 상기 상면에 접촉되고 실리콘 산화물을 포함하는 제1 층과, 상기 제1 층 상에 배치되고 실리콘 질화물을 포함하는 제2 층을 포함하는 인터포저.
  13. 제 12 항에 있어서,
    상기 상부 패시베이션층은 평탄화된 상면을 포함하는 인터포저.
  14. 제 13 항에 있어서,
    상기 상부 패시베이션층의 두께와 상기 연결 패드의 두께는 동일하고, 상기 상부 패시베이션층의 상기 상면은 상기 연결 패드의 상면과 동일 평면 상에 있는 인터포저.
  15. 제 13 항에 있어서,
    상기 상부 패시베이션층의 두께는 상기 연결 패드의 두께보다 크고,
    상기 상부 패시베이션층의 상기 상면은 상기 연결 패드의 상면보다 높은 레벨에 위치된 인터포저.
  16. 인터포저, 및 상기 인터포저 상에 배치된 적어도 하나의 반도체 칩을 포함하는 반도체 패키지로서,
    상기 인터포저는,
    베이스 기판;
    상기 베이스 기판의 상면 상에 배치되고, 금속 배선 패턴을 포함하는 배선 구조물;
    상기 배선 구조물의 상면 상에 배치되고, 상기 배선 구조물의 상기 금속 배선 패턴에 전기적으로 연결된 연결 패드;
    상기 배선 구조물의 상기 상면 상에 배치되고, 상기 연결 패드의 일부를 덮고, 압축 응력을 가지는 상부 패시베이션층;
    상기 베이스 기판의 하면 상에 배치되고, 압축 응력을 가지는 하부 패시베이션층;
    상기 하부 패시베이션층 상의 하부 도전층; 및
    상기 베이스 기판 및 상기 하부 패시베이션층을 관통하고, 상기 배선 구조물의 상기 금속 배선 패턴과 상기 하부 도전층을 전기적으로 연결하는 관통 전극;
    을 포함하고,
    상기 상부 패시베이션층의 하면 및 상기 연결 패드의 하면은 상기 배선 구조물의 상기 상면에 접촉하고,
    상기 상부 패시베이션층은 상기 연결 패드의 측벽에 접촉하고,
    상기 상부 패시베이션층은, 상기 배선 구조물의 상기 상면에 접촉되고 실리콘 산화물을 포함하는 제1 층과, 상기 제1 층 상에 배치되고 실리콘 질화물을 포함하는 제2 층을 포함하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 상부 패시베이션층의 압축 응력은 상기 하부 패시베이션층의 압축 응력보다 큰 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 하부 패시베이션층의 두께는 상기 상부 패시베이션층의 두께보다 큰 반도체 패키지.
  19. 제 16 항에 있어서,
    상기 하부 패시베이션층은 상기 베이스 기판의 하면 상에 순차적으로 적층된 실리콘 산화막 및 실리콘 질화막을 포함하는 반도체 패키지.
  20. 제 16 항에 있어서,
    상기 상부 패시베이션층의 두께는 상기 연결 패드의 두께와 동일하고,
    상기 상부 패시베이션층은 평탄화된 상면을 포함하고, 상기 상부 패시베이션층의 상기 상면은 상기 연결 패드의 상면과 동일 평면 상에 있는 반도체 패키지.
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