TWI843943B - 半導體元件及其形成方法 - Google Patents
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Abstract
一種半導體元件，包括：第一金屬層；第二金屬層；以及金屬間介電層，設置於第一金屬層和第二金屬層之間。金屬間介電層包括：第一介電層，設置於第一金屬層上，並直接接觸第一金屬層，其中第一介電層具有小於0的應力值；第二介電層，設置於第一介電層上，其中第二介電層具有大於0的應力值；以及第三介電層，設置於第二介電層上，其中第三介電層具有小於0的應力值，其中第三介電層的厚度大於第二介電層的厚度，且第二介電層的厚度大於第一介電層的厚度。
Description
本發明是關於半導體元件及其形成方法，特別是關於金屬間介電層及其形成方法。
半導體工業藉由持續地減低最小特徵尺寸以持續改善各種電子組件的整合密度，而允許更多組件整合於給定的面積中。在半導體元件的後段製程（back-end of line, BEOL）中，隔離器（isolator）可作為半導體元件中的高壓（high-voltage）部件。當半導體元件在操作中瞬間承受極大的電壓，例如雷電等自然因素，隔離器可隔絕電流，避免具有高整合密度的電子組件受到損害。因此，隔離器可廣泛地使用於電源變壓器中。
半導體元件中的高壓部件一般會連接至高壓電源，例如將近15kV的直流或交流電壓源。在高壓部件作為電容結構，且與互連結構整合的情況下，電容結構中的介電層通常是由半導體元件中的金屬間介電（inter-metal dielectric, IMD）層所構成。由於電容結構的耐壓能力與其結構中的金屬間介電層的厚度相關，為了增加電容結構的耐壓能力，一般來說會增加金屬間介電層的厚度。
儘管增加金屬間介電層的厚度能增加半導體元件的耐壓能力，卻也衍生出其他的技術問題。舉例來說，增加金屬間介電層的厚度會導致半導體元件的基底產生翹曲（warpage）。改變金屬間介電層的厚度除了影響整體結構的穩定，也可能降低半導體元件的可靠度。因此，提高電容結構的耐壓能力之同時，必須解決增加金屬間介電層的厚度所導致的問題。
一種半導體元件，包括：第一金屬層；第二金屬層；以及金屬間介電層，設置於第一金屬層和第二金屬層之間，其中金屬間介電層包括：第一介電層，設置於第一金屬層上，並直接接觸第一金屬層，其中第一介電層具有小於0的應力值；第二介電層，設置於第一介電層上，其中第二介電層具有大於0的應力值；以及第三介電層，設置於第二介電層上，其中第三介電層具有小於0的應力值，其中第三介電層的厚度大於第二介電層的厚度，且第二介電層的厚度大於第一介電層的厚度。
一種半導體元件的形成方法，包括：於層間介電層上形成第一金屬層；於第一金屬層上形成金屬間介電層，其中形成金屬間介電層的步驟包括：使用第一沉積法順應性地沉積第一介電層於第一金屬層上，其中第一介電層具有小於0的應力值；使用第二沉積法順應性地沉積第二介電層於第一介電層上，其中第一沉積法和第二沉積法不同，其中第二介電層具有大於0的應力值；以及使用第一沉積法沉積第三介電層於第二介電層上；以及於金屬間介電層上形成第二金屬層。
以下揭露提供了許多不同的實施例或範例，用於實施本揭露實施例的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露可在各種範例中重複元件符號及∕或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及∕或配置之間的關係。
此外，在本發明的一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。
再者，此處可使用空間上相關的用語，如「在…之下」、「下方的」、「低於」、「在…上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位，以及圖式所述的方位。當裝置被轉至其他方位（旋轉90°或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
此處所使用的「約」、「大約」、「大抵」之用語通常表示在一給定值的±20%之內，較佳是±10%之內，且更佳是±5%之內，或±3%之內，或±2%之內，或±1%之內，或0.5%之內。在此給定的數值為大約的數值，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，此給定的數值仍可隱含「約」、「大約」、「大抵」之含義。
以下敘述一些本揭露實施例，在這些實施例中所述的多個階段之前、期間及∕或之後，可提供額外的步驟。半導體裝置結構可增加額外部件。一些所述部件在不同實施例中可被替換或省略。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。
除非另外定義，在此使用的全部用語（包括技術及科學用語）具有與本發明所屬技術領域中具有通常知識者所通常理解的相同涵義。能理解的是，這些用語，例如在通用字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
在半導體元件的製程中，在後段製程（back-end of line, BEOL）中的每一個金屬層與上方的金屬層及∕或下方的金屬層之間均設有金屬間介電（inter-metal dielectric, IMD）層。在互連結構中，金屬層透過導孔與上方的金屬層及∕或下方的金屬層形成電性耦合（electrically coupled），其藉由導孔穿入金屬層之間的每一個金屬間介電層達成。在電容結構中，下方金屬層可作為電容結構的下電極，而上方金屬層可作為上電極，上電極和下電極之間的金屬間介電層則不存在任何導孔。一般的半導體元件會將互連結構和電容結構整合在一起，以提高電路整合密度。
本揭露實施例提供一種半導體元件及其形成方法，特別適用於金屬間介電層。由於受限於許多因素，現有的金屬間介電層的厚度無法增加。舉例來說，當金屬間介電層的厚度過大，可能產生過大的應力（stress），導致下方的基底發生翹曲，進而影響半導體元件的整體結構。儘管每個金屬間介電層可由多個厚度較低的介電層所構成，過多數量的介電層會增加金屬間介電層之中介面的數量，提高缺陷發生的機率。再者，金屬間介電層的厚度直接影響電容結構的崩潰電壓(breakdown voltage)，亦即電容結構的耐壓能力。在厚度受限的情況下，單一金屬間介電層無法滿足電容結構需達到的崩潰電壓。因此，電容結構通常具有複數個金屬間介電層。金屬間介電層之數量，可取決於半導體元件所需的崩潰電壓，進而決定所對應的互連結構需要設置多少個額外的金屬層和導孔來與電容結構進行搭配。
第1A~1C圖是根據本揭露的一些實施例，繪示出半導體元件10的剖面示意圖。請參照第1A和1B圖，根據本揭露的一些實施例，金屬間介電層300，設置於金屬層P1和金屬層P2之間，其中導孔V穿過金屬間介電層300，將金屬層P1和金屬層P2電性耦合，因而形成互連結構。金屬間介電層300包括不同應力種類的介電層。金屬間介電層300包括第一介電層301、第二介電層302、以及第三介電層303。在第1B圖中，金屬間介電層300進一步包括第四介電層304和第五介電層305。
根據本揭露的一些實施例，第一介電層301和第二介電層302為順應性的形成於金屬層P1的表面上，而第三介電層303(及/或第四介電層304和第五介電層305)則具有平坦的上表面。在第1A圖中，第一介電層301和第三介電層303可為壓縮介電層，其可具有負應力值(小於0)，而第二介電層302可為拉伸介電層，其可具有正應力值(大於0)。第一介電層301和第三介電層303的形成可使用相同的沉積法，例如電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)，但本發明並不以此為限。第二介電層302的形成可使用與第一介電層301和第三介電層303不同的沉積法，例如次大氣壓化學氣相沉積
(sub-atmospheric chemical vapor deposition,SACVD)，但本發明並不以此為限。
根據本揭露的一些實施例，第三介電層303的厚度大於第二介電層302的厚度，且第二介電層302的厚度大於第一介電層301的厚度。為了防止沉積時產生空洞(例如在金屬層和介電層之間)，接近金屬層P1的第一介電層301及/或第二介電層302會設計成具有較佳填洞能力和較薄的厚度。此外，第三介電層303的應力絕對值大於第一介電層301的應力絕對值。應理解的是，由於第三介電層303的厚度大於第一介電層301的厚度，因此在使用相同的電漿輔助化學氣相沉積的方法中，沉積第三介電層303所耗費的功率會大於沉積第一介電層301所耗費的功率。使用電漿輔助化學氣相沉積所需的氣壓小於使用次大氣壓化學氣相沉積所需的氣壓。
繼續參照第1A圖，首先可在金屬層P1的表面上順應性的沉積第一介電層301，第一介電層301直接接觸金屬層P1。第一介電層301的厚度可介於約0.1μm和0.3μm之間，其應力值可介於約-5×108Dynes/cm2和-9×108Dynes/cm2之間。例如，使用例如電漿輔助化學氣相沉積形成第一介電層301。接著，在第一介電層301上沉積第二介電層302。第二介電層302的厚度可介於約0.2μm和0.5μm之間，其應力值可介於約2×109Dynes/cm2和5×109Dynes/cm2之間。例如，使用次大氣壓化學氣相沉積形成第二介電層302。然後，在第二介電層302上形成第三介電層303。第三介電層303的厚度可介於約5.6μm和6.0μm之間，其應力值可介於約-8×108Dynes/cm2和-3×109Dynes/cm2之間。例如，使用電漿輔助化學氣相沉積形成第三介電層303。最後，對第三介電層303
進行平坦化製程，即完成金屬間介電層300的製程。在這樣的實施例中，金屬間介電層300的高度H可介於約5.5μm和7.0μm之間。
請參照第1B圖，相較於第1A圖，更包括第四介電層304和第五介電層305。第四介電層304的厚度可介於約2.0μm和3.0μm之間，其應力值可介於約-8×108Dynes/cm2和-3×109Dynes/cm2之間。例如，使用電漿輔助化學氣相沉積形成第四介電層304，並接著對其進行平坦化製程。然後，在第四介電層304上沉積第五介電層305。第五介電層305的厚度可介於約2.0μm和3.0μm之間，其應力值可介於約-8×108Dynes/cm2和-3×109Dynes/cm2之間。例如，使用電漿輔助化學氣相沉積形成第五介電層305，並接著對其進行平坦化製程。在平坦化第五介電層305之後，即完成金屬間介電層300的製程。在這樣的實施例中，金屬間介電層300的高度H可介於約6.5μm和7.5μm之間。
於金屬間介電層300中，設置具有不同應力方向的介電層，使得介電層和介電層之間的應力可互相平衡。如此一來，可以增加每個介電層的厚度(亦即增加金屬間介電層的總厚度)，金屬間介電層的整體應力仍可被控制在可接受的範圍。舉例來說，金屬間介電層中可同時包括具有壓縮(compressive)應力的介電層和具有拉伸(tensile)應力的介電層。在一些實施例中，壓縮介電層可具有負應力值(小於0)，而拉伸介電層可具有正應力值(大於0)。在未包含不同應力種類的介電層的情形下，傳統的金屬間介電層若欲達到本揭露實施例的金屬間介電層厚度，則需加入很多個額外的介電層，造成金屬間介電層內有過多的介面，增加缺陷發生的機率。如上述，鄰近金屬層的介電層需要有較佳的填洞能力，
因此需考量介電層厚度。其他介電層亦須做特別的應力調整，以避免基底發生翹曲。藉由不同沉積機台或沉積參數的調配，不同材料和不同厚度的介電層可產生不同的正應力值或負應力值。因此，本發明可有效地控制金屬間介電層的整體應力不造成基底發生翹曲，卻可有足夠的厚度提升電容結構(或隔離器)的崩潰電壓。
第1C圖是根據本揭露的一些實施例，繪示出形成半導體元件10的剖面示意圖。在本實施例中，第1C圖所示的部件為例示性的，並非用以限定本揭露實施例。如第1C圖所示，半導體元件10可包括：基底100、積體電路部件104、層間介電層108、第一金屬層M1、第一金屬間介電層110、第二金屬層M2、第二金屬間介電層120、第三金屬層M3、第三金屬間介電層130、第四金屬層M4、第四金屬間介電層140、頂部金屬層MT、下電極C1、上電極C2、第一保護層200、以及第二保護層220。
在本揭露的一些實施例中，半導體元件10可包括互連結構10A和電容結構10B。互連結構10A進一步包括：導孔V1~V5，而金屬層M1~M4和MT係藉由導孔V1~V5電性連接。在一些實施例中，第一金屬間介電層110、第二金屬間介電層120、以及第三金屬間介電層130為單一應力種類的介電層。在本實施例中，第1C圖的第四金屬層M4、頂部金屬層MT、導孔V5、以及第四金屬間介電層140可分別對應至第1A圖(或第1B圖)所述之金屬層P1、金屬層P2、導孔V、以及金屬間介電層300，其中第四金屬間介電層140具有不同應力種類的介電層。
在本揭露的一些實施例中，電容結構10B在下電極C1和上電極C2之間則不包括任何導孔結構。第三金屬層M3與電容
結構10B的下電極C1位於同一層，而頂部金屬層MT與上電極C2位於同一層。下電極C1和上電極C2之間可具有垂直間距SV，跨越第四金屬間介電層140和部分第三金屬間介電層130，其中垂直間距SV介於1μm和6μm之間。再者，互連結構10A和電容結構10B之間可具有側向間距SL，其中側向間距SL可介於約8μm和30μm之間，例如介於約10μm和20μm之間。在一實施例中，垂直間距SV和側向間距SL相等，或者側向間距SL必須大於垂直間距SV，例如側向間距SL為垂直間距SV的2倍至10倍。這樣的設置可確保半導體元件10在操作中的耐壓是在電容結構10B的下電極C1與上電極C2之間的方向，而避免互連結構10A的頂部金屬層MT與電容結構10B的上電極C2之間的側向崩潰。
為了簡化圖式，本實施例僅繪示局部的半導體元件。舉例來說，半導體元件10可具有其他部件，如電晶體、金屬走線、電感、電阻、二極體、接合墊、封裝部件等。如先前所提及，第一金屬間介電層110、第二金屬間介電層120、以及第三金屬間介電層130為單一應力種類的介電層。第四金屬間介電層140可包含前述不同應力種類的介電層。在一些實施例中，在電容結構10B的下電極C1和上電極C2之間設置相對較厚的第四金屬間介電層140和部分第三金屬間介電層130可提升電容結構10B的崩潰電壓，亦即其耐壓能力。
請參照第1C圖，基底100可為例如晶圓或晶粒，但本揭露實施例並不以此為限。在一些實施例中，基底100可為半導體基底，例如矽基底。在其他實施例中，基底100也可以是絕緣層上半導體(semiconductor on insulator,SOI)基底。絕緣層上
半導體基底可包含底板、設置於底板上之埋入式氧化物(buried oxide,BOX)層、以及設置於埋入式氧化物層上之半導體層。
在一些實施例中，基底100可包括各種隔離部件(未繪示)以定義主動區，並電性隔離基底100內或基底100上的主動區部件。在一些實施例中，隔離部件可包括淺溝槽隔離(shallow trench isolation,STI)部件、局部矽氧化(local oxidation of silicon,LOCOS)部件、其他合適的隔離部件、或其組合。在一些實施例中，可在主動區(以隔離部件所定義)形成電晶體、井區、埋入式位元線、或其他類似元件。
請參照第1C圖，可在基底100上形成層間介電層108，並覆蓋積體電路部件104。在一些實施例中，層間介電層108的材料可包括氧化矽(SiO)、氮化矽(SiN)、碳化矽(SiC)、氧氮化矽(SiON)、氧碳氮化矽(例如SiOxNyC1-x-y，其中x和y係在0至1的範圍)、四乙氧基矽烷(tetraethylorthosilicate,TEOS)、無摻雜矽酸玻璃、或摻雜氧化矽(如硼摻雜磷矽酸玻璃(boron-doped phospho-silicate glass,BPSG)、熔矽石玻璃(fused silica glass,FSG)、磷矽酸玻璃(phosphosilicate glass,PSG)、硼摻雜矽玻璃(boron doped silicon glass,BSG))、低介電常數介電材料、或其他合適介電材料。在一特定實施例中，層間介電層108可為磷矽酸玻璃。在一些實施例中，層間介電層108可對下方的膜層提供部分的保護和絕緣，其細節將不於此詳述。
繼續參照第1C圖，導孔V1可用來將積體電路部件104電性連接至層間介電層108上方的第一金屬層M1。在一些實施例中，導孔V1~V5和金屬層M1~M4和MT可包括非晶矽、多晶矽
(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物(如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦鋁(TiAlN)、或其他類似材料)、金屬矽化物(如矽化鎳(NiSi)、矽化鈷(CoSi)、矽氮化鉭(TaSiN)、或其他類似材料)、金屬碳化物(如碳化鉭(TaC)、碳氮化鉭(TaCN)、或其他類似材料)、金屬氧化物、和金屬。金屬可包括鈷(Co)、釕(Ru)、鋁(Al)、鎢(W)、銅(Cu)、鈦(Ti)、鉭(Ta)、銀(Ag)、金(Au)、鎳(Ni)、其他類似材料、其組合、或其多膜層。如先前所提及，互連結構10A的第三金屬層M3係與電容結構10B的下電極C1位於同一層，而互連結構10A的頂部金屬層MT係與電容結構10B的上電極C2位於同一層。
根據本發明的一些實施例，金屬間介電層110、120、130較佳是以低介電常數(low-k)介電材料所形成。舉例來說，低介電常數介電材料的介電常數(k值)可低於約3.0。舉例來說，金屬間介電層110、120、130的材料可包括氫矽酸鹽(Hydrogen SilsesQuioxane)、甲基矽酸鹽(MethylSilsesQuioxane)、或其他類似材料。在一特定實施例中，本揭露的金屬間介電層可為氧化矽。若每個金屬間介電層使用與層間介電層108相似的材料(如磷矽酸玻璃)，可能較容易造成漏電流，降低半導體元件10的崩潰電壓(亦即其耐壓能力)。在一實施例中，金屬間介電層110、120、130的厚度可介於約0.5μm和2.0μm之間，例如介於約0.8μm和1.5μm之間。在一些實施例中，部分第三金屬間介電層130和第四金屬間介電層140(對應第1A圖或第1B圖的金屬間介電層300)設置於電容結構10B的下電極C1和上電極C2之間。
請參照第1C圖，可在第四金屬間介電層140、頂部金屬層MT、以及上電極C2上覆蓋第一保護層200，使頂部金屬層MT和上電極C2被包覆在第一保護層200內。在一些實施例中，第一保護層200的材料可包括氫矽酸鹽(Hydrogen SilsesQuioxane)、甲基矽酸鹽(MethylSilsesQuioxane)、或其他類似材料所形成。在一特定實施例中，第一保護層200的材料可為氧化矽。可藉由化學氣相沉積、高密度電漿化學氣相沉積、電漿輔助化學氣相沉積、流動性化學氣相沉積、次大氣壓化學氣相沉積、其他類似方法、或其組合形成第一保護層200。第一保護層200的厚度可介於約1μm和5μm之間，例如介於約1.5μm和4.0μm之間。在一些實施例中，第一保護層200可保護下方膜層不受到後續製程的影響，並且可進一步提升電容結構10B的崩潰電壓。
繼續參照第1C圖，可在第一保護層200上形成第二保護層220。在一些實施例中，第二保護層220可包括與層間介電層108相似的材料，且可由相似的方法形成，因而不於此重複贅述。在一特定實施例中，第二保護層220的材料可包括氮化矽。第二保護層220的厚度可介於約0.5μm和3.0μm之間，例如介於約0.6μm和2.5μm之間。在一較佳實施例中，第二保護層220除了對第一保護層200提供保護之外，還可避免外在水氣入侵造成電性短路。然而，如先前所提及，第二保護層220的材料較容易產生漏電流，進而降低半導體元件10的崩潰電壓(亦即其耐壓能力)。因此，搭配第一保護層200和第二保護層220，可提升元件整體的可靠度。
第1D圖是根據本揭露的一些實施例，繪示出第1C圖的半導體元件10的電容結構10B一部分的立體透視圖。在第1D圖
所示的結構中，下電極C1和上電極C2之間可具有垂直間距SV，跨越第四金屬間介電層140和部分第三金屬間介電層130。傳統上，隔離器一般來說僅將電容結構10B的上電極C2形成具有圓角，以防止尖端放電(corona discharge)。然而，為了因應本案相對較厚的第四金屬間介電層140，除了配置不同應力種類的介電層於其中以外(參照第1A圖或第1B圖的金屬間介電層300)，本揭露實施例也將電容結構10B的下電極C1及/或互連結構10A的金屬層設計成具有圓角。當電容結構10B的下電極C1和上電極C2同時具有圓角時，可進一步避免在金屬層尖角附近因化學氣相沉積製程的薄膜沉積特性造成空洞形成。
第1E圖是根據本揭露的一些實施例，繪示出第1D圖中的電容結構10B的上電極C2的上視圖。下電極C1和上電極C2皆形成具有曲率半徑R的部分圓圈，曲率半徑R是金屬層側壁相交的部分圓圈的半徑。根據本揭露的一些實施例，曲率半徑R可介於約0.01μm和0.20μm之間。若曲率半徑R小於0.01μm，會使得金屬層的圓角過尖，導致潛在的應力值增加，影響半導體元件10的結構。
第2圖是根據本揭露的另一些實施例，繪示出半導體元件20的剖面示意圖。半導體元件20包括互連結構20A和電容結構20B。相較於第1C圖所示的半導體元件10，半導體元件20更包括第五金屬間介電層150、第五金屬層M5、以及導孔V6。在一些實施例中，第五金屬間介電層150可包括與第四金屬間介電層140相似的材料，且可由相似的方法形成(參照第1A圖或第1B圖的金屬間介電層300於上述)，因而不重複贅述。在一些實施例中，第五金屬間介電層150插入電容結構20B的下電極C1和上電極C2之間，可
進一步的提高半導體元件的崩潰電壓。
相較於半導體元件10，半導體元件20具有更大的垂直間距SV，在電容結構20B的下電極C1和上電極C2之間量測，其跨越第五金屬間介電層150、第四金屬間介電層140、以及部分第三金屬間介電層130，其中垂直間距SV可介於約8μm和14μm之間，例如12.8μm。如先前所提及，垂直間距SV和側向間距SL相等，或者側向間距SL必須大於垂直間距SV，例如側向間距SL為垂直間距SV的2倍至10倍。這樣的設置可確保半導體元件20在操作中的耐壓是在電容結構20B的下電極C1與上電極C2之間的方向，而避免互連結構20A的頂部金屬層MT與電容結構20B的上電極C2之間的側向崩潰。隨著電容結構20B的垂直間距SV增加，互連結構20A和電容結構20B之間的側向間距SL也對應增加。
第3圖是根據本揭露的另一些實施例，繪示出半導體元件30的剖面示意圖。半導體元件30包括互連結構30A和電容結構30B。相較於第2圖所示的半導體元件20，半導體元件30另外包括第六金屬間介電層160、第六金屬層M6、以及導孔V7。在一些實施例中，第六金屬間介電層160可包括與第四金屬間介電層140或第五金屬間介電層150相似的材料，且可由相似的方法形成(參照第1A圖或第1B圖的金屬間介電層300於上述)，因而不於此重複贅述。在一些實施例中，第六金屬間介電層160插入電容結構30B的下電極C1和上電極C2之間。
相較於半導體元件20，半導體元件30具有更大的垂直間距SV，在電容結構30B的下電極C1和上電極C2之間量測，其跨越第六金屬間介電層160、第五金屬間介電層150、第四金屬間
介電層140、以及部分第三金屬間介電層130，其中垂直間距SV可介於約15μm和22μm之間，例如20μm。如先前所提及，垂直間距SV和側向間距SL相等，或者側向間距SL必須大於垂直間距SV，例如側向間距SL為垂直間距SV的2倍至10倍。這樣的設置可確保半導體元件30在操作中的耐壓是在電容結構30B的下電極C1與上電極C2之間的方向，而避免互連結構30A的頂部金屬層MT與電容結構30B的上電極C2之間的側向崩潰。隨著電容結構30B的垂直間距SV增加，互連結構30A和電容結構30B之間的側向間距SL也對應增加。
隨著半導體元件10、半導體元件20、以及半導體元件30的垂直間距SV持續增加，其耐壓能力也會跟著提升。舉例來說，半導體元件10可具有5kV的最大崩潰電壓，半導體元件20可具有10kV的最大崩潰電壓，而半導體元件30可具有20kV的最大崩潰電壓。然而，若是要製造出較高耐壓的元件，則會佔據較大的電路空間。因此，取決於設計與應用的需求，可調整本揭露實施例所使用相對較厚的金屬間介電層的數量。本揭露實施例的金屬間介電層可透過不同應力種類介電層的搭配，增加金屬間介電層厚度以提高半導體元件的崩潰電壓，並且避免基底發生翹曲。
以上概述數個實施例之部件，以便在所屬技術領域中具有通常知識者可以更加理解本揭露的觀點。在所屬技術領域中具有通常知識者應理解，他們能輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
10,20,30:半導體元件
10A,20A,30A:互連結構
10B,20B,30B:電容結構
100:基底
104:積體電路部件
108:層間介電層
110:第一金屬間介電層
120:第二金屬間介電層
130:第三金屬間介電層
140:第四金屬間介電層
150:第五金屬間介電層
160:第六金屬間介電層
200:第一保護層
220:第二保護層
300:金屬間介電層
301:第一介電層
302:第二介電層
303:第三介電層
304:第四介電層
305:第五介電層
C1:下電極
C2:上電極
H:高度
M1:第一金屬層
M2:第二金屬層
M3:第三金屬層
M4:第四金屬層
M5:第五金屬層
M6:第六金屬層
MT:頂部金屬層
P1:金屬層
P2:金屬層
R:曲率半徑
SL:側向間距
SV:垂直間距
V,V1,V2,V3,V4,V5,V6,V7:導孔
以下將配合所附圖式詳述本揭露實施例之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例的特徵。
第1A～1C圖是根據本揭露的一些實施例，繪示出半導體元件的剖面示意圖。
第1D圖是根據本揭露的一些實施例，繪示出第1C圖的半導體元件一部分的立體圖。
第1E圖是根據本揭露的一些實施例，繪示出第1D圖的半導體元件的上視圖。
第2圖是根據本揭露的另一些實施例，繪示出半導體元件的剖面示意圖。
第3圖是根據本揭露的另一些實施例，繪示出半導體元件的剖面示意圖。
300:金屬間介電層
301:第一介電層
302:第二介電層
303:第三介電層
H:高度
P1:金屬層
P2:金屬層
V:導孔
Claims (18)
- 一種半導體元件，包括：一第一金屬層；一第二金屬層；以及一金屬間介電層，設置於該第一金屬層和該第二金屬層之間，該金屬間介電層同時具有高於5.5μm的厚度和低於4個介電層之間的界面，其中該金屬間介電層包括：一第一介電層，設置於該第一金屬層上，並直接接觸該第一金屬層，其中該第一介電層具有小於0的應力值；一第二介電層，設置於該第一介電層上，其中該第二介電層具有大於0的應力值；一第三介電層，設置於該第二介電層上，其中該第三介電層具有小於0的應力值，其中該第三介電層的應力絕對值大於該第一介電層的應力絕對值，其中該第三介電層的厚度大於該第二介電層的厚度，且該第二介電層的厚度大於該第一介電層的厚度；一第四介電層，設置於該第三介電層上且與該第三介電層直接接觸，其中該第四介電層具有小於0的應力值，其中該第四介電層的應力絕對值大於該第一介電層的應力絕對值，其中該第四介電層的厚度大於該第二介電層的厚度；以及一第五介電層，設置於該第四介電層上且與該第四介電層直接接觸，其中該第五介電層具有小於0的應力值，其中該五介電層的應力絕對值大於該第一介電層的應力絕對值，其中該第五介電層的厚度大於該第二介電層的厚度。
- 如請求項1之半導體元件，其中在上視圖中，該第一金屬層和該第二金屬層各具有多個圓角。
- 如請求項2之半導體元件，其中該些圓角具有介於0.01μm和0.2μm之間的曲率半徑。
- 如請求項1之半導體元件，更包括一導孔，穿過該金屬間介電層，將該第一金屬層和該第二金屬層電性耦合，以形成一互連結構。
- 如請求項4之半導體元件，更包括一電容結構，其中該互連結構和該電容結構具有介於8μm和30μm之間的一側向間距。
- 如請求項5之半導體元件，其中該電容結構更包括：一下電極；以及一上電極，其中該上電極和該下電極具有一垂直間距，其中該側向間距大於或等於該垂直間距。
- 如請求項6之半導體元件，其中該上電極和該下電極之間設置有一或多個該金屬間介電層。
- 如請求項1之半導體元件，其中該第一介電層和該第二介電層係順應性地覆蓋該第一金屬層，而該第三介電層具有平坦的頂表面。
- 如請求項1之半導體元件，更包括一第一保護層，覆蓋該第二金屬層，以及一第二保護層，設置於該第一保護層上，其中該第一保護層的材料不同於該第二保護層的材料。
- 如請求項1之半導體元件，更包括一層間介電層，設置於該第一金屬層之下。
- 一種半導體元件的形成方法，包括：於一層間介電層上形成一第一金屬層；於該第一金屬層上形成一金屬間介電層，該金屬間介電層同時具有高於5.5μm的厚度和低於4個介電層之間的界面，其中形成該金屬間介電層的步驟包括：使用一第一沉積法順應性地沉積一第一介電層於該第一金屬層上，其中該第一介電層具有小於0的應力值；使用一第二沉積法順應性地沉積一第二介電層於該第一介電層上，其中該第一沉積法和該第二沉積法不同，其中該第二介電層具有大於0的應力值；使用該第一沉積法沉積一第三介電層於該第二介電層上，其中該第三介電層具有小於0的應力值，其中該第三介電層的應力絕對值大於該第一介電層的應力絕對值，其中該第三介電層的厚度大於該第二介電層的厚度，且該第二介電層的厚度大於該第一介電層的厚度；使用該第一沉積法沉積一第四介電層於該第三介電層上且與該第三介電層直接接觸，其中該第四介電層具有小於0的應力值，其中該第四介電層的應力絕對值大於該第一介電層的應力絕對值，其中該第四介電層的厚度大於該第二介電層的厚度；以及使用該第一沉積法沉積一第五介電層於該第四介電層上且與該第四介電層直接接觸，其中該第五介電層具有小於0的應力值，其中該五介電層的應力絕對值大於該第一介電層的應力絕對值，其中該第五介電層的厚度大於該第二介電層的厚度；以及於該金屬間介電層上形成一第二金屬層。
- 如請求項11之半導體元件的形成方法，其中該第一沉積法包括電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)，而該第二沉積法包括次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)。
- 如請求項11之半導體元件的形成方法，於形成該第二金屬層之前，更包括平坦化該第三介電層的頂面。
- 如請求項11之半導體元件的形成方法，其中該第一沉積法的氣壓小於該第二沉積法的氣壓。
- 如請求項11之半導體元件的形成方法，其中沉積該第三介電層的功率大於沉積該第一介電層的功率。
- 如請求項11之半導體元件的形成方法，其中在上視圖中，該第一金屬層和該第二金屬層形成有多個圓角。
- 如請求項16之半導體元件的形成方法，其中該些圓角具有介於0.01μm和0.2μm之間的曲率半徑。
- 如請求項11之半導體元件的形成方法，更包括於該第二金屬層上覆蓋一第一保護層，以及於該第一保護層上形成一第二保護層。
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