CN100375248C - 异质低介电常数质材与其形成方法 - Google Patents

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Abstract

本发明提供一种异质低介电常数质材与其形成方法。该异质低介电常数质材包括主要层与次要层，其中主要层包括具有第一低介电常数的第一低介电常数材料，次要层包括具有第二低介电常数的第二低介电常数材料，次要层直接与主要层邻接，且第二低介电常数大于第一低介电常数0.1以上。本发明提供的异质低介电常数质材，可更有效控制金属材料与基底表面之间的寄生电容，并能提高对机械或热应力制程的抵挡，避免造成膜的分层、剥离与碎裂。

Description

异质低介电常数质材与其形成方法
技术领域
本发明涉及一种半导体元件，特别是涉及一种异质低介电常数质材与其形成方法。
背景技术
在集成电路结构尺寸持续缩小的趋势下，金属内连线间的空间也跟着缩小，导致金属线间的寄生电容增加，而寄生电容会使信号传递延迟(propagation delay)且增加电容偶合，此现象即为一般所称的金属线间的“串扰”。以前常利用具有介电常数(k)约3.9的二氧化硅(SiO2)来使金属线绝缘，但目前于半导体制程中常利用介电常数比SiO2低的材料来作绝缘材料，此材料常称为低介电常数材料，以降低晶圆金属内连线结构中的金属线间的寄生电容。
然而，低介电常数材料的使用存在着两难的情况，如多孔低介电常数材料的控制因子之一为孔洞的产生，且增加孔洞可降低介电常数，但同时也会弱化其它材料特性，如硬度与密度等，而介电材料机械性质的弱化会造成晶圆完整与可靠度的问题。此外，也会使线路后端(back end of line，简称BEOL)制程复杂化。目前低介电常数材料所存在的一些制程整合问题包括在机械或热应力制程中(如化学机械研磨(CMP)、晶圆封装制程与晶圆测试时)造成膜的分层、剥离与碎裂。
发明内容
先前所使用的低介电常数材料会弱化材料特性，导致制程的复杂化且增加制造成本，因此，业界亟需一种可用于半导体制程的低介电常数材料，且此材料适用于热与机械应力制造与测试制程；通过本发明的实施例所提供的异质(heterogeneous)低介电常数材料与其形成方法，可解决或防止上述或其它问题。
为了实现上述目的，本发明提供一种异质低介电常数质材，包括：主要层与次要层，其中主要层包括具有第一低介电常数的第一低介电常数材料，且次要层包括具有第二低介电常数的第二低介电常数材料，次要层直接与主要层邻接，且第二低介电常数大于第一低介电常数0.1以上。
本发明所述的异质低介电常数质材，该第二低介电常数大于该第一低介电常数0.3以上。
本发明所述的异质低介电常数质材，该第二低介电常数材料的厚度小于1000埃，且该第一低介电常数材料的厚度为1000埃～1微米。
本发明所述的异质低介电常数质材，该第二低介电常数材料的厚度小于500埃，且该第一低介电常数材料的厚度为1000～5000埃。
本发明所述的异质低介电常数质材，该第一低介电常数材料具有一第一孔洞率，该第二低介电常数材料具有一第二孔洞率，该第一孔洞率小于或等于80％，该第二孔洞率小于或等于40％，且该第一孔洞率大于该第二孔洞率。
本发明所述的异质低介电常数质材，该次要层的密度大于该主要层。
本发明所述的异质低介电常数质材，该次要层的硬度大于该主要层。
本发明所述的异质低介电常数质材，该次要层为一构件，择自于蚀刻停止层、介电阻障层、护层、顺应式介电层、应力转换层、盖层其中之一或其组合。
为了实现上述目的，本发明还提供一种集成电路，包括基底表面，此基底表面包括模拟与数字半导体元件，铜位于基底表面上且固定于基底表面；集成电路还包括具有一第一介电常数的第一层，此第一层直接形成于基底表面上；集成电路还包括介于该第一层与该铜间的异质介电层，此异质介电层包括具有小于约3.9的第二介电常数的第二层；此异质介电层还包括具有小于约3.9的第三介电常数的第三层，而第二层介于第一与第三层间，且第二介电常数介于第一与第三介电常数间。
本发明所述的集成电路，该异质介电层经由多个步骤形成于该铜面积的90％上，且该第二层与该第三层各具有一孔洞率、密度、硬度与厚度，且该第二层的孔洞率小于或等于80％，该第三层的孔洞率小于40％，且该第二层的孔洞率大于该第三层的孔洞率；该第二层的密度小于该第三层的密度；该第二层的硬度小于该第三层的硬度；该第二层的介电常数小于该第三层的介电常数至少0.3；以及该第二层的厚度为4000埃～1微米，且该第三层厚度小于或等于1000埃。
为了实现上述目的，本发明还提供一种铜内连线结构，包括：一异质低介电常数质材具有一第一与第二主要层且经由多个步骤形成于该铜内连线结构面积的90％上，该第一主要层形成于该铜内连线的一沟槽中，该第二主要层直接形成于该铜内连线结构的一介层洞层中的该第一主要层上，该第一与第二主要层各具有一孔洞率、一介电常数与一厚度，且该第一与第二主要层的孔洞率小于或等于80％，该第一主要层的孔洞率大于该第二主要层的孔洞率，该第一与第二主要层的厚度大于1000埃且小于1微米，且该第一与第二主要层的介电常数小于3.9。
为了实现上述目的，本发明还提供一种半导体金属系统，包括：一沟槽层与一介层洞层，该沟槽层直接覆盖该介层洞层；一异质低介电常数质材，包括：一第一主要层位于该沟槽层中，该第一主要层具有一第一主要层孔洞率、一第一主要层密度、一第一主要层硬度、一第一主要层介电常数与一第一主要层厚度；一第二主要层位于该介层洞层中，该第二主要层具有一第二主要层孔洞率、一第二主要层密度、一第二主要层硬度、一第二主要层介电常数与一第二主要层厚度；一第一次要层直接位于该第一主要层下，且具有一第一次要层孔洞率、一第一次要层密度、一第一次要层硬度、一第一次要层介电常数与一第一次要层厚度；一第二次要层介于该第一主要层与该第二主要层间，且具有一第二次要层孔洞率、一第二次要层密度、一第二次要层硬度、一第二次要层介电常数与一第二次要层厚度；一第三次要层直接位于该第二主要层上，且具有一第三次要层孔洞率、一第三次要层密度、一第三次要层硬度、一第三次要层介电常数与一第三次要层厚度；以及该第一主要层孔洞率大于该第二主要层孔洞率，该第一与第二主要层孔洞率小于或等于80％，该第一、第二与第三次要层孔洞率小于40％，且该第一与第二主要层孔洞率大于该第一、第二与第三次要层的孔洞率，该第一与第二主要层密度小于该第一、第二与第三次要层密度，该第一与第二主要层硬度小于该第一、第二与第三次要层硬度，该第一与第二主要层介电常数小于该第一、第二与第三次要层介电常数至少0.3，该第一与第二主要层厚度为为1000埃～1微米，该第一、第二与第三次要层厚度小于或等于4000埃。
为了实现上述目的，本发明还提供一种金属前介电膜，包括：一顺应式介电层包括磷硅玻璃材料，该磷硅玻璃材料具有一第一介电常数为3.9～4.5；一异质介电膜具有一小于3.9的有效介电常数，该异质介电膜直接形成于该顺应式介电层上，该异质介电膜包括：一次要层具有一小于3.9的第二介电常数；以及一主要层具有一小于3.9的第三介电常数，该次要层直接覆盖于该顺应式介电层上，且该主要层直接覆盖于该次要层上，该第二介电常数介于该第一与第三介电常数间；以及一未掺杂硅玻璃层具有一介电常数为3.9～4.5，且该未掺杂硅玻璃层直接位于该异质介电膜上。
为了实现上述目的，本发明还提供一种形成异质低介电常数质材的方法，包括：形成一第一半导体材料具有一第一介电常数；形成一第一介电材料直接位于该第一半导体材料上，该第一介电材料具有一第二介电常数，该第二介电常数小于该第一介电常数且小于3.9；以及形成一第二介电材料直接位于该第一介电材料上，该第二介电材料具有一第三介电常数，该第三介电常数小于该第二介电常数且小于3.9。
本发明所述的形成异质低介电常数质材的方法，该第一与第二介电材料以一高温沉积制程形成，该温度大于或等于150℃。
本发明所述的形成异质低介电常数质材的方法，该第一与第二介电材料以低温沉积制程形成，该温度小于或等于150℃。
本发明所述的形成异质低介电常数质材的方法，该第一与第二介电材料的孔洞率实质上分别控制第二与第三介电常数。
本发明所述的形成异质低介电常数质材的方法，该第一介电材料通过以一1600～500sccm(stand ard cubic centimetersper minute，标准毫升每分钟)/600～300sccm的流速将三甲基硅烷/O2注入一沉积反应室形成。
本发明所述的形成异质低介电常数质材的方法，该第二介电材料通过以一1200～500sccm/1200～300sccm的流速将三甲基硅烷/O2注入一沉积反应室形成。
本发明所述的形成异质低介电常数质材的方法，该方法还包括在150～400℃下进行退火。
本发明所述的形成异质低介电常数质材的方法，该方法还包括在200～400℃下进行电子束硬化制程。
本发明所述的形成异质低介电常数质材的方法，该方法还包括在150～400℃下进行等离子硬化制程。
为了实现上述目的，本发明还提供一种系统单晶片(SOC)，该系统单晶片包括基底表面、第一绝缘体与异质绝缘体，该基底表面包括表面构件，第一绝缘体直接位于基底表面上，且具有第一介电常数，而异质绝缘体直接位于第一绝缘体上，且异质绝缘体包括次要层与主要层，其中次要层具有第一低介电常数，而主要层具有第二低介电常数，第一低介电常数介于第一介电常数与第二低介电常数间。
附图说明
图1A为一剖面图，用以说明本发明第一较佳实施例异质低介电质材的形成。
图1B为一剖面图，用以说明本发明第二较佳实施例异质低介电质材的形成。
图1C为一剖面图，用以说明本发明第三与第四较佳实施例异质低介电质材的形成。
图1D为一剖面图，用以说明本发明第五较佳实施例异质低介电质材的形成。
具体实施方式
为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并结合附图，作详细说明如下：
本发明第一实施例的制造方法描述如下且如图1A所示，其中制程前端(front end ofline，简称FEOL)的制造步骤是直接于基底表面102上形成磷硅玻璃(PSG)。
基底表面102包括形成于外延半导体基底104中的晶体管106，而晶体管106的源极与漏极108被浅沟隔离(STI)结构110所围绕，间隙壁112形成于堆迭栅极117的相邻侧，而堆迭栅极117包括栅极电极114与栅极介电质116。
低介电常数次要材料120与低介电常数主要材料118利用表1所示的形成参数与材料特性沉积，通过化学机械研磨对直接形成于低介电常数主要材料118上的未掺杂玻璃(USG)122进行平坦化处理，而随后的金属化步骤形成覆盖层124，此覆盖层124包括被层间介电材料所绝缘的金属线。
表1：第一实施例的形成参数与材料特性
异质低介电常数质材
低介电常数次要材料 低介电常数主要材料
  沉积类型 CVD CVD
  沉积温度(℃) 300 300
  氧气源 O<sub>2</sub> O<sub>2</sub>
  前驱物 3MS(三甲基硅烷) 3MS
  沉积反应室压力(torr) 3T 5T
  HFRF/LFRF功率(瓦) 1000/100 600/80
  退火/硬化(℃) 300 300
  介电材料 SiOCH SiCOH
  介电常数(k) 2.7 2.5
  厚度(埃) 500 4000
  孔洞率(％) 10 35
表1显示制造第一实施例所使用的沉积类型。在其它实施例中，沉积类型可包括任何类型的化学气相沉积(CVD)，如包括等离子增进式化学气相沉积(PECVD)、高密度等离子化学气相沉积(HDPCVD)与低压化学气相沉积(LPCVD)。其它实施例包括如物理气相沉积(PVD)、原子层沉积(ALD)、旋涂沉积(SOD)。其它实施例包括复合式沉积方法，如具有等离子处理的连续式多重沉积与不连续式多重沉积，例如，连续式沉积可利用相同的前驱物且于原位(in-situ)完成，若沉积制程不同(如包括CVD/旋涂制程)，则可使用不同的前驱物进行不连续式沉积(即非原位)，如利用3MS/O2形成一层，然后用FSG形成第二层，其中沉积的连续与否可根据晶圆是否进出沉积反应室来定义。上述沉积方法如利用包括气体与液体的传输系统。
低介电常数次要材料120与低介电常数主要材料118形成此第一实施例的低介电常数质材126。由于低介电常数次要材料120的介电常数介于掺杂磷玻璃100与低介电常数主要材料118中间，所以低介电常数次要材料120可提供低介电常数主要材料118与掺杂磷玻璃100间的应力舒缓，且由于材料120与118都具有低介电常数，所以异质低介电常数质材126的有效介电常数也为低介电常数。
请注意“低介电常数”一词传统上为比热沉积二氧化硅(SiO2，介电常数约3.9)低的介电常数。本发明实施例使用多孔与非多孔低介电常数材料、有机与无机低介电常数材料、纯有机聚合物低介电常数材料、混成低介电常数材料、聚对二甲苯(parylene)、甲基化氧化硅、掺杂碳的硅烷，如有机硅酸盐玻璃(organosilicate glass，简称OSG)、氟化硅玻璃(FSG)、含氢硅酸盐(HSQ)、甲基硅酸盐(MSQ)、氟化非晶碳、SILK、FLARE与黑钻石；用于本发明其它实施例的前驱物如包括甲基硅烷(SiH3CH3)、二甲基硅烷((CH3)2SiH2)、三甲基硅烷((CH3)3SiH)、四甲基硅烷((CH3)4Si)、氧(O2)、NO、N2O、氮(N2)与过氧化氢(H2O2)。
作为蚀刻停止层或介电扩散阻隔层的介电材料所具有的相对介电常数若低于氮化硅，约为7，即可称为低介电常数。低介电常数蚀刻/扩散材料之一例为具有约4.5的相对介电常数且以碳化硅为主的材料。
在基底表面102中的表面构件123与水平面125非呈顺应状，且具有阶层127。在第一实施例中，表面构件123包括间隙壁112、堆迭栅极117与凹陷的沟槽119。在另一实施例中，阶层会形成于如浅沟隔离、硅区域氧化(LOCOS)、平台隔离与其它主动以及被动基底表面元件的接合处。顺应式的介电质可提供较佳的电性、机械被动性与材料完整度，且可提供所需的阶层覆盖度。在第一实施例中，PSG 100顺应式沉积于基底表面构件123上，以保护基底表面。
第一实施例的异质低介电常数质材126可提供许多好处，如更易控制金属层124与基底表面102间的寄生电容。此外，低介电常数次要材料120为一应力转换层，可释放低介电常数主要材料118与掺杂磷玻璃100的应力，且可预防低介电常数主要材料118与掺杂磷玻璃100间的释放应力材料所会产生的问题，如分层、剥离或碎裂等。
本发明第二实施例的制造方法如图1B所示。在一半导体晶圆上，PSG材料100形成于基底表面128上，如图1B所示，基底表面128包括通过离子注入至外延硅基底104中的电阻器129，且此电阻器129会被浅沟隔离结构110所围绕。表2显示直接于PSG材料100上沉积低介电常数主要材料130的形成参数和材料特性，接着再直接于低介电常数主要材料130上沉积低介电常数次要材料132、未掺杂硅玻璃(USG)122与金属层124。
表2：第二实施例的形成参数与材料特性
异质低介电常数质材
低介电常数次要材料 低介电常数主要材料
沉积类型 CVD CVD
沉积温度(℃) 35 35
氧气源 O<sub>2</sub> O<sub>2</sub>
氢内含物 H2 H2
前驱物 3MS 3MS
沉积反应室压力(torr) 3T 5T
HFRF/LFRF功率(瓦) 1000/100 600/20
退火/硬化(℃) 400 400
介电材料 SiOCH SiCOH
介电常数(k) 2.5 2.2
厚度(埃) 2000 4000
孔洞率(％) 20 35
低介电常数主要材料130与低介电常数次要材料132形成第二实施例的异质低介电常数质材134。因为低介电常数主要材料130与次要材料132各具有低介电常数，所以异质低介电常数质材134具有低有效介电常数。异质低介电常数质材134的使用可更有效控制金属材料124与基底表面128间的寄生电容。
图1B中的低介电常数主要材料130具有低介电常数，此介电常数小于PSG材料100的介电常数，且两材料130与100的性质结合对抵挡随后的热与机性应力步骤而言已足够；低介电常数次要材料132可改善低介电常数主要材料130与USG材料122间的粘着度，因为低介电常数次要材料132的介电常数介于低介电常数主要材料130与USG材料122中间。
图1C中的半导体晶圆剖面图显示第三与第四实施例，其制程为利用铜金属化的90nm制程，在图1C中的晶体管结构具有形成于源极108、漏极108与栅极电极114上的硅化物140。表3显示沉积低介电常数次要材料144与低介电常数主要材料146的形成参数和材料特性，此两层144与146会形成第一异质低介电常数质材148，接着再对直接形成于异质低介电常数质材148上的未掺杂硅玻璃(USG)122进行平坦化处理，以与异质低介电常数质材148构成第一堆迭的介电质150。
表3：第三实施例的形成参数与材料特性
异质低介电常数质材
低介电常数次要材料 低介电常数主要材料
沉积类型 CVD CVD
沉积温度(℃) 35 35
氧气源 O<sub>2</sub> O<sub>2</sub>
前驱物 4MS 4MS
沉积反应室压力(torr) 5T 2T
HFRF/LFRF功率(瓦) 600/0 1200/100
退火/硬化(℃) 400 400
介电材料 SiOCH SiCOH
介电常数(k) 2.2 2.5
厚度(埃) 4000 2000
孔洞率(％) 35 20
钨插塞141直接形成于晶体管106的硅化源极/漏极108与硅化栅极电极114上，具有第二异质低介电常数质材149的第二堆迭的介电质151直接形成于第一堆迭的介电质150上，位于表面护层150中的第一异质低介电常数质材148与第二堆迭的介电质151结合，且构成本发明的第三实施例。
于第二堆迭的介电质151中蚀刻出凹蚀的沟槽143，且于凹蚀的沟槽143中沉积氮化钛(TiN)衬层152，通过化学气相沉积沉积铜154，以形成金属导线155，金属导线155直接与钨插塞141毗邻，以形成一由第一金属导线155至晶体管的源极/漏极108与栅极电极114的导电路径。
在本实施例中，第一金属层的表面保护与绝缘可通过第一堆迭的介电质所获得。在其它实施例中，任何数目的异质低介电常数质材可以垂直方式堆迭于任何组合中，此组合包括其它介电材料与其它异质低介电常数质材，例如，其它实施例具有垂直堆迭且相同边界的异质低介电常数质材、垂直堆迭的多种异质低介电常数质材与于垂直堆迭且相同边界的异质低介电常数质材，且其中间夹有其它金属间介电质(IMD)。
第三实施例中的第一异质低介电常数质材148为一顺应式介电质，以于基底表面102上提供良好的阶层覆盖度。第一异质低介电常数质材148的低介电常数次要层144的介电常数介于基底表面102与第一异质低介电常数质材148的低介电常数主要层146间，使第一异质低介电常数质材148的低介电常数次要层144为一应力转换层，以提供基底表面102与第一异质低介电常数质材148的低介电常数主要层146间的应力释放与提供适当的粘着度。
图1C显示第四实施例的异质低介电常数质材175沉积于第三实施例的第二堆迭的介电质151上，其形成参数与材料特性如表4所示，且其形成顺序如下：第一低介电常数次要层176、第一低介电常数主要层178、第二低介电常数次要层180、第二低介电常数主要层182与第三低介电常数次要层184。
表4：第四实施例的形成参数与材料特性
异质低介电常数质材
第一低介电常数次要层 第一低介电常数主要层 第二低介电常数次要层 第二低介电常数主要层 第三低介电常数次要层
沉积类型 CVD CVD CVD CVD
沉积温度(℃) 400 335 350 335
氧气源 O<sub>2</sub> O<sub>2</sub> O<sub>2</sub> O<sub>2</sub>
氢内含物 H<sub>2</sub>
前驱物 PSG 3MS 4MS 3MS
沉积反应室压力(torr) 3T 3.5T 2T 3.5T
HFRF/LFRF功率(瓦) 800/0 600/80 1200/200 600/80 2000
退火/硬化(℃) 400 335 350 335 400
介电材料 FSG SiCOH SiCOH SiCOH SiCOH
介电常数(k) 3.5 3.0 4.5 3.0 3.4
厚度(埃) 1000 2000 500 3000 200
孔洞率(％) ＜10 20 ＜5 20 ＜10
利用介层洞先形成的双镶嵌方法，如利用CxFy/O2于异质低介电常数质材175中蚀刻出沟槽156与介层洞158，使氮化钽(TaN)阻隔层161于铜(Cu)154沉积后沉积，TaN 161与Cu154填充沟槽156与介层洞158，如图1C所示。通过化学机械研磨对异质低介电常数质材175的上表面进行平坦化处理，以在其它沟槽与介层洞层124上形成平坦表面。
第四实施例的制造方法包括介层洞先形成的双镶嵌制程。本发明其它实施例可使用埋入式罩幕与沟槽先形成的双镶嵌制程。在其它实施例中，铜制程为单一镶嵌制程。其它实施例可利用使用蚀刻方式的铝制程，且其它实施例可使用铝与铜复合金属化制程。
第四实施例中的第一低介电常数次要层176为一介电阻障层，此层可限制铜离子从铜154扩散至第一低介电常数主要层178中。此外，第一低介电常数次要层176可释放第一低介电常数主要层178与铜154间的应力，且第一低介电常数次要层176的介电常数介于低介电常数主要层178、铜154与第二堆迭的介电质151的未掺杂硅玻璃122间。
第二低介电常数次要层180为一蚀刻停止层，此层所提供的蚀刻选择率可控制凹陷处156、158的形成与深度。第二低介电常数次要层180的介电常数介于低介电常数主要层178与第二低介电常数主要层182间，以释放层178与182间的应力。
第三低介电常数次要层184为一盖层，以保护第二低介电常数主要层182免受化学机械研磨的伤害。此外，由于第三低介电常数次要层184的介电常数在层182与124间，所以可释放第二低介电常数主要层182与金属层124间的应力。
在铜线垂直与水平的空间中，可提供相对低介电常数的异质介电质175为一低介电常数层间介电质(ILD)，也可称为低介电常数金属间介电质(IMD)，通过提供具有中等低介电常数的低介电常数次要层176、180与184，可在晶圆金属结构中提供结构的完整度，且可减少如分层、剥离与碎裂等现象的发生。
图1D显示通过于铜184上沉积选择性蚀刻停止/阻隔层182所形成的阶层180，异质低介电常数质材186可顺应式沉积于阶层180上。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。例如本发明可用于需要介电材料的各式电容器与其它半导体元件或结构中，如微电子机械半导体(MEMS)元件。此外，本发明可用于非半导体电容器中，包括透镜、窗或其它需要介电膜的物体或制程。
再者，本发明的范围未必限于说明书中所描述的特定实施例的制程、机器、制造、组成、工具、方法与步骤。本领域技术人员可从本发明的公开了解本发明可利用现有或未来所研发的制程、机器、制造、组成、工具、方法或步骤，以达到实施例所执行的相同功能或得到相同结果。因此，权利要求书也包括此种制程、机器、制造、组成、工具、方法与步骤。
附图中符号的简单说明如下：
100：掺杂磷玻璃
102、128：基底表面
104：外延半导体基底
106：晶体管
108：源极与漏极
110：浅沟隔离结构
112：间隙壁
114：栅极电极
116：栅极介电质
117：堆迭栅极
118、130、146：低介电常数主要材料
120、132、144：低介电常数次要材料
122：未掺杂玻璃
123：表面构件
124：覆盖层
125：水平面
126、134、175、186：异质低介电常数质材
127：阶层
129：电阻器
140：硅化物
141：钨插塞
143：沟槽
148：第一异质低介电常数质材
149：第二异质低介电常数质材
150：第一堆迭的介电质
151：第二堆迭的介电质
152：衬层
154：铜
155：金属导线
156：沟槽
158：介层洞
161：阻隔层
176：第一低介电常数次要层
178：第一低介电常数主要层
180：第二低介电常数次要层
182：第二低介电常数主要层
184：第三低介电常数次要层

Claims (21)

1.一种异质低介电常数质材，其特征在于包括：
一主要层包括具有第一低介电常数的第一低介电常数材料；以及
一次要层包括具有第二低介电常数的第二低介电常数材料，该次要层直接与该主要层邻接，且该第二低介电常数大于该第一低介电常数0.1以上。
2.根据权利要求1所述的异质低介电常数质材，其特征在于：该第二低介电常数大于该第一低介电常数0.3以上。
3.根据权利要求1所述的异质低介电常数质材，其特征在于：该第二低介电常数材料的厚度小于1000埃，且该第一低介电常数材料的厚度为1000埃～1微米。
4.根据权利要求1所述的异质低介电常数质材，其特征在于：该第二低介电常数材料的厚度小于500埃，且该第一低介电常数材料的厚度为1000～5000埃。
5.根据权利要求1所述的异质低介电常数质材，其特征在于：该第一低介电常数材料具有一第一孔洞率，该第二低介电常数材料具有一第二孔洞率，该第一孔洞率小于或等于80％，该第二孔洞率小于或等于40％，且该第一孔洞率大于该第二孔洞率。
6.根据权利要求1所述的异质低介电常数质材，其特征在于：该次要层的密度大于该主要层。
7.根据权利要求1所述的异质低介电常数质材，其特征在于：该次要层的硬度大于该主要层。
8.根据权利要求1所述的异质低介电常数质材，其特征在于：该次要层为一构件，择自于蚀刻停止层、介电阻障层、护层、顺应式介电层、应力转换层、盖层其中之一或其组合。
9.一种半导体装置，其特征在于包括：
一基底具有模拟元件与互补式金属氧化物半导体元件形成于其中；
一顺应式绝缘材直接形成于该基底上；
一金属结构位于该顺应式绝缘材上且固定于该模拟与互补式金属氧化物半导体元件，以形成模拟与数字电路；以及
一异质低介电常数质材包括一主要层与一次要层，该异质低介电常数质材介于该顺应式绝缘材与该金属结构间，该异质低介电常数质材经由多个步骤形成于该金属结构面积的90％上，且该主要层与该次要层各具有一孔洞率、密度、硬度、介电常数与厚度，且：
该主要层的孔洞率小于或等于80％，该次要层的孔洞率小于40％，且该主要层的孔洞率大于该次要层的孔洞率；
该主要层的密度小于该次要层的密度；
该主要层的硬度小于该次要层的硬度；
该主要层的介电常数小于该次要层的介电常数至少0.3；以及
该主要层的厚度为4000埃～1微米，且该次要层厚度小于或等于1000埃。
10.一种铜内连线结构，其特征在于包括：
一异质低介电常数质材具有一第一与第二主要层且经由多个步骤形成于该铜内连线结构面积的90％上，该第一主要层形成于该铜内连线的一沟槽中，该第二主要层直接形成于该铜内连线结构的一介层洞层中的该第一主要层上，该第一与第二主要层各具有一孔洞率、一介电常数与一厚度，且该第一与第二主要层的孔洞率小于或等于80％，该第一主要层的孔洞率大于该第二主要层的孔洞率，该第一与第二主要层的厚度大于1000埃且小于1微米，且该第一与第二主要层的介电常数小于3.9。
11.一种半导体金属系统，其特征在于包括：
一沟槽层与一介层洞层，该沟槽层直接覆盖该介层洞层；
一异质低介电常数质材，包括：
一第一主要层位于该沟槽层中，该第一主要层具有一第一主要层孔洞率、一第一主要层密度、一第一主要层硬度、一第一主要层介电常数与一第一主要层厚度；
一第二主要层位于该介层洞层中，该第二主要层具有一第二主要层孔洞率、一第二主要层密度、一第二主要层硬度、一第二主要层介电常数与一第二主要层厚度；
一第一次要层直接位于该第一主要层下，且具有一第一次要层孔洞率、一第一次要层密度、一第一次要层硬度、一第一次要层介电常数与一第一次要层厚度；
一第二次要层介于该第一主要层与该第二主要层间，且具有一第二次要层孔洞率、一第二次要层密度、一第二次要层硬度、一第二次要层介电常数与一第二次要层厚度；
一第三次要层直接位于该第二主要层上，且具有一第三次要层孔洞率、一第三次要层密度、一第三次要层硬度、一第三次要层介电常数与一第三次要层厚度；以及
该第一主要层孔洞率大于该第二主要层孔洞率，该第一与第二主要层孔洞率小于或等于80％，该第一、第二与第三次要层孔洞率小于40％，且该第一与第二主要层孔洞率大于该第一、第二与第三次要层的孔洞率，该第一与第二主要层密度小于该第一、第二与第三次要层密度，该第一与第二主要层硬度小于该第一、第二与第三次要层硬度，该第一与第二主要层介电常数小于该第一、第二与第三次要层介电常数至少0.3，该第一与第二主要层厚度为为1000埃～1微米，该第一、第二与第三次要层厚度小于或等于4000埃。
12.一种金属前介电膜，其特征在于包括：
一顺应式介电层包括磷硅玻璃材料，该磷硅玻璃材料具有一第一介电常数为3.9～4.5；
一异质介电膜具有一小于3.9的有效介电常数，该异质介电膜直接形成于该顺应式介电层上，该异质介电膜包括：
一次要层具有一小于3.9的第二介电常数；以及
一主要层具有一小于3.9的第三介电常数，该次要层直接覆盖于该顺应式介电层上，且该主要层直接覆盖于该次要层上，该第二介电常数介于该第一与第三介电常数间；  以及
一未掺杂硅玻璃层具有一介电常数为3.9～4.5，且该未掺杂硅玻璃层直接位于该异质介电膜上。
13.一种形成异质低介电常数质材的方法，其特征在于包括：
形成一第一半导体材料具有一第一介电常数；
形成一第一介电材料直接位于该第一半导体材料上，该第一介电材料具有一第二介电常数，该第二介电常数小于该第一介电常数且小于3.9；以及
形成一第二介电材料直接位于该第一介电材料上，该第二介电材料具有一第三介电常数，该第三介电常数小于该第二介电常数且小于3.9。
14.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：该第一与第二介电材料以一高温沉积制程形成，该温度大于或等于150℃。
15.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：该第一与第二介电材料以一低温沉积制程形成，该温度小于或等于150℃。
16.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：该第一与第二介电材料的孔洞率实质上分别控制该第二与第三介电常数。
17.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：该第一介电材料通过以一1600～500sccm/600～300sccm的流速将三甲基硅烷/O2注入一沉积反应室形成。
18.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：  该第二介电材料通过以一1200～500sccm/1200～300sccm的流速将三甲基硅烷/O2注入一沉积反应室形成。
19.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：该方法还包括在150～400℃下进行退火。
20.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：该方法还包括在200～400℃下进行电子束硬化制程。
21.根据权利要求13所述的形成异质低介电常数质材的方法，其特征在于：该方法还包括在150～400℃下进行等离子硬化制程。
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