TWI238490B - Heterogeneous low k dielectric - Google Patents

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TWI238490B TW093141355A TW93141355A TWI238490B TW I238490 B TWI238490 B TW I238490B TW 093141355 A TW093141355 A TW 093141355A TW 93141355 A TW93141355 A TW 93141355A TW I238490 B TWI238490 B TW I238490B
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Syun-Ming Jang
Pi-Tsung Chen
Yung-Cheng Lu
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Taiwan Semiconductor Mfg
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Description

1238490 九、發明說明： 、 【發明所屬之技術領域】 本發明係有關於-種半導體元 十且4寸別有關於一種異質低介電常數質 【先前技術】 小，導尺寸持㈣小的趨勢下，金屬内連線關空間也跟著縮 卿d生電容增加，而寄生電容會使《傳遞延遲 :串增力合’此現象即為-般所稱之金屬線間的 金屬i二:=具有介電常數⑴約3·9的來使 絕疾材料〜紐料導體製程中f_介電常數比Si〇2低的材料來作 絶緣材枓，此材料常稱為低介 之金屬線間的寄生電容。__，以降低晶圓金屬内連線結構中 的=而因trt數材料的使用存在著兩難的情況，如多孔低介電麵料 弱的產生，且增加孔洞可降低介電常數，但同時也會 :曰:圓::盘二:：⑹，度與密度等，而介電材料機械性質的弱化會造成 1^〇Γ、制、° ㈣題’此外’也會使線路後端（baekend()fline，簡稱 、則“二Ά中（如化學機械研磨（CMP)、晶_裝製程與晶圓 測试知）造成膜的分層、剝離與碎裂。 【發明内容】 、；、肖之低i彳數材料會弱化材料特性，導致製程的複雜化且增 衣k成本d此’業界亟需_種可餘半導體製程的齡電常數材料， ^此材料適驗軸機難力製造與職H本發批實施例所提 i、之異貝低介電她材料與其形成方法，可解決或防止上述或其它問題。
0503-A31309TWF 1238490 1 Μ 為達上述目的，本發明提供一 次要層，其中主要層包括具有第一低電常數質材，包括：主要層與 次要層包括具有第二低介電常數的第吊數的第一低介電常數材料，且 主要層嶋，且第二财電低"電錄·，岐要層直接與 ^ 丨包㊆數大於昂—低介電常數0.1以上。 面zttr，本發明尚提供—種積體電路，包括基底表面，此基底表 ^路輸#，_竭心職_表面；積 電路尚已括具有-弟-介電常數的第—層， 面上；積體電路尚包括介於㈣d跡烕於基底表 、以弟 該鋼間的異質介電層，此異質介電 曰有小於約3.9的第二介電常數的第二層；此異質介電層尚包括 小於約3.9的第三介電當备的筮一爲 — 人不心 層’而第二層介於第一與第三層間，且第 一;丨电$數介於第一與第三介電常數間。 為達上述目的’本發明尚提供—種系統單晶片（s〇c)，此系統單晶片 ^括基底表面、第-絕緣體與異f絕緣體，此基底表面包括表面構件，第 一絕賴直接位於基絲面上，μ有第—介電常數，而異魏緣體直接 :於第-絕緣體上，且異質絕緣體包括次要層與主要層，其中次要層具有 第-低介電常數’而主要層具有第二低介電常數，第—低介電常數介於第 一介電常數與第二低介電常數間。 【實施方式】 為使本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉出 較佳實施例，並配合所附圖式，作詳細說明如下： 本發明第-實施例的製造方法描述如下且如第1Α圖所示，其中製程前 端（frontendofline，簡稱FE0L)之製造步驟係直接於基底表面1〇2上形 成磷矽玻璃（PSG)。. 基底表面102包括形成於磊晶半導體基底1〇4中的電晶體1〇6，而電晶 體106的源極與沒極108被淺溝隔離（STI)結構11〇所圍燒，間隙壁m 0503-A31309TWF 6 1238490 極m之相鄰側，而堆疊閘極117包括_極⑽與問極 ___異質低介ϋ數質材 低次 料數次要材料i2G與低介電主要材料118係彻表1所示之 要道材科特性沈積’藉由化學機械研磨對直接形成於低介電常數主 =材㈣8上之未摻雜玻璃（USG) 122進行平坦化處理，而隨後的金屬化 乂驟形成覆蓋層rn’此_ m包括被層間介電材__金屬線。 —孔洞~^7°/〇) ' ---——_________02>______ 表1顯示製造第一實施例所使用的沈積類型。在其它實施例中，沈積類 型可包括任何類型的化學氣相沈積（CVD)，如包括電漿增進式化學氣七 沈積（PECVD)、高密度電漿化學氣相沈積⑽PCVD)與低壓化學軸 沈積（LPCVD)。其它實施例包括如物理氣相沈積（pVD)、原子層沈希 (ALD)、旋塗沈積（SOD)。其它實施例包括複合式沈積方法，如具肩 電漿處理的連續式多重沈積與不連續式多重沈積，例如，連續式沈積可禾 用相同的前驅物且於同處（in-situ)完成，若沈積製程不同（如包括CVD 旋塗製程），則可使用不同的前驅物進行不連續式沉積（即不同處），女 利用3MS/〇2形成一層，然後用FSG形成第二層，其中沈積的連續與否^ 0503-A31309TWF 7 1238490 根據晶圓是否進出沈積反應室來定義。上述沈積方法如利用包括氣體與液 體的傳輸系統。 低介電常數次要材料120與低介電常數主要材料！〗8形成此第_實施例 的低介電常數質材126,由於低介電常數次要材料120的介電常數介於摻雜 磷玻璃100與低介電常數主要材料118中間，所以低介電常數次要材料12〇 可提供低介電常數主要材料118舆摻雜鱗玻璃1〇〇間的應力舒緩，且由於 材料120與118都具有低介電常數，所以異質低介電常數質材126的有效 介電常數也為低介電常數。 清注意「低介電常數」一詞傳統上係為比熱沈積二氧化矽（Si〇2)，約 3.9，低的介電常數，本發明實施例使用多孔與非多孔低介電常數材料、有 機與無機低介電常數材料、純有機聚合物低介電常數材料、混成低介電常 數材料、聚對二曱苯（pa咖e)、甲基化氧化石夕、摻雜碳的魏，如有機 矽酸鹽玻璃（OTganQsilieate細，簡稱〇SG)、_魏璃（fsg)、含 氫石夕酸鹽（HSQ)、甲基石夕酸鹽（MSQ)、說化非晶碳、祖、此細與 黑鑽石；用於本發明其它實施例的前驅物如包括甲基石夕烷（卿阳卜二 甲基魏（(CH3)2SiH2)、三甲基魏（(CH3)3SiH)、四甲基魏（(卿 氧（〇2)、NO、N20、氮（n2)與過氧化氫（H2〇2)。 料侧停止層或介_散_層的介電材料所具之相對介電常數若 低；氮化彳、、、勺為7 ’即可稱為低介電常數，低介電常數钱刻/擴散材料之 -例為具有約4·5之相對介電常數且以碳切為主的材料。 在基底表面1〇2中的表面構件123與水平面125非呈順應狀，且具有階 層127，在第一實施例中，表面構件⑵包括間隙壁112、堆疊閘極117血 凹陷的溝槽m。在另—實施例中，階層會形缺如淺親離、雜域氧化 (LOCOS)、平台隔離與其它主動以及被動基底表面元件的接合處。順應 式的介電奸提供概之電性錢械被祕與簡完整度，且可提供所欲 之階層覆蓋度，在第-實酬巾，PSG，應式沉積於基絲面構件123
0503-A31309TWF 8 1238490 上’以保護基底表面。 第-實施例的異質低介電常數質材⑶可提供許多好處，如更易控制金 屬層124 基絲面1〇2間之寄生電容，此外，低介電常數次要材料 為-應力轉換層，可釋放低介電常數主要材料118與推義玻璃觸的應 力’且可預防低介電常數主要材料118與摻雜碟玻;离勘@之釋放應力材 料所會產生的問題，如分層、剝離或碎裂等。 本發明第二實_的製造方法如第m _示，在__半導體晶圓上，psG 材料100形成於基絲面128上，如第1B圖所示，基絲面ί28包括藉由 離子佈植至蟲晶德底1()4中的電阻器129，且此電阻器129會被淺溝隔離 結構110所圍、繞，下列表2顯示直接於PSG材料1〇〇上沉積低介電常數主 要材料130的形成參數和材料特性，接著料接於低介電常數主要材料⑽ 上〉儿積低介電常數次要材料132、未摻鮮賴（USG) 122與金屬層以。 之形成參數與材料特性 異質低介電常數質材 低介電常數i要材才f
., ----—___ 低介電常數主要材料130與低介電常數次要材料132形成第二實施例的 異質低介電常數質材134,因為低介電常數主要材料i3〇與低介電常數次要
0503-A31309TWF 9 1238490 電常數，，所以異f低介電常數贿134具有低有效介 底f面128、貝』电㊉數質材134的使用可更有效控制金屬材料124與基 底表面128間的寄生電容。 ’ 於psH中的低二電常數主要材料130具有低介電常數，此介電常數小 之缝機牛的；丨電常數，且兩材料130與觸的性f結合對抵撞隨後 t熱與雜應力麵㈣已足夠；低介電常數次要材们32可改盖低介電 二數主^ _與卿材料122 _著度，因為低介電常數次要材料 丨電吊1介於低介電常數主要材料130與USG材料122中間。 第1C圖中的半導體晶圓剖面圖顯示第三與第四實施例 銅金屬化的.製程，在第lc圖中的電晶體結構具有形成於源極 108、 及極108與閘極電極114上的石夕化物14〇，表3顯示沉積低介電常數次要材 料144與低介電常數主要材料146的形成參數和材料特性，此兩層144與 146會形成第—異質低介電常數質材148，藉著再對錢形成於異質低介電 常數質材148上的未摻雜矽玻璃（USG) 122進行平坦化處理，以與異質低 介電常數質材148構成第一堆疊的介電質150。 表3 :第三實施例之形成參數斜牯付 低介電常數次要材料 低介電常數主要材料 沈積類型 CVD CVD 沈積溫度（。〇 35 ^一 35 氧氣源 〇2 〇2 前驅物 4MS 4MS 沈積反應室壓力（ton*) 5T 「 2T HFRF功率/LFRF功率 (watts) 600/0 1200/100 退火/硬化rm 400 400 介電材料 SiOCH SiCOH 介電常數（k) 2.2 2.5 厚度（埃） 4000 2000 孔洞率（％) 35 15 0503-A31309TWF 10 1238490 鎢_⑷直接形成於電晶體106之石夕化源極/祕⑽與石夕化間極電 接=上二具有f二異質低介電常數質材149之第二堆疊的介電質⑸直 電常數^—堆豐的介電f 15G上’位於表面護層15G中的第-異質低介 例。數貝材148與第二堆疊的介電質⑸結合，且構成本發明之第三實施 二第：堆疊的介電請中爛出凹_溝槽143，且於簡的溝胸 屬 1=鈦減=襯層152，藉由化學氣她積沉積銅154，以形成金 ⑸，金屬導線155直接與鶴插塞141田比鄰，以形成一由第一金屬導 、、、至電晶體的雜/汲極與祕f極114的導電路徑。 所二本ΓΓ中，第'金屬層的表面保護與絕緣可藉由‘堆疊的介電質 雄ΓΓ 魏财，任何數目賴f低介歸材可以垂直方式 材且合中，此組合包括其它介電材料與其它異質低介電常數質 2疊之多《質低介電常數·與於妓堆纽相 3 電«文_，且其中間夾有其它金介電質（IMD)。 4低" 第三實施例巾的第_異質低介電常數質材14 上提供良好的M覆蓋度，第一異質低介 低介電常數次要層144的介電常數介於基底表面 數質材U8的低介電常數主要層146間，使第一異質二電常=電常 =二::數:要層144為-應力轉換層，以提供基底表面撤與第」： 148 146 ,175 且^丨罨貝151上，其形成筝數與材料特性如表4 成低介電常數次要層176、第-低介電常數主要層S3 -偏W數:人要層⑽、第二低介電常數主要層182與第三低介電常數=
0503-A31309TWF 11 1238490 要層184。 查土之形成參數輿姑料特枓 k 人 ^Γ^Γ~Τ——- 沈積類型 (°C) 微次要層
—-__-二——J_ I <10 利用介層洞織的雙鑲嵌方^，如_ 材175中姓刻出溝槽156與介層洞158，使氮化组（施）阻隔層⑹於翻 (㈤154沉積後沉積，TaNl61與& 154填充溝槽156與介層洞·女 第ic圖所示’藉由化學機械研磨對異質低介電常數質材175的上表面進々 平坦化處理’以在其它溝槽與介層洞層I24上形成平坦表面。 、 第四實施例的製造方法包括介層洞先形成的雙鑲絲程。本發明其它負 施例可使用埋入式罩幕與溝槽先形成的雙鑲嵌製程。在其它實施例中，翻 製程為單一鑲嵌製程。其它實施例可利用使用蝕刻方式的鋁製程，且其々 實施例可使闬鋁與銅複合金屬化製程。 、^ 第四實施例中的第一低介電常數次要層丨76為一介電阻障層，此層可阳
0503-A31309TWF 12 1238490 制銅離子從銅154擴散至f—低介電倾主要層178巾，此外，第一低介 书节數次要層176可釋放第一低介電常數主要層178與銅154^的應力， 且氧化梦122的介電常數介於低介電常數主要層178、銅154與第二堆疊的 介電質151的未摻雜石夕玻璃122間。 第二低介電常數次要層18G侧停止層，此層所提供的侧選擇率 可控制凹陷處156、158的形成與深度，第二低介電常數次要層⑽的介電 常數介於低介電常數主要層178與第二低介電常數主要層182帛，以釋放 層178與182間的應力。 第三低介電常數次要層184為_蓋層，贿㈣二低介電常數主要層 182免叉化學機械研磨的傷害的，此外，由於第三低介電常數次要層⑽的 介電常數在層182與124間，所以可釋放第二低介電常數主要層182與金 屬層124間的應力。 、在銅線垂直與水平的空間中，可提供相對低介電常數之異質介電質175 為低"电系數層間電質（ILD)，也可稱為低介電常數金屬間介電質 (娜），藉由提供具有巾等低介電常數的低介電常數次要層H⑽與 184 ’可在晶圓金屬結構中提供結構的完整度，且可減少如分層、剝離與碎 裂專現象的發生。 第1D圖顯示藉由於銅184上沉積選擇性侧停止/阻隔層182所形成的 P白匕層180 ’異質低介電常數質材186可順應式沉積於階層⑽上。 ，雖穌發明已揭露較佳實施例如上，然其並非用以限定本發明，任何熟 習此技蟄者，在不脫離本發明之精神和範圍内，當可作些許之更動與潤飾， 因此本發日狀賴範’視伽之”專·騎界定者鱗。例如本發 明可用於需要介f㈣的各式電容器與其它半導體元件或結構中，如微電 子機械半導體（MEMS)元件，此外，本發明可用於非半導體電容器中， 包括透鏡、窗或其它需要介電膜的物體或製程。 再者，本發明的範圍未必限於說明書中所描述之特定實施例的製程、機
0503-A31309TWF 13 1238490 杰、製造、組成、工且 + 露瞭解本發明可利用現^^步驟，熟知此技藝之人士可從本發明之揭 或步驟、，以來所研發之機#、製造、組成、工具、方法 申，專綱财2 執行之綱功能餅相醋果。誠，所附的 申明專軸亦包括此種製程、機械 '製造、組成、工具、方法與步驟。 【圖式簡單說明】 材之形成 第1C圖為一剖面圖， 電質材之形成。 第圖為^面圖，用以說明本發明第五較佳實施例之異質低介 材之形成。 、 材之軸。'"為^面圖’用以說明本發明第一較佳實施例之異質低介電質 ^圖丨^面圖，用以說明本發明第二較佳實施例之異質低介電質 介 用以說明本發明第三與四較佳實施例之異質低 電質 【主要元件符號說明】 118、130、146〜低介電常數主要材料； 100〜摻雜磷玻璃； 104〜蠢晶半導體基底； 108〜源極與汲極； 112〜間隙壁； 116〜閘極介電質； 102、128〜基底表面 106〜電晶體； 110〜淺溝隔離結構; 114〜閘極電極； 117〜堆疊閘極； 120、132、144〜低介電常數次要材料； 122〜未摻雜玻璃； ⑵〜表面構件; Π4〜覆蓋層； 125〜水平面； 126、134、175、186〜異質低介電常數質材·，
0503-A31309TWF 14 1238490 127〜階層； 140〜石夕化物； 143〜溝槽； 149〜第二異質低介電常數質材； 151〜第二堆疊的介電質； 154〜銅； 156〜溝槽； 161〜阻隔層； 178〜第一低介電常數主要層； 182〜第二低介電常數主要層； 129〜電阻器； 141〜鎢插塞； ♦ 148〜第一異質低介電常數質材； 150〜第一堆疊的介電質； 152〜觀層； 155〜金屬導線； 158〜介層洞； 176〜第一低介電常數次要層； 180〜第二低介電常數次要層； 184〜第三低介電常數次要層。 籲 0503-A31309TWF 15

Claims (1)

1238490 十、申請專利範圍： 1·一種異質低介電常數質材，包括·· 一低介電常數的第一低介電常數材料;以及 接與該主要層鄰接，且該第二低介電f數大於該第次要層直 2*如中請專利範圍第丨項所述之異質低介電常數質材^第1 ^ 電常數大於該第-低介電常數約0.3以上。 -中該弟-低” 3.如申請專利細第1項所述之難低介電常數質材 電常數材料的厚度小於約1〇〇〇埃，二中該弟一低)丨 _矣〜！微米。 且該弟低,丨電吊數材料的厚度大抵為 《如申請專利範圍第！項所述之異質低介電倾質材，其 電常數材料的厚度小於約5〇〇埃，第一 以一一" 麵〜漏埃。 且該弟低^吊數材料的厚度大抵為 5·如申請專利範圍第丨項所述之異f低介電常數質材， 入 電常數材料具m畴，該第二低介電常崎料具有Γ第二= ^，該第-孔洞率小於或等於80%，該第二孔洞率小於或等於4〇%，且該 第一孔洞率大於該第二孔洞率。 6·如申請專纖®第1項所述之異f低介電錄質材，其巾該次要層之 密度大於該主要層。 μ 曰 如申請專利範圍第1項所述之異f低介電常數質材，其中該次要層之 硬度大於該主要層。 人 曰 8·如申請專利範®第i項所述之異f低介f常數f材，其中該次要層為 -構件係擇自於侧停止層、介電阻障層、護層、順應式介電層、應力轉 換層、蓋層與其組合所組成之族群。 θ 9·一種積體電路，包括： 一基底表面包括類比與數位半導體元件； 0503-A31309TWF 16 1238490 齡於該基絲面上朗定於絲底表面； 以 及 一第一層具有—第—介電常數，該第—層直接形成於該基底表面上’· 一 f質介電層松該第—層與該_，《質介電層包括： 一第二層具有—小於約3.9的第二介電常數；以及 比如申請專利範圍第9項所述之積體電路，其中 該第三介電常數0.3以上。 吊致大於 12. 如申請細|圍第9項所述之積體電路，射該第 小於侧埃，且該第三層的厚度大抵為麵埃〜m米。 又大抵 13. 如申請專利範圍第9項所述之積體電路，其中該第二層的厚度大抵 小於4000埃，且該第三層的厚度大抵為1〇〇〇〜5〇〇〇埃。 又一 14. 如申請專利範圍第9項所述之積體電路，其中該異f介電層是由一 步或多步步驟形成。 15. 如申請專利範圍第9項所述之積體電路，其中該第二層尚呈有一第 -孔洞率销三層具有-第二孔鱗，該第—孔洞率小於或等於約40%， 該第二孔洞率小於或等於約紙，且該第—孔洞率小於該第二孔洞率。 16. 如申請專利範圍第9項所述之積體電路，其中該第二層之密度大於 該第三層。 Π.如申請專利範圍第9項所述之積體電路，其中該第二層之硬度大於 該第三層。 is.如申請專利範圍第9項所述之積體電路，其中該第二層為一構件係 擇自於侧停止層、介電阻障層、護層、順應式介電層、應力轉換層、蓋 0503-A31309TWF 17 1238490 層與其組合所組成之族群。 19·一種系統單晶片（s〇C)，包括·· 一基底表面包括表面構件； 該第一絶緣體具有一第一介電常 弟一、纟巴緣體直接位於該基底表面上 數；以及 一異質絕緣體直接位滅第—絕緣體上，該異質絕緣體包括： 一次要層具有一第一低介電常數；以及 -主要層具有一第二低介電常數，該第一低介電常數介於該第一介電常 數與該第二低介電常數間。 20. 如申請專利範圍第19項所述之系統單晶片，其中該第-低介電常數 大於該第二低介電常數0.1以上。 21. 如申請專利範圍第19項所述之系統單晶片，其中該第一低介電常數 大於該弟一低介電常數0.3以上。 22·如申請專利範圍第19項所述之系統單晶片，其中該次要層的厚度大 抵小於1000埃，且該主要層的厚度大抵為1〇〇〇埃〜丨微米。 23·如申請專利範圍第19項所述之系統單晶片，其中該次要層的厚度大 抵小於1000埃，且該主要層的厚度大抵為1000〜5000埃。 24·如申請專利範圍第19項所述之系統單晶片，尚包括一金屬線結構， 該異質絕緣體形成於該金屬線結構面積的9〇%以上，且由一夕或多步步驟 形成。 25·如申請專利範圍第ip項所述之系統單晶片，其中該次要層具有一第 一孔洞率，且該主要層具有一第二孔洞率，該第一孔洞率小於或等於約 40%，該第二孔洞率小於或等於約80%，且該第二孔洞率大於該第一孔洞 率。 26·如申請專利範圍第19項所述之系統單晶片，其中該次要層之密度大 於該主要層。 0503-A31309TWF 18 1238490 其中該次要層之硬度大 27.如申請專利範圍第19項所述之系統單晶片 於該主要層。 28. ”請專補圍第19項所述之系、，其_二層為一構件 刻停止層、介電_、護層、順應式介電層、應力轉換層、 孤層與其組合所組成之族群。 29. —種積體電路，包括·· 一基底表面具有一第一介電常數； 線路設於且固定於該基底表面上； 一異質低介電常數質材層包括： 該第二介電常 一次要層直接位於該基底表面上且具有一第二介電常數 數小於3.9且小於該第一介電常數，·以及 人二主要層直接位於該次要層上，該主要層具有一第三介電常數，該第三 ^二鮮於3.9且小於該第二介電紐至少Q1，且該第二介電常數介於 該弟一與第二介電常數間；以及 —介電層具有-第四介電常數，該異質低介電常數質材層介於該基底表 面。該介電制，該第四介電常數大於該第三介電常數，且該介電層與該 2質低介電常數層形齡於麟路與職絲_的_基絲面保護絕緣 ’其中該第二介電常數大於 30·如申請專利範圍第29項所述之積體電路 該第三介電常數至少0.3。 31. 如申請專利範圍第29項所述之積體電路，其中該次要層厚度小於約 1000埃’且該主要層的厚度大抵為1〇〇〇埃〜1微米。 32. 如申請專利顧第29項所述之積體電路，其中該次要層的厚度小於 約4000埃，且該主要層的厚度大抵為1〇〇〇〜5〇〇〇埃。 又 33. 如申請專利範圍帛29項所述之積體電路，其中該異質低介電常數所 材層由一步或多步步驟形成。 貝 0503-A31309TWF 19 1238490 34·如申請專利範圍第29項所述之積體電路，其中該主要層尚包括一第 一孔洞率小於或等於約80%，該次要層尚包括一第二孔洞率小於或等於約 40%，且該第一孔洞率大於該第二孔洞率。 35·如申請專利範圍第29項所述之積體電路，其中該次要層之密度大於 該主要層。 、 36·如申請專利範圍第29項所述之積體電路，其中該次要層之硬度大於 該主要層。 、 37·如申請專利範圍第29項所述之積體電路，其中該次要層為一構件係 擇自於侧停止層、介電阻障層、護層、順應式介電層、應力轉換層、蓋 層舆其組合所組成之族群。 38.—種半導體晶圓，包括： 一基底具有類比元件與互補式金屬氧化物半導體（CM〇s)元件形成於 其中； 一順應式絕緣材直接形成於該基底上； 一金屬結構位於該順應式絕緣材上且固定於該類比與CM〇s元件，以 形成類比與數位電路；以及 -異質低介電常數質材包括—主要層與—次要層，該異f低介電常數質 材介於該順應式介輕_麵結構間，該異f低介數贿經由複數 個步驟形成於該金屬結構_的9G%上，且齡要層與該次要層各具有一 孔洞率、密度、硬度、介電常數舆厚度，且： /、 該主要層的孔神小於鱗於8G%，該次要層_畴小於術。，且 該主要層的孔洞率大於該次要層的孔洞率； 該主要層的密度小於該次要層的密度； 該主要層的硬度小於該次要層的硬度； 該主要層的介電常數小於該次要層的介電常數至少〇3;以及 該主要層的厚度大抵為4_埃〜i微采，且該次要層厚度小於或等於 0503-A31309TWF 20 1238490 、 約1000埃。 39. —種銅内連線結構，包括： 一異質低介電常數質材具有一第一與第二主要層且經由複數個步驟形 成於該銅内連線結構面積的90%上，該第一主要層形成於該銅内連線的一 溝槽中，該第二主要層直接形成於該銅内連線結構的一介層洞層中的該第 一主要層上，該第一與第二主要層各具有一孔洞率、一介電常數與一厚度， 且該第一與第二主要層的孔洞率小於或等於約80%，該第一主要層的孔洞 率大於該第二主要層的孔洞率，該第一與第二主要層的厚度大於約1000埃 且小於約1微米，且該第一與第二主要層的介電常數小於3.9。 40. —種半導體金屬系統，包括： 一溝槽層與一介層洞層，該溝槽層直接覆蓋該介層洞層；以及 一異質低介電常數質材，包括： 一第一主要層位於該溝槽層中，該第一主要層具有一第一主要層孔洞 率、一第一主要層密度、一第一主要層硬度、一第一主要層介電常數與一 第一主要層厚度； 一第二主要層位於該介層洞層中，該第二主要層具有一第二主要層孔洞 率、一第二主要層密度、一第二主要層硬度、一第二主要層介電常數與一 第二主要層厚度； 一第一次要層直接位於該第一主要層下，且具有一第一次要層孔洞率、 一第一次要層密度、一第一次要層硬度、一第一次要層介電常數與一第一 次要層厚度； 一第二次要層介於該第一主要層與該第二主要層間，且具有一第二次要 層孔洞率、一第二次要層密度、一第二次要層硬度、一第二次要層介電常 數與一第二次要層厚度； 一第三次要層直接位於該第二主要層上，且具有一第三次要層孔洞率、 一第三次要層密度、一第三次要層硬度、一第三次要層介電常數與一第三 0503-A31309TWF 21 1238490 次要層厚度；以及 u ' 該第一主要層孔洞率大於該第二主要 洞率小於或等於約_，該第-、第二舆第三次要二主f層孔 該第-與第二主要層孔洞率大於該第一、第二 声，且 二主要層硬度祕該第―、第二與第三轉層魏，㈣= 介電常數小於該第-、第二與第三次要層介電常數至少約 -主要層厚度為大抵為麵埃〜】微米，該第―、第二與第三 2 小於或等於約4000埃。 要㈢厚度 41·一種金屬前介電膜，包括·· 數大^蝴難w介電常 一異質介電膜具有-小於約3.9的有效介電常數，該異f介電膜 成於該順應式介電層上，該異質介電膜包括： 、接形 一次要層具有-小於約3.9的第二介電常數；以及 -主要層具有-小於約3.9的第三介電常數，該次要層直接覆蓋該主要 曰且直接覆盍該順應式介電層，該第二介電f數介於該第—與第 數間；以及 电节 一未摻雜碰補具有-介電f數大抵為3 9〜4 5，且該未摻雜 層直接位於該異質介電膜上。 ^ 42.—種形成異質低介電常數質材的方法，包括·· 形成一弟一半導體材料具有一第一介電常數· 形成一第—介紐料直接讀歸—铸騎料上，鮮—介電材料且 有-弟二介電常數’該第二介電常數小於該第—介電材料且小於 ^ 及 · ’ Μ 形成-第二介電材料直接位於該第一介電材料上，該第二介電材料具有 0503-A31309TWF 22 1238490 —第三介電常數，該第二 a ' . 乜如申請專利_ == 於該第t電常數且小於約3·9。 中該第-與第二介電材料係以_上广成異貝低介電常數質材的方法，其 °c。 ’、问/皿，儿積製程形成，該溫度大於或等於150 中該範圍第42項所述之形綱低介電_材的方法，農 丨電材料係以-低溫沉積製程形成，該溫度小於或等於150 4^·如^專利翻第幻項所述之形成異質低介電常數質材的方法，其 以弟-與弟二介電材料的孔洞率實質上分別控制該第二與第三介電常 雾t。 :4=·如中4專利關第42項所述之形成異質低介電常數質材的方法，其 $第材料係藉由以一 16〇〇〜5〇〇财賴⑻〜3〇〇扣啦的流速將三甲基 矽烧/〇2注入一沉積反應室形成。 =47·如中睛專利範圍第42項所述之形成異質低介電常數質材的方法，其 中該第一材料係藉由以—12(K)〜5()Q s〔:em/1〜· seem的流速將三曱基 矽燒/〇2注入一沉積反應室形成。 48·如申請專利範圍第42項所述之形成異質低介電常數質材的方法，尚 包括在150〜400°C下執行下進行退火。 49. 如申請專利範圍第42項所述之形成異質低介電常數質材的方法，尚 包括在200〜400°C下進行電子束硬化製程。 50. 如申請專利範圍第42項所述之形成異質低介電常數質材的方法，尚 包括在150〜400°C下進行電敷硬化製程。 0503-A31309TWF 23
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