TW201523795A - 製造鐵電式隨機存取記憶體的方法 - Google Patents

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Abstract

本案說明一種非揮發性記憶體單元含有互補式金屬氧化物半導體電晶體與經嵌入的鐵電式電容器以及構成該者的方法。在一具體實施例中，該方法包含在一基板的表面上構成一閘極層級，此者含有一閘極堆疊，該堆疊具有：一MOS電晶體；一第一介電層，此者疊置於該MOS電晶體上；以及一第一接點，此者係自該第一介電層的頂部表面穿過該第一介電層而延伸至該MOS電晶體的一擴散範圍。將一局部互連(LI)層沉積在該第一介電層的頂部表面和該第一接點上，再將一含有一底部電極、一頂部電極與一位於其等間之鐵電層的鐵質堆疊沉積在該LI層上，並且將該鐵質堆疊和該LI層圖案化以構成一鐵電式電容器及一LI，而該底部電極可經此以電性耦接於該MOS電晶體的擴散範圍。

Description

製造鐵電式隨機存取記憶體的方法
相關申請案之交互參考
本申請案依照美國35 U.S.C.119(e)法規主張對於2013年6月27日申審之美國臨時專利申請序號第61/839,997號、2013年6月27日申審之美國臨時專利申請序號第61/840,128號以及2013年6月28日申審之美國臨時專利申請序號第61/841,104號等案件的優先權，茲將該等依參考方式併入本案。
本揭示概略關於半導體裝置，並且尤其關於一種鐵電式隨機存取記憶體(F-RAM)，其包含經嵌入或整合地構成的鐵電式電容器和互補式金屬氧化物半導體(CMOS)，以及製造該者的方法。
鐵電式隨機存取記憶體(F-RAM)通常含有由許多儲存構件或單元所組成的網格或陣列，各者包含至少一鐵電式電容器以及一或更多相關的電晶體以供選定單元並控制對其的讀取或寫入作業。當跨於一單元內之鐵電式電容器的鐵電式材料施加一外部電場時，該材料內的雙極(dipoles)會對齊於該場域方向。在移除電場之後，這些雙極維持其極化狀態。資料可依各資料儲存單元內之兩種可能電性極性的其一者而儲存在單元裡。例如，在單電晶體單電容器(1T1C)單元中，「1」可為利用負殘餘極性所 編碼，而「0」則是利用正殘餘極性所編碼。
F-RAM單元內的鐵電式電容器通常含有像是鋯鈦酸鉛(PZT)的鐵電式材料，其是位在上方電極與下方電極之間。單元裡的電晶體一般說來為金屬氧化物半導體(MOS)電晶體，此者是利用標準或基礎互補式金屬氧化物半導體(CMOS)製作流程所製造，其牽涉到導體、半導體、介電質與材料的構成和圖案化處理。這些材料的組成成份、處理試劑的組成成份和濃度以及在此CMOS製作流程中所使用的溫度，對於各項操作來說皆須予嚴格控管，藉此確保所獲MOS電晶體能夠適切地運作。然常見運用於製造鐵電式電容器的材料和製程是顯著地不同於基礎CMOS處理流程者，並且這些可能會對MOS電晶體造成不利的影響。
因此，在傳統的F-RAM製造方法中，鐵電式電容器是製作於一疊覆的個別覆層中，或者是在其中製造出MOS電晶體而後藉一或更多覆層以與其相隔離的覆層裡。熟諳本項技藝之人士將能瞭解傳統的F-RAM製造方法需要多項額外的遮罩及處理步驟，而所有這些都會增加製造時間、成本和瑕疵密度，因而導致可運作記憶體的良率下降。
一種根據本揭示之方法所構成而含有互補式金屬氧化物半導體(CMOS)電晶體及經嵌入之鐵電式電容器的非揮發性記憶體單元可對CMOS製作流程的變動降至最低，故而減少鐵電式隨機存取記憶體(F-RAM)的製造成本，降低瑕疵密度，同時可提供更為嚴密的設計規則。
在一具體實施例中，該方法包含在一第一介電層上構成一鐵電式電容器，該電容器含有一底部電極，此者係經由一第一接點以電性耦 接於一MOS電晶體的擴散範圍、一頂部電極與一位於其等之間的鐵電層。構成一疊置於該鐵電式電容器上的第二介電層，以及一第二接點，此接點自該第二介電層的頂部表面穿過該第二介電層而延伸至該鐵電式電容器的頂部電極。將一局部互連(LI)層沉積在該第二介電層的頂部表面上，並令其電性耦接於該第二接點。
在另一具體實施例中，該方法包含在一基板的表面上構成一閘極層級，此者含有一閘極堆疊，該堆疊具有：一MOS電晶體；一第一介電層，此者疊置於該MOS電晶體上；以及一第一接點，此者自該第一介電層的頂部表面穿過該第一介電層而延伸至該MOS電晶體的一擴散範圍。將一局部互連(LI)層沉積在該第一介電層的頂部表面和該第一接點上，再將一含有一底部電極、一頂部電極與一位於其等間之鐵電層的鐵質堆疊沉積在該LI層上，並且將該鐵質堆疊和該LI層圖案化俾構成一鐵電式電容器及一LI，而該底部電極可經此以電性耦接於該MOS電晶體的擴散範圍。
在又另一具體實施例中，該LI和該LI接點是利用一雙鑲嵌製程所構成，如此可降低該鐵質堆疊和該所獲鐵電式電容器的總高度。
202‧‧‧第一接點插頭/接點
204‧‧‧金屬間介電物/第一介電層
204a‧‧‧下方/底部第一介電層
204b‧‧‧上方/頂部第一介電層
206‧‧‧閘極層級
208‧‧‧基板表面
210‧‧‧基板
212‧‧‧閘極堆疊
214‧‧‧金屬氧化物半導體(MOS)電晶體
216‧‧‧隔離結構
218‧‧‧第一介電層頂部表面
220‧‧‧MOS電晶體的擴散範圍
222‧‧‧閘極氧化物
224‧‧‧閘極層
226‧‧‧側壁間隔器
228‧‧‧鋯鈦酸鉛(PZT)鐵電層
230‧‧‧頂部電極
232‧‧‧底部電極
234‧‧‧氧質(O2)阻障
236‧‧‧硬遮罩
238‧‧‧鐵電式電容器
240‧‧‧H2阻障
240a‧‧‧下方/第一氫質裹封層
240b‧‧‧上方/第二氫質裹封層
242‧‧‧第一層級間介電(ILD)層
244‧‧‧鐵質接點開口
246‧‧‧第二/鐵質接點
248‧‧‧局部互連(LI)
250‧‧‧局部互連氮化物層(LINIT)
252‧‧‧第二ILD層
254‧‧‧第三/LI接點(LICON)
256‧‧‧第一金屬化(M1)層
258‧‧‧第三ILD層
260‧‧‧第四/M1層接點
402‧‧‧局部互連(LI)層
404‧‧‧基板表面
406‧‧‧基板
408‧‧‧金屬間介電物/第一介電層
408a‧‧‧下方/底部第一介電層
408b‧‧‧上方/頂部第一介電層
410‧‧‧閘極堆疊
412‧‧‧金屬氧化物半導體(MOS)電晶體
414‧‧‧隔離結構
416‧‧‧第一接點插頭/接點
418‧‧‧MOS電晶體的擴散範圍
420‧‧‧PZT鐵電層
422‧‧‧頂部電極
424‧‧‧底部電極
426‧‧‧硬遮罩
428‧‧‧鐵電式電容器
430‧‧‧LI
432‧‧‧H2阻障
432a‧‧‧下方/第一氫質裹封層
432b‧‧‧上方/第二氫質裹封層
434‧‧‧第一ILD層
436‧‧‧第二/鐵質接點開口
438‧‧‧第二/鐵質接點
440‧‧‧第一金屬化(M1)層
442‧‧‧第二ILD層
442a‧‧‧第一/下方第二ILD層
442b‧‧‧第二/上方第二ILD層
444‧‧‧第三/M1層接點
602‧‧‧未經掺質鞘套氧化物(NCAPOX)層
603‧‧‧閘極層級
604‧‧‧基板表面
606‧‧‧基板
608‧‧‧金屬間介電物/第一介電層
610‧‧‧閘極堆疊
612‧‧‧MOS電晶體
614‧‧‧隔離結構
618‧‧‧MOS電晶體的擴散範圍
620‧‧‧LICON的開口
622‧‧‧第二開口/鑲嵌溝槽
624‧‧‧LICON
626‧‧‧LI
628‧‧‧底部電極
630‧‧‧PZT鐵電層
632‧‧‧單層或多層頂部電極
634‧‧‧O2阻障
636‧‧‧硬遮罩
638‧‧‧光阻遮罩
640‧‧‧鐵電式電容器
642‧‧‧H2阻障
642a‧‧‧下方/第一氫質裹封層
642b‧‧‧上方/第二氫質裹封層
644‧‧‧第一ILD層
646‧‧‧鐵質接點開口
648‧‧‧第二/鐵質接點
650‧‧‧第一金屬化(M1)層
652‧‧‧第二ILD層
652a‧‧‧第一/下方第二ILD層
652b‧‧‧第二/上方第二ILD層
654‧‧‧第三/M1層接點
自如後的詳細說明並且參照於隨附圖式及後文所提供的申請專利範圍將能更進一步瞭解本發明，其中：圖1為一流程圖，圖中說明一種用以製造含有經嵌入鐵電式電容器和金屬氧化物半導體(MOS)電晶體的鐵電式隨機存取記憶體(F-RAM)之方法的具體實施例；圖2A-2I為區塊圖，圖中說明一F-RAM單元的局部在其根據圖1方法 之製造過程中的截面視圖；圖2J為一區塊圖，圖中說明一根據圖1方法所製得的F-RAM單元之局部的截面視圖；圖3為一流程圖，圖中說明該用以製造含有經嵌入鐵電式電容器和MOS電晶體的F-RAM之方法的另一具體實施例，其中一局部互連的局部構成該鐵電式電容器的底部電極；圖4A-4I為區塊圖，圖中說明一F-RAM的局部在其根據圖3方法之製造過程中的截面視圖；圖4J為一區塊圖，圖中說明一根據圖3方法所製得的F-RAM單元之局部的截面視圖；圖5為一流程圖，圖中說明一種利用鑲嵌或是雙鑲嵌製程以製造含有經嵌入鐵電式電容器和MOS電晶體的F-RAM之方法的又另一具體實施例；圖6A-6M為區塊圖，圖中說明一F-RAM的局部在其根據圖5方法之製造過程中的截面視圖；以及圖7為一區塊圖，圖中說明一根據圖5方法之替代性具體實施例所製造完成的F-RAM之局部的截面視圖。
現將參照於隨附圖式以說明一種含有經嵌入或整合構成的鐵電式電容器和互補式金屬氧化物半導體(CMOS)電晶體之鐵電式隨機存取記憶體(F-RAM)的具體實施例以及製造該等的方法。然確可實作出特定的具體實施例而無須該等特定細節的一或更多者，或是可予合併於其他的已知方法、材料及設備。在後文說明中敘述像是特定材料、維度和製造參數等 等的眾多特定細節以供通徹地暸解本發明。然在其他實例裡並未特定詳細地陳述眾知的半導體設計及製造技術，藉以避免非必要地模糊本發明內容。在全篇說明中，所稱「一具體實施例」意思是一關聯於該具體實施例所描述之特定特性、結構、材料或特徵係經納入在本發明的至少一具體實施例內。因此，在本案文裡各處出現的「在一具體實施例裡」之語句並不必然地皆參照於本發明的相同具體實施例。同時，可按任何適當方式將該等特定特性、結構、材料或特徵合併在一或更多個具體實施例之內。
該等詞彙「在…之下」、「在…之間」、「在…之上」和「位於…上方」在本揭中是用以指稱一覆層相對於其他覆層的相對位置。從而，例如一經沉積或設置於另一覆層之上方或下方的覆層可為直接地接觸於該其他覆層，或者可設置有一或更多的中介覆層。此外，一經沉積或設置於多個覆層之間的覆層可為直接地接觸於該等覆層，或者可設置有一或更多的中介覆層；相對地，位於一第二覆層「上方」的第一覆層則是接觸於該第二覆層。同時，提供一覆層相對於其他覆層的相對位置是假設操作作業是對於一起始基板以沉積、修改及移除薄膜，而無須考量到該基板的絕對指向。
現將參照於圖1及圖2A至2J以說明一種用以將一鐵電式電容器整合或嵌入於一標準或基礎CMOS製作流程內以製造F-RAM的方法的一實施例。圖1為一流程圖，圖中說明一種用以製造含有經嵌入鐵電式電容器和金屬氧化物半導體(MOS)電晶體的鐵電式隨機存取記憶體(F-RAM)之方法的具體實施例。圖2A-2I為區塊圖，圖中說明一F-RAM單元的局部在其根據圖1方法之製造過程中的截面視圖。圖2J為一區塊圖，圖中說明一 根據圖1方法所製造完成的F-RAM單元之局部的截面視圖。
現參照圖1及圖2A，該程序開始於，在於一基板210的表面208上構成一閘極層級206之後，將第一接點插頭或接點202以及金屬間介電物或第一介電層204的表面予以平面化，該閘極層級包含閘極堆疊212，該等堆疊具有一或更多個金屬氧化物半導體(MOS)電晶體214，這些是由一或更多隔離結構216所分隔，該第一介電層為疊置於該等MOS電晶體上，並且該等第一接點穿過該第一介電層自該第一介電層的頂部表面218延伸至在該基板內該MOS電晶體裡的一擴散範圍220，像是源極或汲極(區塊102)。
除源極和汲極之外，該等擴散範圍220亦可包含通道範圍(圖中未予顯示)。一般說來，該基板210及該等擴散範圍220可因此由任何適用於半導體裝置製作的材料所組成。在一具體實施例中，該基板210為一體型基板，其中含有某種材料的單晶體，這些材料包含矽質、鍺質、鍺化矽或是III-V族化合物半導體材料，然不限於此。在另一具體實施例裡，該基板210包含具有頂部外延層的體型層。在一特定具體實施例中，該體型層是由一材料的單晶體所組成，此材料可包含矽質、鍺質、鍺化矽、III-V族化合物半導體材料以及石英，然不限於此，而同時該頂部外延層是由一單晶體層所組成，這可含有矽質、鍺質、鍺化矽以及III-V族化合物半導體材料，然不限於此。該頂部外延層是由一單晶體層所組成，這可包含矽質(亦即用以構成矽上絕緣體(SOI)半導體基板)、鍺質、鍺化矽以及III-V族化合物半導體材料，然不限於此。該絕緣體層是由包含二氧化矽、氮化矽及氮氧化矽在內的材料所組成，然不限於此。而下方體型層則是由包含矽質、鍺 質、鍺化矽、III-V族化合物半導體材料以及石英的單晶體所組成，然不限於此。
該基板210及因此該通道範圍可含有摻質不純物原子。在特定的具體實施例中，通道範圍係經P型摻質，而在替代性具體實施例裡，此通道範圍則為經N型摻質。該基板210內的源極和汲極擴散範圍220具有與該通道範圍相反的導體性。例如，在一具體實施例中，該基板210及因此該通道範圍是由經硼摻質的單晶體矽質所組成，其硼質濃度是在1×1015-1×1019atoms/cm3的範圍內。而該等源極和汲極擴散範圍220則是由經磷或砷摻質的範圍所組成，其N型摻質物的濃度是在5×1016-5×1019atoms/cm3的範圍內。一般說來，該等源極和汲極擴散範圍220於該基板210裡的深度是在80-200奈米(nm)的範圍內。根據本揭示的一替代性具體實施例，該等源極和汲極擴散範圍220為P型摻質範圍，而該基板210和通道範圍則為N型摻質範圍。
該等閘極堆疊212可含有一經構成於該基板210之表面208上的閘極氧化物222、一經構成於該閘極氧化物上的閘極層224以及一或更多用以將該閘極層隔離於該第一介電層204的側壁間隔器226。此外，圖中雖未顯示，然熟諳本項技藝之人士將能瞭解該閘極層224通常為電性耦接於一疊置的局部互連(LI)或金屬化層，像是如後文中進一步詳細說明的第一金屬化(M1)層。
該第一介電層204可包含單個介電材料層，或是多個介電材料層，即如本具體實施例中所示者。例如，在一具體實施例中，該第一介電層204含有：一下方或底部第一介電層204a，此者含有磷矽酸鹽玻璃 (PSG)，這是藉由像是電漿、低壓或大氣CVD的化學汽相沉積(CVD)製程所構成或沉積；以及一上方或頂部第一介電層204b，此者含有氧化矽，而這是利用正矽酸乙酯(TEOS)基處理氣體或前驅物藉由低壓CVD(LPCVD)機具所沉積。
該等第一接點202的構成方式為藉由執行接點蝕刻處理以蝕刻該第一介電層204而曝出底層的擴散範圍220，隨後再將通常屬於難熔金屬的導體材料填入至該等所形成開口內。此接點蝕刻處理可利用標準的微影像蝕刻技術，以及任何適用於蝕刻氧化矽及/或PSG的濕性或乾性蝕刻化學藥劑，而達成。適合的接點蝕刻化學藥劑可為例如利用氫氟酸(HF)的濕性蝕刻，或者是利用反應離子蝕刻(RIE)處理氣體的氣相蝕刻(GPE)，這包含HF以及甲醇或木醇(CH3OH)。經構成於該第一介電層204之內的接點開口會被填入以難熔金屬。所謂難熔金屬是指化學週期表中第4、5及6群的金屬元素，這些包含可抗於高溫的鈦(Ti)、鉭(Ta)、鎢(W)以及其等的氮化物或合金。難熔金屬可為藉由例如像是噴濺或汽化的物理汽相沉積，或是CVD以及無電鍍置處理，所沉積。
即如圖1的步驟或區塊102所述，一旦構成之後，即可例如利用化學機械拋光(CMP)製程以將第一接點202和第一介電層204的表面平面化。
接著，參照於圖1和圖2B，在該等第一接點202和第一介電層204的經平面化表面上沉積或構成一待用以自此構成一鐵電式電容器的鐵質堆疊(區塊104)。一般說來，這些鐵質堆疊層含有一像是鋯鈦酸鉛(PZT)鐵電層228的鐵電式材料層，該層是位在頂部電極230與底部電極232之 間，並且電性接觸於或電性耦接於底層之第一接點202的其一者。在一些具體實施例裡，像是如圖所示者，該鐵質堆疊可進一步含有氧質(O2)阻障234。該O2阻障234可含有一層氮化鋁鈦(TiAIN)或氮化鈦鋁(AlTiN)，其厚度為自約0.03至約0.10微米，並且可運用任何適當的沉積方法，像是CVD、原子層沉積(ALD)或是物理汽相沉積(PVD)，所沉積或構成。該等頂部及底部電極230、232可含有一或更多層的銥質或氧化銥，其厚度為自約0.05至約0.20微米，而且可利用CVD、ALD或PVD所沉積或構成。在所示具體實施例中，該頂部電極230係一多層頂部電極，此者含有一例如氧化銥(IrO2)而與該PZT鐵電層228相接觸的下方層以及一銥質(Ir)而經疊置於該頂部電極之下方層上的上方層。該PZT鐵電層228是利用CVD、ALD或PVD以沉積於該底部電極232上，而其厚度為自約0.04至約0.10微米。
現參照於圖1和圖2C，在該等鐵質堆疊層上構成一硬遮罩236，並且利用經圖案化硬遮罩和標準的蝕刻技術以圖案化該等鐵質堆疊層，藉此構成一鐵電式電容器238(區塊106)。在一些具體實施例裡，該硬遮罩236可含有多個覆層，同時該硬遮罩的材料係經選定以供構成一氫質(H2)阻障，並且在構成該鐵電式電容器238之後遺留在該等鐵質堆疊層上。該硬遮罩236可包含例如氮化鋁鈦(TiAlN)層，其厚度為自約0.15至約0.20微米，並且是利用PVD製程所沉積或構成。適用於蝕刻該等鐵質堆疊層的化學藥劑及技術可包含標準的金屬蝕刻化學藥劑。
其次，參照圖1及圖2D，將進一步的H2阻障240覆層沉積於該鐵電式電容器238的頂部和側壁上，並且在該第一介電層204的表面218和任何曝出的第一接點202上大致裹封該鐵電式電容器(區塊108)。既已 觀察到當該鐵電式電容器238受曝於例如在後續處理過程中所引入的氫氣時，該鐵電式電容器的性質會出現嚴重劣化。該H2阻障240可包含單個材料層或是多個材料層。在一具體實施例中，即如圖中所示者，該H2阻障240可含有一下方或第一氫質裹封層240a，此者為氧化鋁(Al2O3)，其厚度為自約100至約300Å並且是藉由ALD所沉積；以及一上方或第二氫質裹封層240b，此者為氮化矽(SiN)，其厚度為自約0.02至約0.10微米並且是藉由CVD或ALD所沉積。
現參照於圖1及圖2E，在該H2阻障240上沉積或構成一第一層級間介電(ILD)層242，令該ILD層平坦化，並且蝕刻用於第二或鐵質接點的開口穿越過該ILD層及該H2阻障而至該硬遮罩236，藉以電性耦接於該鐵電式電容器238的頂部電極230，並且耦接於任何曝出的第一接點202(區塊110)。該ILD層242可包含：未經摻質之氧化物的一或更多覆層，這些可像是二氧化矽(SiO2)；氮化物，像是氮化矽(SixNy)、氮氧化矽(SixOyNz)；或者是如同前述的金屬間或第一介電層204般可為氧化物，像是磷矽酸鹽玻璃(PSG)。例如，在一具體實施例中，該ILD層242可包含SiO2，其厚度為自約0.60至約0.80微米，並且利用TEOS藉由LPCVD所沉積。
即如前文在圖1的區塊110中所述者，一旦構成之後，即對該ILD層242的表面利用例如CMP製程進行平面化，並且利用標準的微影蝕刻和接點蝕刻技術以蝕刻出用於第二或鐵質接點的開口而穿過該ILD層和該H2阻障240。對於SiO2 ILD層242而言，適當的接點蝕刻技術可包含構成一經圖案化的光阻層，並且利用蝕刻化學物(包含一氧化碳(CO)、氬氣(Ar)、八氟環丁烷(C4F8)或者Freon® 318以及選擇性地氮氣(N2))以蝕刻該ILD 層。
其次，參照於圖1及圖2F，鐵質接點開口244係經填入以構成第二或鐵質接點246，並且沉積一局部互連(LI)層並予遮蔽和蝕刻藉以在該等鐵質接點和該ILD層242的表面上構成一LI 248(區塊112)。即如前文中對於第一接點202所述者，該等鐵質接點246是藉由利用即如噴濺、汽化的物理汽相沉積或是CVD以對該等接點開口填入難熔金屬，像是鈦質(Ti)、鉭質(Ta)、鎢質(W)以及其等的氮化物或合金，所構成。在填入該等第一接點開口之後，可利用例如CMP製程以令該等接點平面化。該LI 248是藉由沉積一LI層(本圖中未予顯示)所構成，此者含有一或更多的鈦質(Ti)或氮化鈦(TiN)覆層，厚度為自約850至約1150Å，而且是利用CVD、ALD或PVD以構成於該等鐵質接點和該ILD層242上，同時利用標準的微影蝕刻和蝕刻技術以圖案化該LI層。例如，可利用像是六氟化硫(SF6)、三氟化氮(NF3)或四氟甲烷(CF4)之氟基氣體，像是氯氣(Cl2)或三氯化硼(BCl3)之氯基氣體，以及選擇性地氬氣，的混合物來對一Ti/TiN LI層進行乾性蝕刻，藉以藉由噴濺處理來提高蝕刻速率。
現參照圖1和圖2G，該LI 248是由一局部互連氮化物層(LINIT 250)所覆蓋或裹封，藉以在後續的處理步驟中隔離並保護該LI(區塊114)。該LINIT 250可含有一藉由CVD或ALD沉積至約850Å厚度的氮化矽(SiN)覆層。
接著，參照圖1及圖2H，在該LINIT 250之上沉積或構成一第二ILD層252，並予平面化，並且蝕刻用於第三或LI接點(LICON 254)的開口而穿過該第二ILD層和該LINIT，藉以電性耦接於該鐵電式電容器238 的頂部電極230，以及耦接於任何曝出的鐵質接點246(區塊116)。即如對於前述的第一ILD層242，該第二ILD層252可含有一或更多的SiO2、氮化矽、氮氧化矽或PSG覆層，此等是藉由CVD或LPCVD而沉積至自約0.35至約0.38微米的厚度。即如前文對於第一接點202和鐵質接點246所述者，該等局部互連接點或LICON 254是藉由噴濺、汽化、CVD或無電鍍置處理以對該等接點開口填入鈦質(Ti)、鉭質(Ta)、鎢質(W)以及其等的氮化物或合金所構成。在填入該等接點開口之後可利用例如CMP製程以令該等接點平面化。
現參照圖1和圖2I，可令一金屬層沉積在該第二ILD層252和LICON 254之上，並予遮蔽及蝕刻以構成一第一金屬化(M1)層256(區塊118)。一般說來，該金屬層含有鋁質、銅質或是其等的合金或混合物，並且藉由像是噴濺、汽化的PVD或電子鍍置處理沉積至自約1000至約5000Å的厚度。該金屬層可利用標準的微影蝕刻與金屬蝕刻技術所圖案化，這些包含例如高密度電漿(HDP)蝕刻，以及各式後金屬蝕刻淨化處理以防止侵蝕瑕疵，藉此構成該M1層256。
其次，可將一第三ILD層258沉積在M1層256上方，並予遮蔽、蝕刻，同時在該第三ILD層內構成多個開口且予填入，藉以構成在一大致完整F-RAM單元之內的第四或M1層接點260(區塊120)。圖2J為一區塊圖，圖中說明一根據圖1方法所製造完成的F-RAM單元之局部的截面視圖。即如對於前述的第一及第二ILD層242、252，該第三ILD層258可含有一或更多的SiO2、氮化矽、氮氧化矽或PSG覆層，此等是藉由CVD或LPCVD而沉積至自約0.50至約0.78微米的厚度。接點開口是利用一標準接點或氧化物蝕刻處理所構成，並且該等第四或M1層接點260是藉由噴濺、 汽化、CVD或無電鍍置處理以對該等接點開口填入鈦質(Ti)、鉭質(Ta)、鎢質(W)以及其等的氮化物或合金所構成。在填入該等接點開口之後，可利用例如CMP製程以令該等接點平面化。
熟諳本項技藝之人士將能瞭解如前文所述用以製造或製作含有經嵌入或整合地構成的鐵電式電容器及CMOS電晶體之F-RAM單元的方法之具體實施例可有利地將對於標準互補式金屬氧化物半導體(CMOS)製作流程的變動降至最低，包含增設僅兩項額外的遮蔽步驟，藉此進一步降低鐵電式隨機存取記憶體(F-RAM)的製造成本。
現將參照於圖3及圖4A至4I以詳細說明一種用於製作含有經嵌入鐵電式電容器和MOS電晶體的F-RAM之方法的另一具體實施例，其中一局部互連的一局部可構成該鐵電式電容器的底部電極。
現參照圖3及4A，此程序開始於在經構成於一基板406的表面404上之閘極層級的經平面化表面上沉積一局部互連(LI)層402(區塊302)。即如對於圖4A的具體實施例，該閘極層級包含一具有閘極堆疊410的金屬間介電物或第一介電層408，此堆疊含有由一或更多隔離結構414所分隔的一或更多金屬氧化物半導體(MOS)電晶體412；以及一或更多第一接點插頭或接點416，此等係經此穿過而延伸至該MOS電晶體的擴散範圍418，像是源極或汲極。
該第一介電層408可包含單個介電材料層，或是多個介電材料層，即如本具體實施例中所示者。例如，在一具體實施例中，該第一介電層408包含一下方或底部第一介電層408a，此者含有由CVD製程所構成或沉積的PSG；以及一上方或頂部第一介電層408b，此者含有利用TEOS 基處理氣體或前驅物並藉由LPCVD機具所沉積的氧化矽。
該LI層402可含有一或更多的鈦質(Ti)或氮化鈦(TiN)覆層，其厚度可為自約800至約1200Å，且利用CVD、ALD或PVD以構成於該等第一接點416和該第一介電層408上。
接著，參照圖3及圖4B，在該LI層402上沉積或構成該等鐵質堆疊層(區塊304)。該等鐵質堆疊層包含一PZT鐵電層420，此者位於頂部電極422與底部電極424之間，而經由該LI層402電性接觸於或電性耦接於該等底層第一接點416的其一者。在一些具體實施例裡，即如圖式中所示者，該底部電極424含有或包含該LI層402的其一局部。該PZT鐵電層420、該頂部電極422以及該底部電極424的材料和厚度可為與前文中對於圖2B所述者大致相同。
選擇性地，在未予圖示的具體實施例中，該鐵質堆疊可在沉積該PZT鐵電層420之前先進一步包含一分別的覆層而作為在該LI層402上所構成的O2阻障，或者是在如圖所示的具體實施例裡，該LI層可含有經選定以構成一O2阻障的材料。
現參照圖3和圖4C，可利用標準微影蝕刻及蝕刻技術在該等鐵質堆疊層上構成一硬遮罩426，並且利用該硬遮罩以蝕刻該等鐵質堆疊層而至該LI層402上停止(區塊306)。
其次，參照圖3和圖4D，在該LI層402上構成一LI遮罩(圖中未予顯示)，並且蝕刻該LI層以在該鐵電式電容器和LI 430之下而在該第一介電層408之上構成一氧質(O2)阻障429(區塊308)。
現參照圖3及圖4E，將一H2阻障432沉積於該鐵電式電容 器428的頂部和側壁上，並且在該第一介電層408的表面和任何曝出的LI 430上，故而大致裹封該鐵電式電容器及該LI(區塊310)。該H2阻障432可含有一單個材料層，或者是多個材料層，而這可包含一下方或第一氫質裹封層432a及一上方或第二氫質裹封層432b。沉積該等氫質裹封層的材料、厚度及方法是與前文對於圖2D所描述者大致相同。
其次參照圖3和圖4F，一第一ILD層434係經沉積或構成於該H2阻障432之上，該第一ILD層係經平面化，並且穿過該ILD層和H2阻障蝕刻出用於第二或鐵質接點的開口436，藉以電性耦接於該鐵電式電容器428的頂部電極422，耦接於連至該MOS電晶體之擴散範圍的接點416(圖中未予顯示)，並且耦接於該LI 430中未受該鐵電式電容器所覆蓋的一或更多局部(區塊312)。沉積且蝕刻該第一ILD層434及該H2阻障432的材料、厚度以及方法是與前文對於圖2E所描述者大致相同。
現參照圖3及圖4G，該等鐵質接點開口436係經填入以構成第二或鐵質接點438(區塊314)。該等鐵質接點438的材料以及填入鐵質接點開口436的方法是與前文對於圖2F所描述者大致相同。
其次，參照圖3和圖4H，可令一金屬層沉積在該第一ILD層434之上，並予遮蔽及蝕刻以構成一第一金屬化(M1)層440(區塊316)。沉積且蝕刻該第一金屬層俾構成該M1層440的材料、厚度以及方法是與前文對於圖2I所描述者大致相同。
可將一第二ILD層442沉積在M1層440上方，並予遮蔽、蝕刻，而且填入構成於該第二ILD層之內的開口，藉以構成在一大致完整F-RAM單元之內的第三或M1層接點444(區塊318)。圖4I為一區塊圖，圖 中說明一根據圖3方法所製造的完整F-RAM單元之局部的截面視圖。該第二ILD層的材料、厚度以及該等第三或M1層接點444的構成是與在前文中對於圖2J所描述者大致相同。尤其，應注意到該第二ILD層442可包含一或更多覆層，這些包含一第一或下方第二ILD層442a，此覆層含有SiO2、氮化矽、氮氧化矽或PSG，以及一第二或上方第二ILD層442b，此覆層含有氧化矽，且為利用TEOS基處理氣體或前驅物藉由LPCVD機具所沉積。
熟諳本項技藝之人士將能瞭解如前文所述用以製造或製作 含有經嵌入或整合地構成的鐵電式電容器及CMOS電晶體之F-RAM單元的方法可有利地將對於標準互補式金屬氧化物半導體(CMOS)製作流程的變動降至最低，包含增設僅單一項額外的遮蔽步驟以構成該鐵電式電容器，以及修改另一者，亦即關聯於區塊308和圖4D所述步驟而參照到的LI遮罩，藉此進一步降低F-RAM的製造成本並可提供更嚴密的設計規則。同時可進一步瞭解到在該鐵電式電容器428下方引入該LI 430並且利用該LI的一局部以作為該底部電極424可提供更嚴密的設計規則。
而在又另一種用以製作包含經嵌入鐵電式電容器和MOS電晶體之F-RAM的方法中，可利用一鑲嵌或雙鑲嵌製程來構成局部互連(LI)及LI接點。現將參照於圖5及圖6A至6M以詳細說明此方法的具體實施例。
現參照圖5及6A，此程序開始於在經構成於一基板606的表面604上之閘極層級603的表面上沉積一未經掺質鞘套氧化物(NCAPOX)層602(區塊502)。即如前文中對於圖2A及4A具體實施例所述者，該閘極層級603包含一具有閘極堆疊610的金屬間介電物或第一介電層608，此堆疊含有由一或更多隔離結構614所分隔的一或更多MOS電晶體612以及一 MOS電晶體的一或更多擴散範圍618，像是源極或汲極。
該第一介電層608可含有單層的介電材料，或是多層的介電材料，像是由CVD製程所構成或沉積出的PSG。該NCAPOX層602可為藉由CVD或ALD以沉積至自約1800至約2200Å的厚度。
其次，參照圖5，該NCAPOX層602和該第一介電層608係經遮蔽且蝕刻，藉以利用雙鑲嵌製程來構成用於局部互連(LI)接點(LICON)的開口(區塊504)。所謂雙鑲嵌製程是表示一種用於構成多層級結構的迭遞式製程，其中會進行多項處理步驟，這些包含例如構成一第一遮罩並且穿過該NCAPOX層602和該第一介電層608以蝕刻出用於該LICON的第一開口，隨後是構成一第二遮罩並且穿過該NCAPOX層以蝕刻出用於該LI的第二開口，此者又稱為鑲嵌溝槽。現參照圖6B，可利用標準微影蝕刻技術，以及用於蝕刻氧化矽及/或PSG的任何適當溼性或乾性蝕刻化學藥劑，即如前文中對於圖1和2A所述者，以蝕刻用於LICON的開口620而穿過該NCAPOX層602和該第一介電層608。
現參照圖6C，接著構成一具有較大開口的第二圖案化遮罩，並且進行對該NCAPOX層602之材料所選定的第二蝕刻，藉以穿過該NCAPOX層蝕刻出用於該LI的第二開口或鑲嵌溝槽622(區塊506)。
現參照圖5及圖6D，填入用於LICON的開口620和鑲嵌溝槽622以構成多個第一LICON 624以及該LI 626(區塊508)。將能瞭解該LICON 624的上方局部雖是以與該LI 626相同的材料所構成，且可擁有與該LI之局部相同的尺寸，然該LICON 624的這些上方局部並非實體地或電性耦接於該LI，且亦不作為該LI的一部份。相反地，這些LICON 624是位在 後續構成之鐵電式電容器的底下，並且可將該鐵電式電容器耦接於該MOS電晶體612的擴散範圍618。即如前文中針對圖2A所說明的第一接點，該LICON 624和該LI 626可為經由即如噴濺或汽化的物理汽相沉積，或者是CVD或無電鍍置處理，藉由對用於該LICON 624的開口620及該等鑲嵌溝槽622填入像是鈦質(Ti)、鉭質(Ta)、鎢質(W)以及其等之氮化物或它們的合金的難熔金屬所構成。在一具體實施例中，該LICON 624和該LI 626是利用CVD製程藉由對用於該LICON的開口620及該等鑲嵌溝槽622填入鎢質所構成。
接下來，參照圖5及圖6E，可將鐵質堆疊層沉積或構成於該第一介電層608和該LI 626的表面上(區塊510)。該等鐵質堆疊層包含一底部電極628，此者經由該LI 626和底層的LICON 624之其一者電性接觸於或電性耦接於該MOS電晶體612的擴散範圍618；一PZT鐵電層630，此者係經構成於該底部電極上；以及一單層或多層頂部電極632，此者係經構成於該PZT鐵電層上。該鐵質堆疊可進一步包含一O2阻障634，此者是在沉積該底部電極628之前所先構成或沉積。該O2阻障634為一經構成於該LI 626之上或之頂部上的個別材料層。該LI 626的材料為鎢質(W)，並且概略可具有與前文對於圖4B所描述者大致相同的維度或厚度。該底部電極628、該PZT鐵電層630、該頂部電極632以及該O2阻障634的材料和厚度可為與前文對於圖4B所描述者大致相同。
現參照圖5及圖6F，可在該等鐵質堆疊層上構成一硬遮罩636，並且利用硬遮罩及標準蝕刻技術以蝕刻該等鐵質堆疊層，像是前文對於圖4C所描述者，而停止在該O2阻障634上(區塊512)。
其次，參照圖5和圖6G，在該O2阻障634上構成一光阻遮罩638，並且令該O2阻障蝕刻以構成一鐵電式電容器640及含有該O2阻障構成於其上的LI 626，即如圖6H所示者(區塊514)。
現參照圖5及圖6I，將一H2阻障642沉積於該鐵電式電容器640的頂部和側壁上，並且在該第一介電層608的表面和經構成於該LI626上之O2阻障上，故而大致裹封該鐵電式電容器及該LI(區塊516)。該H2阻障642可含有一單個材料層，或者是多個材料層，而這可包含一下方或第一氫質裹封層642a及一上方或第二氫質裹封層642b。沉積該等氫質裹封層的材料、厚度及方法是與前文對於圖2D及4E所描述者大致相同。
接著，參照圖5及圖6J，令一第一ILD層644沉積或構成於該H2阻障642上(區塊518)。沉積且蝕刻該第一ILD層644及該H2阻障642的材料、厚度以及方法是與前文對於圖2E及4F所描述者大致相同。
現參照圖5及圖6K，該第一ILD層644係經平面化，並且蝕刻用於第二或鐵質接點的開口而穿過第一ILD層和H2阻障，藉以電性耦接於該鐵電式電容器640的頂部電極632，並且耦接於該LI 626中未被該鐵電式電容器所覆蓋的一或更多局部(區塊520)。蝕刻該第一ILD層644及該H2阻障642的方法是與前文對於圖2E及4F所描述者大致相同。
接著，參照圖5及圖6L，該等鐵質接點開口646係經填入以構成第二或鐵質接點648(區塊520)。該等鐵質接點648的材料以及填入鐵質接點開口646的方法是與前文對於圖2F及4G所描述者大致相同。
其次，參照圖5和圖6M，可令一金屬層沉積在該第一ILD層644之上，並予遮蔽及蝕刻以構成一第一金屬化(M1)層650(區塊522)。 沉積且蝕刻該第一金屬層俾構成該M1層650的材料、厚度以及方法是與前文對於圖2I及4H所描述者大致相同。
可將一第二ILD層652沉積在M1層650上方，並予遮蔽、蝕刻，而且填入構成於該第二ILD層之內的開口，藉以構成在一大致完整F-RAM單元之內的第三或M1層接點654(區塊524)。圖6M為一區塊圖，圖中說明一根據圖5方法所製造的完整F-RAM單元之局部的截面視圖。該第二ILD層的材料、厚度以及該等第三或M1層接點654的構成是與在前文中對於圖2J及4I所描述者大致相同。尤其，應注意到該第二ILD層652可包含一或更多覆層，這些包含一第一或下方第二ILD層652a，此覆層含有SiO2、氮化矽、氮氧化矽或PSG，以及一第二或上方第二ILD層652b，此覆層含有氧化矽，且為利用TEOS基處理氣體或前驅物藉由LPCVD機具所沉積。
熟諳本項技藝之人士將能瞭解一種利用如前所述之雙鑲嵌製程以製造或製作含有經嵌入或整合地構成的鐵電式電容器和CMOS電晶體之F-RAM單元的方法可有利地將對標準CMOS處理流程的變動降至最低，藉此進一步減少F-RAM的製作成本並提供更嚴密的設計規則。並且能夠進一步瞭解在該NCAPOX層602之表面的下方處引入該LI 626可提供更嚴密的設計規則。
圖7為一區塊圖，圖中說明一根據圖5方法之替代性具體實施例所製造完成的F-RAM之局部的截面視圖。現參照圖7，在本具體實施例裡，是在參照區塊514的步驟和圖6G所描述之O2阻障634的上方構成一光阻遮罩，而該者係經省略，並且在進行構成該H2阻障642之前先自該LI 626蝕刻或移除該O2阻障。
因此，前文既已說明一種含有經嵌入或整合地構成的F-RAM電容器和CMOS電晶體之鐵電式隨機存取記憶體的具體實施例以及製造該者的方法。本揭示雖既已參照於多項特定示範性具體實施例所描述，然將能顯見確可對該等具體實施例進行各式修改和變化而不致悖離本揭示的廣義精神與範疇。從而，應將本說明書及圖式視為示範性質但不具限制意義。
本揭示的「摘要」係經提供以符合37 C.F.R.§1.72(b)，其中要求一能夠讓讀者快速地確認出本技術揭示一或更多具體實施例之本質的摘要。提交該項目而可瞭解此非用以解譯或限制各請求項之範圍或意義。此外，在前揭「詳細說明」中，可觀察到為將本揭示順暢化之目的，各式特性經共同集組化成為一單一具體實施例。不應將本揭示方法解譯為意欲反映出所申審之具體實施例相較於在各請求項中顯明引述者要求更多特性。相反地，即如後載之請求項中所反映者，本發明主題項目仰賴少於一單一經揭示具體實施例的所有特性。從而，在此將後載之各請求項併入於該「詳細說明」內，各請求項係立足於其本身，而如一個別的具體實施例。
在本案說明中對於單一具體實施例或一具體實施例的參照意思是關聯於該具體實施例所描述之特定特性、結構或特徵係經納入在該電路或方法的至少一具體實施例裡。在本案說明裡各處出現的「一具體實施例」之語句並不必然地皆參照於相同的具體實施例。

Claims (21)

  1. 一種方法，其中包含：在一基板的表面上構成一閘極層級，此閘極層級含有一閘極堆疊，該堆疊具有：一金屬氧化物半導體(MOS)電晶體；一第一介電層，此者疊置於該MOS電晶體上；以及一第一接點，此者係自該第一介電層的頂部表面穿過該第一介電層而延伸至該基板內之MOS電晶體的一擴散範圍；將一局部互連(LI)層沉積在該第一介電層的頂部表面和該第一接點之上；將一鐵質堆疊沉積在該LI層上，此鐵質堆疊包含一經電性耦接於該LI層的底部電極、一頂部電極與一位於其等之間的鐵電層；以及將該鐵質堆疊和該LI層圖案化以構成一鐵電式電容器及一LI，而該底部電極可經此以電性耦接於該MOS電晶體的擴散範圍。
  2. 如申請專利範圍第1項所述之方法，其中該鐵質堆疊的底部電極包含該LI層的一部份。
  3. 如申請專利範圍第2項所述之方法，其中沉積該LI層包含沉積一經選定以構成氧質(O2)阻障(oxygcn barrier)的材料。
  4. 如申請專利範圍第2項所述之方法，進一步包含藉由一裹封層以裹封該鐵電式電容器和該LI。
  5. 如申請專利範圍第4項所述之方法，其中該裹封層包含多個覆層，其包含含有經沉積在該鐵電式電容器和該LI上之氧化鋁(Al2O3)的氫質(H2)阻障。
  6. 如申請專利範圍第5項所述之方法，其中該裹封層進一步包含一含 有位於該H2阻障上方之氮化矽的氮化物層。
  7. 一種方法，其中包含：在一基板的表面上構成一閘極層級，此閘極層級含有一閘極堆疊，該堆疊具有：一金屬氧化物半導體(MOS)電晶體；以及一第一介電層，此者疊置於該MOS電晶體上；利用一雙鑲嵌製程在該第一介電層內構成且填入一用於局部互連(LI)的溝槽和用於一LI接點的開口，該LI接點係穿過該第一介電層延伸至該基板內之MOS電晶體的一擴散範圍；以及構成一鐵電式電容器，此者在頂部電極與底部電極之間含有一鐵電層，其中該底部電極疊置於該LI，並且經由該LI和LI接點以電性耦接於該MOS電晶體的擴散範圍。
  8. 如申請專利範圍第7項所述之方法，進一步包含藉由一裹封層以裹封該鐵電式電容器和該LI。
  9. 如申請專利範圍第8項所述之方法，其中該裹封層包含多個覆層，其包含含有經沉積在該鐵電式電容器和該LI上之氧化鋁(Al2O3)的氫質(H2)阻障。
  10. 如申請專利範圍第9項所述之方法，其中該裹封層進一步包含一含有位於該H2阻障上方之氮化矽的氮化物層。
  11. 如申請專利範圍第7項所述之方法，進一步包含在構成該鐵電式電容器之前先於該LI上構成一氧質(O2)阻障。
  12. 如申請專利範圍第7項所述之方法，其中構成且填入用於該LI的溝槽包含在該LI的頂部上沉積一經選定以構成氧質(O2)阻障的材料層。
  13. 如申請專利範圍第7項所述之方法，其中構成且填入用於該LI的溝槽和用於該LI接點的開口包含以鎢質(W)填入用於該LI的溝槽和用於該LI接點的開口。
  14. 一種方法，其中包含：在一基板的表面上構成一閘極層級，此閘極層級含有一閘極堆疊，該堆疊具有：一金屬氧化物半導體(MOS)電晶體；一第一介電層，此者疊置於該MOS電晶體上；以及一第一接點，此者係自該第一介電層的頂部表面穿過該第一介電層而延伸至該基板內之MOS電晶體的一擴散範圍；在該第一介電層上構成該鐵電式電容器，該電容器含有：一底部電極，此者係經由該第一接點以電性耦接於該MOS電晶體的擴散範圍；一頂部電極；以及一位於其等之間的鐵電層；構成一疊置於該鐵電式電容器上的第二介電層以及一第二接點，此接點係自該第二介電層的頂部表面穿過該第二介電層而延伸至該鐵電式電容器的頂部電極；以及將一局部互連(LI)層沉積在該第二介電層的頂部表面上，並令其電性耦接於該第二接點。
  15. 如申請專利範圍第14項所述之方法，進一步包含藉由一裹封層以裹封該鐵電式電容器。
  16. 如申請專利範圍第15項所述之方法，其中該裹封層包含多個覆層，其包含含有經沉積在該鐵電式電容器之上的氧化鋁(Al2O3)的氫質(H2)阻障。
  17. 如申請專利範圍第16項所述之方法，其中該裹封層進一步包含一含有位於該H2阻障上方之氮化矽的氮化物層。
  18. 如申請專利範圍第14項所述之方法，進一步包含在構成該鐵電式電容器之前先於該第一接點上構成一氧質(O2)阻障。
  19. 如申請專利範圍第14項所述之方法，進一步包含以一局部互連氮化物層裹封該LI層。
  20. 如申請專利範圍第19項所述之方法，進一步包含構成一疊覆於該鐵電式電容器的第三介電層以及第三接點，該第三接點自該第三介電層的頂部表面穿過該第三介電層而延伸至該LI層。
  21. 如申請專利範圍第20項所述之方法，進一步包含在該第三介電層上構成一金屬1(M1)層，其中該M1層經由該第三接點以電性耦接於該LI層。
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