CN107482010A - 一种半导体器件及其制作方法、电子装置 - Google Patents

一种半导体器件及其制作方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区均形成有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层；形成位于所述有源区之上的第一接触孔；在所述第一接触孔的侧壁上形成保护层；形成位于所述栅极叠层之上的第二接触孔。该制作方法通过在第一接触孔的侧壁上形成保护层，使得在后续工艺中第一接触孔的关键尺寸和剖面不容易受湿法工艺作用而发生变化，进而利于提高器件的性能。该半导体器件具有符合设计要求的所述有源区接触孔关键尺寸和剖面，因而利于提高所述半导体器件的性能。电子装置具有类似优点。

Description

一种半导体器件及其制作方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
NAND(与非门)闪存已经成为目前主流的非易失存储技术，被广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且仍然呈现需求不断增长的局面。随着NAND快闪存储器(flash memory)进入24nm以及以下技术节点，NAND快闪存储器中漏极接触的关键尺寸相应缩小。对于2X～1X(例如24nm～14nm)的NAND快闪存储器，漏极接触的蚀刻工艺由于深宽比很大而具有很大的挑战。漏极接触的底部关键尺寸需要足够小以便能够位于有源区之上。此外，器件剖面必须对钨(W)空隙填充友好。
然而，在制作NAND快闪存储器时，接触孔(CT)刻蚀之后的湿法工艺，比如去除光刻胶、去除刻蚀残余物、清洗等使用的湿法工艺会对关键尺寸和剖面有重要影响，使得诸如漏极接触的底部关键尺寸达不到设计要求，进而影响最终器件的性能。
因此有必要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以避免湿法工艺对有源区接触孔关键尺寸和剖面的影响，使所述有源区接触孔关键尺寸和剖面符合设计要求，且利于填充。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括下述步骤：提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区均形成有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层；形成位于所述有源区之上的第一接触孔；在所述第一接触孔的侧壁上形成保护层；形成位于所述栅极叠层之上的第二接触孔。
进一步地，所述保护层为氮化物。
进一步地，所述保护层为氮化钛、氮化硅、氮化硼或氮化铝。
进一步地，形成位于有源区之上的第一接触孔的步骤包括：在所述层间介电层上依次形成第一硬掩膜层、第一抗反射层和第一光刻胶层；图形化所述第一光刻胶层，以使所述第一光刻胶层形成与所述第一接触孔对应的图案；以所述第一光刻胶层为掩膜刻蚀所述第一抗反射层和第一硬掩膜层，以在所述第一抗反射层和第一硬掩膜层中形成与所述第一接触孔对应的图案，同时去除所述第一光刻胶层；以所述第一抗反射层和所述第一硬掩膜层为掩膜刻蚀所述层间介电层，以形成位于所述有源区之上的第一接触孔；去除所述第一硬掩膜层。
进一步地，形成位于所述栅极叠层之上的第二接触孔的步骤包括：形成填充所述第一接触孔并覆盖所述层间介电层的第二硬掩膜层，以及位于所述第二硬掩膜层之上的第二抗反射层和第二光刻胶层；图形化所述第二光刻胶层，以使所述第二光刻胶层形成与所述第二接触孔对应的图案；以所述第二光刻胶层为掩膜刻蚀所述第二抗反射层和第二硬掩膜层，以在所述第二抗反射层和第二硬掩膜层中形成与所述第二接触孔对应的图案，同时去除所述第二光刻胶层；以所述第二抗反射层和所述第二硬掩膜层为掩膜刻蚀所述层间介电层，以形成位于所述栅极叠层之上的第二接触孔；去除所述第二硬掩膜层。
进一步地，所述制作方法还包括下述步骤：对与所述第一接触孔对应的有源区执行离子注入。
进一步地，对与所述第一接触孔对应的有源区执行离子注入的步骤包括：在所述层间介电层上形成覆盖所述层间介电层和所述第二接触孔，并暴露所述第一接触孔的注入光刻胶层；以所述注入光刻胶层为掩膜执行离子注入；去除所述注入光刻胶层。
进一步地，所述制作方法还包括下述步骤：在所述层间介电层中形成用于形成第一互连层的沟槽。
进一步地，在所述层间介电层中形成用于形成第一互连层的沟槽的步骤包括：形成填充所述第一接触孔和所述第二接触孔，并覆盖所述层间介电层的第三硬掩膜层、以及位于所述第三硬掩膜层之上的第三抗反射层和第三光刻胶层；图形化所述第三光刻胶层，以使所述第三光刻胶层形成与所述第一金属互连层对应的图案；以所述第三光刻胶层为掩膜刻蚀所述第三抗反射层和第三硬掩膜层，以在所述第三抗反射层和第三硬掩膜层中形成与所述第一金属互连层对应的图案，同时去除所述第三光刻胶层；以所述第三抗反射层和所述第三硬掩膜层为掩膜刻蚀层间介电层，以形成用于形成第一金属互连层的沟槽；去除所述第三硬掩膜层。
进一步地，所述第一抗反射层为含硅抗反射层、低温氧化层或氮氧化物；第二抗反射层为含硅抗反射层、低温氧化层或氮氧化物；所述第三抗反射层为含硅抗反射层、低温氧化层或氮氧化物。
进一步地，所述第一硬掩膜层为有机硬掩膜层、有机抗反射层或无定形碳；所述第二硬掩膜层为有机硬掩膜层、有机抗反射层或无定形碳，所述第三硬掩膜层为有机硬掩膜层、有机抗反射层或无定形碳。
进一步地，还包括下述步骤：使用电材料填充所述第一接触孔、第二接触孔以及所述层间介电层中的沟槽以分别形成有源区接触、栅极接触和第一金属互连层。
本发明提出的半导体器件的制作方法，通过在第一接触孔的侧壁上形成保护层，使得在后续工艺中第一接触孔的关键尺寸和剖面不容易受湿法工艺作用而发生变化，进而利于提供器件的性能。
本发明另一方面提供一种半导体器件，该半导体器件包括：包括半导体衬底，所述半导体衬底包括核心区和外围区，所述核心区和外围区均包括有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层，以及位于所述有源区之上的第一接触孔，其中，在所述第一接触孔的侧壁上形成有保护层。
优选地，所述半导体器件还包括位于所述栅极叠层之上的第二接触孔和位于所述层间介电层中的第一金属互连层。
本发明提出的半导体器件具有符合设计要求的所述有源区接触孔关键尺寸和剖面，因而利于提高所述半导体器件的性能。
本发明再一方面提供一种电子装置，其包括上述半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了一种半导体器件的制作方法的步骤流程图；
图2A～图2G示出了图1所示的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图3示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图4A～图4H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图5示出了根据本发明一实施方式的半导体器件的结构示意图；
图6示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，在目前制作NAND的工艺中，接触孔(CT)刻蚀之后的湿法工艺，会对关键尺寸和剖面有重要影响，使得诸如接触孔的底部关键尺寸达不到设计要求，进而影响后续填充以及最终器件的性能。下面首先结合图1以及图2A至图2G来说明目前制作NAND的工艺为何会存在这种问题。其中，图1示出了一种半导体器件的制作方法的步骤流程图；图2A～图2G示出了图1所示的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图。
如图1以及图2A～图2G所示，目前一种NAND器件的制作方法包括：
步骤101，提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区均形成有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层，所形成的结构如图2A所示。
步骤101具体地可按如下方式执行：首先，提供半导体衬底200，所述半导体衬底200包括核心区200A和外围区200B，在所述核心区200A和外围区200B上形成隔离结构(图未示)以及有源区。在所述有源区之上形成栅极叠层201，位于所述栅极叠层201侧壁上的偏移侧墙202和间隙壁203。所述栅极叠层201示例性包括隧穿氧化层、浮栅、栅介质层和控制栅。
接着，沉积接触蚀刻停止层204和原始层间介电层(ILD0)205，以填充栅极叠层201之间的空隙，当填充完毕之后执行平坦化，以使原始层间介电层(ILD0)205的高度与栅极叠层201的高度一致。可以理解的是，如图2A所示，在所述核心区200A中由于部分栅极叠层201密度较大，因而这部分栅极叠层201的在形成偏移侧墙202和间隙壁203之后相邻栅极叠层201之间的空隙已经被填充满，因而其侧壁之上没有形成接触蚀刻停止层204。
接着，执行回蚀刻以去除部分层间介电层205、偏移侧墙202、间隙壁203和接触蚀刻停止层204，以使栅极叠层201的顶部露出，然后在所述栅极叠层的顶部之上形成栅极硅化物206。
然后，形成覆盖所述栅极叠层201和初始层间介电层205的覆盖层207，以及位于所述覆盖层207之上的初始抗反射层208。其中覆盖层207可以通过HARP(高深宽比制程)工艺形成，初始抗反射层208可以通过DARC工艺形成，即用CVD方法形成抗反射层。
最后，在所述初始抗反射层208之上形成第一层间介电层209得到图2A所示的结构。
步骤102，形成位于有源区之上的第一接触孔，所形成的结构图2B所示。
具体地，首先形成光刻胶层，并通过曝光显影等工艺定义第一接触孔210的图案，然后以光刻胶层为掩膜通过湿法或干法刻蚀工艺刻蚀形成位于有源区之上的第一接触孔210。图2B中，在核心区200A和外围区200B中分别示意性示出一个接触孔210。示例性地，在本实施例中，第一接触孔210是与漏极对应的接触孔，即第一接触孔210用于形成漏极接触。当然，在其它实施例中，第一接触孔也可以是与源极对应的接触孔，用于形成源极接触。当形成第一接触孔210之后通过湿法工艺，比如合适的溶剂、酸溶液去除光刻胶层以及刻蚀残余物得到图2B所示的结构。
步骤103，形成位于栅极叠层之上的第二接触孔，所形成的结构图2C所示。
具体地，首先形成填充第一接触孔210并覆盖第一介电层209的硬掩膜层211，以及位于硬掩膜层211之上的抗反射层212和光刻胶层213。然后通过曝光显影等工艺定义第二接触孔214的图案。然后以光刻胶层213为掩膜通过合适的湿法或干法刻蚀工艺刻蚀抗反射层212和硬掩膜层211，以将图案转移到硬掩膜层211中。然后以硬掩膜层211为掩膜刻蚀形成第二接触孔214，得到图2C所示结构。
步骤104，去除光刻胶层、抗反射层和硬掩膜层，所形成的结构图2D所示。
具体地，通过湿法工艺，比如合适的溶剂、酸溶液等去除光刻胶层213、抗反射层212和硬掩膜层211，以及刻蚀残余物，得到图2D所示的结构。
步骤105，对与所述第一接触孔对应的有源区执行离子注入。
具体地，如图2E所示，首先形成覆盖所述第一层间介电层209和第二接触孔214，并暴露所述第一接触孔210的光刻胶层215，然后以光刻胶层215为掩膜执行离子注入，实现期望目的。示例性地，在本实施例中，第一接触孔210对应的为漏极，因而在执行漏极掺杂的离子注入，比如诸如氮离子或磷离子等。当执行完离子注入之后，可以通过灰化或湿法工艺去除光刻胶层215。
步骤106，在所述层间介电层中形成用于形成第一互连层的沟槽，所形成的结构如图2G所示。
具体地，首先，如图2F所示，形成填充所述第一接触孔210和第二接触孔214，并覆盖所述第一层间介电层209的硬掩膜层216，以及位于所述硬掩膜层216之上的抗反射层217和光刻胶层218。然后通过曝光、显影等工艺定义用于形成第一互连层的沟槽的图案，然后以光刻胶层218为掩膜刻蚀抗反射层217、硬掩膜层216，将图案转移至硬掩膜层216。然后硬硬掩膜层216为掩膜刻蚀第一层间介电层209，以形成用于形成第一互连层的沟槽219。当形成沟槽219之后，通过湿法工艺去除光刻胶层218、抗反射层217、硬掩膜层216，以及刻蚀残余物得到如图2G所示的结构。
最后，执行诸如钨(W)填充和铜/铝填充工艺，形成第一接触和第二接触，以及第一互连层。
由上制作步骤可知，在第一接触孔被填充之前会经历很多湿法工艺，而这些湿法工艺会影响第一接触孔底部的关键尺寸，比如使底部关键尺寸增大，而无法全部位于有源区之上(部分位于隔离结构之上),并且还会影响第一接触孔的剖面，不利于后续填充，使得接触性能不良，进而影响最终器件的性能。
为解决上述问题，本发明提供一种半导体器件的制作方法，该方法包括：提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区均形成有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层；形成位于所述有源区之上的第一接触孔；在所述第一接触孔的侧壁上形成保护层；形成位于栅极叠层之上的第二接触孔。
本发明提出的半导体器件的制作方法，通过在第一接触孔的侧壁上形成保护层，使得在后续工艺中第一接触孔的关键尺寸和剖面不容易受湿法工艺作用而发生变化，进而利于提供器件的性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图3以及图4A至图4H对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，执行步骤301，提供半导体衬底400，所述半导体衬底400包括核心区400A和外围区400B，在所述核心区400A和外围区400B均形成有源区、位于所述有源区之上的栅极叠层401以及覆盖所述有源区和栅极叠层的层间介电层，所形成的结构如图4A所示。
其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用单晶硅。
半导体衬底400包括核心区400A和外围区400B，核心区400A和外围区400B可以通过隔离结构分离(图未示)。在本实施例中，出于简洁目的，仅分别示意性示出核心区400A和外围区400B，并未示出分隔核心区400A和外围区400B的隔离结构。并且，在核心区400A和外围区400B中，均可包括其他隔离结构，以形成不同的有源区。
栅极叠层401示例性地包括浮栅氧化层、浮栅、栅介质层和控制栅，并且可以理解的是，出于简洁目的，图中并未分别示出浮栅氧化层、浮栅、栅介质层和控制栅，仅整体地示出栅极叠层401。栅极叠层401可以通过本领域常用的方法形成，在本实施例中在核心区400A中该栅极叠层401可以用作快闪存储器(cell area)的字线或栅极，而在外围区400B中该栅极叠层401可以用作外围区400B的栅极。并且，示例性栅极叠层401示可以通过下述步骤制作：在半导衬底400上沉积浮栅氧化层、浮栅材料层、栅极介质层和控制栅材料层，以及硬掩膜材料层，然后通过光刻刻蚀等工艺图形化所述浮栅氧化层、浮栅材料层、栅极介质层和控制栅材料层从而形成多个栅极叠层，然后去除所述硬掩膜材料层。
当形成栅极叠层401之后，可以在栅极叠层401的侧壁之上形成偏移侧墙402和间隙壁403，以隔离各个栅极叠层401，并可以进行离子掺杂或源/漏极形成工艺。偏移侧墙402、间隙壁403可以首先通过本领域常用的PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法沉积，然后通过刻蚀形成在栅极叠层401的侧壁之上。
可以理解的是，栅极叠层401的数量根据器件设计要求以及规格确定，本实施例中，仅示意性示出若干栅极叠层401，其不代表栅极叠层401的真实数量。
当形成偏移侧墙402、间隙壁403之后，还形成有覆盖半导体衬底400和栅极叠层401的接触蚀刻停止层404以及位于接触蚀刻停止层404之上的初始层间介电层(ILD0)405，以填充栅极叠层401之间的间隙。示例性地，接触蚀刻停止层404可以采用USG(未掺杂硅玻璃)或通过CVD形成的氮化硅，初始层间介电层(ILD0)405可以采用PSG(磷掺杂硅玻璃)或BPSG(硼磷掺杂硅玻璃)。
可以理解的是，如图4A所示，由于部分栅极叠层401密度较大，因而这部分栅极叠层401只形成有偏移侧墙402和间隙壁403，而没有接触蚀刻停止层404。还可以理解的是，在形成初始层间介电层(ILD0)405时，不可避免地会在栅极叠层401之上也形成初始层间介电层(ILD0)405，可以通过诸如CMP(化学机械平坦化)或机械平坦化等操作以使初始层间介电层(ILD0)405的高度与栅极叠层401的高度一致。
当形成初始层间介电层(ILD0)405之后，可以执行回蚀刻以去除部分偏移侧墙402、间隙壁403、接触蚀刻停止层404和初始层间介电层(ILD0)405，使栅极叠层401的顶部露出，然后在栅极叠层401的顶部形成栅极硅化物406。
然后形成覆盖所述栅极叠层401和初始层间介电层405的覆盖层407，以及位于所述覆盖层407之上的初始抗反射层408。其中覆盖层407可以通过HARP(高深宽比制程)工艺形成，初始抗反射层408可以通过DARC工艺形成，即用CVD方法形成抗反射层。
最后，在所述初始抗反射层408之上形成第一层间介电层(ILD1)409得到图2A所示的结构。示例性地，第一层间介电层409可以采用USG(未掺杂硅玻璃)、低K或超低K材料，其可以通过CVD工艺或旋涂工艺形成，在此不再赘述。
接着，执行步骤302，形成位于有源区之上的第一接触孔，所形成的结构如图4B所示。
具体地，形成位于有源区之上的第一接触孔可以通过下述步骤完成：
首先在第一层间介电层409之上依次形成第一硬掩膜层、第一抗反射层和第一光刻胶层(图未示)，并通过曝光显影等工艺图形化所述第一光刻胶层，以使所述第一光刻胶层形成与所述第一接触孔410对应的图案。即，通过曝光、显影等操作在第一光刻胶层中与定义所述第二接触孔410对应的图案。
示例性地，第一抗反射层可以为含硅抗反射层(SiARC)、低温氧化层(LTO)或氮氧化物(例如，SiON)。第一硬掩膜层为有机硬掩膜层(例如OUL(层下有机物)、有机抗反射层(例如NFC)或无定形碳(A-C)。第一光刻胶层可以采用常用的正胶或负胶光阻材料。
接着，以所述第一光刻胶层为掩膜刻蚀所述第一抗反射层和第一硬掩膜层，以在所述第一抗反射层和第一硬掩膜层中形成与所述第一接触孔410对应的图案，同时去除所述第一光刻胶层。需要说明的是，在实施例中使用的是三层结构，硬掩膜层/抗反射层/光刻胶层，而诸如有机硬掩膜层(例如OUL(层下有机物)、有机抗反射层(例如NFC)或无定形碳(A-C)的硬掩膜的刻蚀气体也对光刻胶层没有选择性，因而在以所述第一光刻胶层为掩膜刻蚀所述第一抗反射层和第一硬掩膜时会同时去除所述第一光刻胶层。即，在本实施例中使用硬掩膜层/抗反射层/光刻胶层三层结构来实现其他工艺中单层光刻胶层的作用，以利于小制程器件的制作。
然后以所述第一抗反射层和所述第一硬掩膜层为掩膜刻蚀所述第一层间介电层409、初始抗反射层408、覆盖层407和初始层间介电层405，以形成位于所述有源区之上的第一接触孔410。可以理解的是，在此过程中，所述第一抗反射层被消耗。
在本实施例中，图2B中，在核心区200A和外围区200B中分别示意性示出一个接触孔410。示例性地，在本实施例中，第一接触孔410是与漏极对应的接触孔，即第一接触孔410用于形成漏极接触。当然，在其它实施例中，第一接触孔410也可以是与源极对应的接触孔，用于形成源极接触。当形成第一接触孔410之后通过湿法工艺，比如合适的溶剂、酸溶液去除所述第一硬掩膜层，以及刻蚀残余物得到图4B所示的结构。
接着，执行步骤303，在所述第一接触孔的侧壁上形成保护层，所形成的结构如图4C所示。
具体地，首先领域常用的PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等沉积保护材料层，该保护材料层形成在第一接触孔410底部、侧壁以及第一层间介电层409表面，然后通过刻蚀工艺去除第一接触孔410底部和第一层间介电层409表面的保护材料层，从而保留位于侧壁之上的部分，从而在第一接触孔的侧壁上形成保护层411。保护层411的优选地采用不易被有机溶剂和酸溶液腐蚀的材料，比如氮化物，例如，氮化钛、氮化硅、氮化硼或氮化铝。优选地，在本实施例中，保护层411采用氮化钛(TiN)。
接着，执行步骤304，形成位于栅极叠层之上的第二接触孔，所形成的结构如图4E所示。
具体地，形成位于栅极叠层之上的第二接触孔可以通过下述步骤完成：
如图4D所示，首先，形成填充所述第一接触孔410并覆盖所述层间介电层409的第二硬掩膜层412，以及位于所述第二硬掩膜层412之上的第二抗反射层413和第二光刻胶层414。第二硬掩膜层412通过填充所述第一接触孔410来保护所述第一接触孔410免受后续刻蚀影响，并且同时用作第二接触控制的硬掩膜层。示例性地，第二硬掩膜层412为有机硬掩膜层(例如OUL(层下有机物)、有机抗反射层(例如NFC)或无定形碳(A-C)。第二抗反射层413可以为含硅抗反射层(SiARC)、低温氧化层(LTO)或氮氧化物(例如，SiON)。第二光刻胶层414可以采用常用的正胶或负胶光阻材料。
接着，图形化所述第二光刻胶层414，以使所述第二光刻胶层414形成与所述第二接触孔415对应的图案。具体地，可以通过曝光、显影等操作在第二光刻胶层414中定义与所述第二接触孔415对应的图案。
接着，以所述第二光刻胶层414为掩膜刻蚀所述第二抗反射层413和第二硬掩膜层412，以在所述第二抗反射层413和第二硬掩膜层412中形成与所述第二接触孔415对应的图案，同时去除所述第二光刻胶层414。所述第二光刻胶层414的去除可与第一光刻胶层的去除类似，在此不再赘述。
然后，以第二抗反射层413和第二硬掩膜层412为掩膜刻蚀第一层间介电层409、初始抗反射层408和覆盖层407，以形成位于所述栅极叠层401之上的第二接触孔415。可以理解的是，在此过程中，第二抗反射层413被消耗掉。
最后，去除第二硬掩膜层412。具体地，可以通过湿法工艺，比如合适的有机溶剂、酸溶液去除第二硬掩膜层412和刻蚀残余物得到如图4E所示的结构。
接着，执行步骤305，对与所述第一接触孔对应的有源区执行离子注入。
具体地，对与所述第一接触孔对应的有源区执行离子注入可以通过下述步骤完成：
首先，在所述第一层间介电层409上形成覆盖第一层间介电层409和第二接触孔415，并暴露第一接触孔410的注入光刻胶层416。
接着，以注入光刻胶层416为掩膜执行离子注入，以实现期望目的。示例性地，在本实施例中，第一接触孔210对应的为漏极，因而在执行漏极掺杂的离子注入，比如诸如氮离子或磷离子等。
然后，通过合适的容积或灰化方法去除所述注入光刻胶层416。
接着，执行步骤306，在所述层间介电层中形成用于形成第一互连层的沟槽。
具体地，在所述层间介电层中形成用于形成第一互连层的沟槽的步骤可以通过下述步骤完成：
如图4G所示，首先，形成填充第一接触孔410和第二接触孔415，并覆盖第一层间介电层409的第三硬掩膜层417、以及位于第三硬掩膜层417之上的第三抗反射层418和第三光刻胶层419。第三硬掩膜层417通过填充所述第一接触孔410和第二接触孔415来保护所述第一接触孔410和第二接触孔415免受后续刻蚀影响，并且同时用作用于形成第一互连层的沟槽的硬掩膜层。示例性地，第三硬掩膜层417为有机硬掩膜层(例如OUL(层下有机物)、有机抗反射层(例如NFC)或无定形碳(A-C)。第三抗反射层418可以为含硅抗反射层(SiARC)、低温氧化层(LTO)或氮氧化物(例如，SiON)。第三光刻胶层419可以采用常用的正胶或负胶光阻材料。
接着，图形化第三光刻胶层419，以使第三光刻胶层419形成与所述第一金属互连层对应的图案。即，可以通过曝光、显影等操作在第三光刻胶层419中定义与所述第一金属互连层对应的图案。
接着，以第三光刻胶层419为掩膜刻蚀所述第三抗反射层418和第三硬掩膜层417，以在所述第三抗反射层418和第三硬掩膜层417中形成与所述第一金属互连层对应的图案，同时去除所述第三光刻胶层419。所述第三光刻胶层419的去除与第一光刻胶层的去除类似，在此不再赘述。
接着，以所述第三抗反射层418和所述第三硬掩膜层417为掩膜刻蚀第一层间介电层409，以形成用于形成第一金属互连层的沟槽420。可以理解的是，在此过程中第三抗反射层418被消耗掉。
最后，通过合适的湿法工艺，比如有机溶剂或酸溶液去除所述第三硬掩膜层417和刻蚀残余物，得到图4H所示的结构。
然后，以导电材料执行填充所述第一接触孔410、第二接触孔415和所述第一层间介电层409中的沟槽420以分别形成有源区接触、栅极接触和第一金属互连层。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如离子掺杂，其都包括在本实施制作方法的范围内。
根据本实施例的半导体器件的制作方法，由于位于有源区之上的接触孔侧壁上形成有保护层，因而在后续工艺中可以保护第一接触孔的关键尺寸和剖面不因湿法工艺而改变，进而得到符合设计要求并利于填充的第一接触孔。
可以理解的是，虽然在本实施例中以制作NAND器件为例来说明本发明的半导体器件的制造方法，但是该制作方法不仅可以用于制快速存储器器件，而且可以用于其他类似的需要保护第一接触孔的器件中。
实施例二
本发明还提供一种半导体器件，如图5所示，该半导体器件包括：包括半导体衬底500，所述半导体衬底500包括核心区500A和外围区500B，所述核心区500A和外围区500B均包括有源区、位于所述有源区之上的栅极叠层501以及覆盖所述有源区和栅极叠层501的层间介电层，以及位于所述有源区之上的第一接触孔504，其中，所述层间介电层包括位于所述栅极叠层之间的初始层间介电层(ILD0)502和位于所述初始层间介电层之上的第一层间介电层(ILD1)503，所述第一接触孔504的侧壁上形成有保护层505。
其中半导体衬底500可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底500中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。
半导体衬底500包括核心区500A和外围区500B，核心区500A和外围区500B可以通过隔离结构分离(图未示)。在本实施例中，出于简洁目的，仅分别示意性示出核心区500A和外围区500B，并未示出分隔核心区500A和外围区500B的隔离结构。并且，在核心区500A和外围区500B中，均可包括其他隔离结构，以形成不同的有源区。
栅极叠层501示例性地包括浮栅氧化层、浮栅、栅介质层和控制栅，并且可以理解的是，出于简洁目的，图中并未分别示出浮栅氧化层、浮栅、栅介质层和控制栅，仅整体地示出栅极叠层501。
示例性地，在本实施例中，初始层间介电层(ILD0)502可以采用PSG(磷掺杂硅玻璃)或BPSG(硼磷掺杂硅玻璃)。示例性地，第一层间介电层503可以采用USG(未掺杂硅玻璃)、低K或超低K材料。
在本实施例中，图5中，在核心区500A和外围区500B中分别示意性示出一个接触孔504。示例性地，在本实施例中，第一接触孔504与漏极对应的接触孔，即第一接触孔504用于形成漏极接触。当然，在其它实施例中，第一接触孔504也可以是与源极对应的接触孔，用于形成源极接触。
保护层505优选地采用不易被有机溶剂和酸溶液腐蚀的材料，比如氮化物，例如，氮化钛、氮化硅、氮化硼或氮化铝。优选地，在本实施例中，保护层505采用氮化钛(TiN)。
优选地，在本实施例中，所述半导体器件还包括位于所述栅极叠层501之上的第二接触孔506和位于所述第一层间介电层503中用于形成第一金属互连层的沟槽507。
此外，在本实施例中，所述半导体器件还包括覆盖所述栅极叠层501和初始层间介电层502的覆盖层508，以及位于所述覆盖层508之上的初始抗反射层509。其中覆盖层508可以通过HARP(高深宽比制程)工艺形成，初始抗反射层509。可以通过DARC工艺形成，即用CVD方法形成抗反射层。
本实施例的半导体器件，具有符合设计要求的所述有源区接触孔关键尺寸和剖面，因而利于提高所述半导体器件的性能。
实施例三
本发明的再一个实施例提供一种电子装置，包括上述半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：包括半导体衬底，所述半导体衬底包括核心区和外围区，所述核心区和外围区均包括有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层，以及位于所述有源区之上的第一接触孔，其中，在所述第一接触孔的侧壁上形成有保护层。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
进一步地，所述半导体器件还包括位于所述栅极叠层之上的第二接触孔和位于所述层间介电层中的第一金属互连层。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。
本发明实施例的电子装置，由于所包含的半导体器件具有符合设计要求的接触孔关键尺寸和剖面，利于提高器件性能，因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区均形成有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层；
形成位于所述有源区之上的第一接触孔；
在所述第一接触孔的侧壁上形成保护层；
形成位于所述栅极叠层之上的第二接触孔。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述保护层为氮化物。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述保护层为氮化钛、氮化硅、氮化硼或氮化铝。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，形成位于有源区之上的第一接触孔的步骤包括：
在所述层间介电层上依次形成第一硬掩膜层、第一抗反射层和第一光刻胶层；
图形化所述第一光刻胶层，以使所述第一光刻胶层形成与所述第一接触孔对应的图案；
以所述第一光刻胶层为掩膜刻蚀所述第一抗反射层和第一硬掩膜层，以在所述第一抗反射层和第一硬掩膜层中形成与所述第一接触孔对应的图案，同时去除所述第一光刻胶层；
以所述第一抗反射层和第一硬掩膜层为掩膜刻蚀所述层间介电层，以形成位于所述有源区之上的第一接触孔；去除所述第一硬掩膜层。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，形成位于所述栅极叠层之上的第二接触孔的步骤包括：
形成填充所述第一接触孔并覆盖所述层间介电层的第二硬掩膜层，以及位于所述第二硬掩膜层之上的第二抗反射层和第二光刻胶层；
图形化所述第二光刻胶层，以使所述第二光刻胶层形成与所述第二接触孔对应的图案；
以所述第二光刻胶层为掩膜刻蚀所述第二抗反射层和第二硬掩膜层，以在所述第二抗反射层和第二硬掩膜层中形成与所述第二接触孔对应的图案，同时去除第二光刻胶层；
以所述第二抗反射层和第二硬掩膜层为掩膜刻蚀所述层间介电层，以形成位于所述栅极叠层之上的第二接触孔；去除所述第二硬掩膜层。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，还包括下述步骤：
对与所述第一接触孔对应的有源区执行离子注入。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，
对与所述第一接触孔对应的有源区执行离子注入的步骤包括：
在所述层间介电层上形成覆盖所述层间介电层和所述第二接触孔，并暴露所述第一接触孔的注入光刻胶层；
以所述注入光刻胶层为掩膜执行离子注入；
去除所述注入光刻胶层。
8.根据权利要求5所述的半导体器件的制作方法，其特征在于，还包括下述步骤：
在所述层间介电层中形成用于形成第一互连层的沟槽。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，在所述层间介电层中形成用于形成第一互连层的沟槽的步骤包括：
形成填充所述第一接触孔和所述第二接触孔，并覆盖所述层间介电层的第三硬掩膜层、以及位于所述第三硬掩膜层之上的第三抗反射层和第三光刻胶层；
图形化所述第三光刻胶层，以使所述第三光刻胶层形成与所述第一金属互连层对应的图案；
以所述第三光刻胶层为掩膜刻蚀所述第三抗反射层和第三硬掩膜层，以在所述第三抗反射层和第三硬掩膜层中形成与所述第一金属互连层对应的图案，同时去除所述第三光刻胶层；
以所述第三抗反射层和第三硬掩膜层为掩膜刻蚀层间介电层，以形成用于形成第一金属互连层的沟槽；去除所述第三硬掩膜层。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述第一抗反射层为含硅抗反射层、低温氧化层或氮氧化物；第二抗反射层为含硅抗反射层、低温氧化层或氮氧化物；所述第三抗反射层为含硅抗反射层、低温氧化层或氮氧化物。
11.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述第一硬掩膜层为有机硬掩膜层、有机抗反射层或无定形碳；所述第二硬掩膜层为有机硬掩膜层、有机抗反射层或无定形碳，所述第三硬掩膜层为有机硬掩膜层、有机抗反射层或无定形碳。
12.据权利要求8所述的半导体器件的制作方法，其特征在于，还包括下述步骤：
使用导电材料填充所述第一接触孔，第二接触孔和所述层间介电层中的沟槽以分别形成有源区接触，栅极接触和第一金属互连层。
13.一种采用如权利要求1-12任意一项所述的制作方法制作的半导体器件，其特征在于，包括半导体衬底，所述半导体衬底包括核心区和外围区，所述核心区和外围区均包括有源区、位于所述有源区之上的栅极叠层以及覆盖所述有源区和栅极叠层的层间介电层，以及位于所述有源区之上的第一接触孔，
其中，在所述第一接触孔的侧壁上形成有保护层。
14.根据权利要求13所述的半导体器件，其特征在于，还包括位于所述栅极叠层之上的第二接触孔和位于所述层间介电层中的第一金属互连层。
15.一种电子装置，其特征在于，包括如权利要求13和14之一所述的半导体器件以及与所述半导体器件相连接的电子组件。
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