TWI572019B - 垂直通道結構 - Google Patents

Description

垂直通道結構

本發明是有關於一種通道結構，且特別是有關於一種垂直通道結構。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了滿足高儲存密度（high storage density）的需求，記憶體元件尺寸變得更小而且積集度更高。因此，記憶體元件的型態已從平面型閘極（planar gate）結構的二維記憶體元件（2D memory device）發展到具有垂直通道（vertical channel，VC）結構的三維記憶體元件（3D memory device）。

在具有垂直通道結構的三維記憶體元件的製作過程中，垂直通道孔洞（VC hole）的高深寬比（high aspect ratio）會降低介電材料填入垂直通道孔洞的能力，因此容易在填入垂直通道孔洞的介電材料中形成孔隙（void）。

在後續形成用於通道接出（channel pick up）的插塞時，用以形成插塞的導體材料常會穿過介電材料而進入到孔隙中。如此一來，將會產生不必要的電壓（undesired potential），而降低記憶體元件的效能。

本發明提供一種垂直通道結構，其可有效地防止導體材料進入介電結構的孔隙中。

本發明提出一種垂直通道結構，包括基底、多個堆疊結構、電荷儲存結構、通道結構與介電結構。堆疊結構設置於基底上。在堆疊結構之間具有開口。電荷儲存結構設置於開口的側壁上。通道結構設置於電荷儲存結構上與開口底部的基底上。介電結構包括第一介電層與第二介電層。第一介電層設置於通道結構上。第二介電層設置於第一介電層上，且封住開口，而在介電結構中形成孔隙。第二介電層的頂部高於第一介電層的頂部。介電結構暴露出通道結構的上部。

依照本發明的一實施例所述，在上述之垂直通道結構中，各堆疊結構包括多個第一材料層與多個第二材料層。第一材料層與第二材料層交替地堆疊設置。

依照本發明的一實施例所述，在上述之垂直通道結構中，第一材料層的材料例如是第一介電材料。第二材料層的材料例如是第二介電材料或導體材料。

依照本發明的一實施例所述，在上述之垂直通道結構中，電荷儲存結構例如是電荷捕捉結構。

依照本發明的一實施例所述，在上述之垂直通道結構中，電荷捕捉結構例如是氧化矽層-氮化矽層-氧化矽層（ONO）的複合層。

依照本發明的一實施例所述，在上述之垂直通道結構中，通道結構包括通道間隙壁與通道主體層。通道間隙壁設置於電荷儲存結構上。通道主體層設置於通道間隙壁上與開口底部的基底上。

依照本發明的一實施例所述，在上述之垂直通道結構中，在同一道蝕刻製程中，第一介電層的蝕刻率例如是高於第二介電層的蝕刻率。

依照本發明的一實施例所述，在上述之垂直通道結構中，第一介電層的材料例如是低溫氧化物（low-temperature oxide），且第二介電層的材料例如是高密度電漿氧化物（HDP oxide）。

依照本發明的一實施例所述，在上述之垂直通道結構中，介電結構上方的開口例如是具有W形的輪廓。

依照本發明的一實施例所述，在上述之垂直通道結構中，更包括插塞。插塞設置於介電結構上且填滿開口。

基於上述，在本發明所提出的垂直通道結構中，由於第二介電層的頂部高於第一介電層的頂部，因此可形成上部為凸狀的介電結構。如此一來，在後續形成用於通道接出的插塞時，由於介電結構的凸部位於孔隙上方，所以介電結構的凸部能夠保護其下方的孔隙，因此可有效地防止用以形成插塞的導體材料進入孔隙中，進而提升記憶體元件的可靠度與效能。此外，由於介電結構的凸部可保護其下方的孔隙，所以能夠進一步地加大介電結構上方用於形成插塞的開口，因此可有效地增加插塞與通道結構的接觸面積，以提升記憶體元件的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E為本發明一實施例的垂直通道結構的製造流程剖面圖。

請參照圖1A，提供基底100。基底100例如是半導體基底，如矽基底。在基底100上已形成有多個堆疊結構102。在堆疊結構102之間具有開口104。各堆疊結構102包括多個材料層102a與多個材料層102b。材料層102a與材料層102b交替地堆疊設置。材料層102a的材料例如是第一介電材料，如氧化矽。材料層102b的材料例如是第二介電材料或導體材料，其中第一介電材料與第二介電材料例如是不同的介電材料。第二介電材料例如是氮化矽，導體材料例如是鎢或摻雜多晶矽。堆疊結構102的形成方法例如是利用沉積製程在基底100上形成堆疊材料層（未繪示）之後，再對堆疊材料層進行圖案化製程。然而，堆疊結構102的形成方法並不以此為限。此外，在對堆疊材料層進行圖案化製程時，可進行過蝕刻（over-etching）製程，以確保堆疊材料層的最下層的需被移除部分確實經蝕刻移除，而定義出堆疊結構102的圖案。此外，在進行過蝕刻製程時，可能會移除部分基底100。

在開口104的側壁上形成電荷儲存結構106。電荷儲存結構106例如是電荷捕捉結構，如氧化矽層-氮化矽層-氧化矽層（ONO）的複合層。

在電荷儲存結構106上形成通道間隙壁108。通道間隙壁108的材料例如是半導體材料，如多晶矽。

電荷儲存結構106與通道間隙壁108的形成方法例如是利用沉積製程在堆疊結構102上與開口104中形成電荷儲存結構層（未繪示）與通道間隙壁材料層（未繪示）之後，再對電荷儲存結構層與通道間隙壁材料層進行回蝕刻（etching back）製程。然而，電荷儲存結構106與通道間隙壁108的形成方法並不以此為限。此外，在進行上述回蝕刻製程時，可進行過蝕刻製程，以確保能夠移除位於開口104底部的電荷儲存結構106，而暴露出基底100。此外，在進行過蝕刻製程時，可能會移除部分基底100。

在通道間隙壁108上與開口104底部的基底100上形成通道主體材料層110。通道主體材料層110的材料例如是半導體材料，如多晶矽。通道主體材料層110的形成方法例如是化學氣相沉積法。

請參照圖1B，在通道主體材料層110上形成介電材料層112。介電材料層112的材料例如是低溫氧化物。介電材料層112的形成方法例如是低壓化學氣相沉積法（low-pressure chemical vapor deposition，LPCVD）。

在介電材料層112上形成介電材料層114。介電材料層114封住開口104，而在介電材料層114中形成孔隙116。介電材料層114的材料例如是高密度電漿氧化物。介電材料層114的形成方法例如是高密度電漿化學氣相沉積法（high density plasma chemical vapor deposition，HDPCVD）。此外，介電材料層112與介電材料層114具有不同的蝕刻率。舉例來說，在同一道蝕刻製程中，介電材料層112的蝕刻率例如是高於介電材料層114的蝕刻率。

請參照圖1C，移除開口104以外的介電材料層112與介電材料層114。開口104以外的介電材料層112與介電材料層114的移除方法例如是利用通道主體材料層110作為終止層（stop layer），對介電材料層112與介電材料層114進行平坦化製程。其中，平坦化製程例如是採用化學機械研磨法或回蝕刻法。

請參照圖1D，移除部分介電材料層112與部分介電材料層114，而形成包括介電層112a與介電層114a的介電結構118。介電結構118雖然是以上述方法形成，但本發明並不以此為限。介電層114a的頂部高於介電層112a的頂部，因此可形成上部為凸狀的介電結構118。介電結構118暴露出通道主體材料層110的上部。此外，介電層112a的頂部例如是高於最上層的材料層102b的頂部。此時，介電結構118上方的開口104例如是具有W形的輪廓。

部分介電材料層112與部分介電材料層114的移除方法例如是對部分介電材料層112與部分介電材料層114進行濕式蝕刻製程。在此濕式蝕刻製程中，由於介電材料層112的蝕刻率高於介電材料層114的蝕刻率，所以可使得介電層114a的頂部高於介電層112a的頂部，因此可形成上部為凸狀的介電結構118。濕式蝕刻製程例如是兩階段式濕式蝕刻製程。在第一蝕刻階段中，是在25℃下用HF/H₂O(50：1)的蝕刻液進行260秒的蝕刻製程。在第二蝕刻階段中，是在25℃下用HF/H₂O(200：1)的蝕刻液進行80秒的蝕刻製程。

請參照圖1E，在介電結構118上形成填滿開口104的插塞120，可用於通道接出。插塞120的材料例如是導體材料，如摻雜多晶矽。舉例來說，插塞120的形成方法可包括下列步驟。藉由沉積製程形成填滿開口104的插塞材料層(未繪示)。利用最上層的材料層102a作為終止層，對插塞材料層進行平坦化製程，以移除開口104以外的插塞材料層，而形成插塞120。其中，平坦化 製程例如是採用化學機械研磨法。此外，上述平坦化製程中，可一併移除開口104以外的通道主體材料層110，而形成通道主體層110a，其中通道主體層110a與通道間隙壁108可形成通道結構122。通道結構122雖然是以上述方法形成，但本發明並不以此為限。

基於上述實施例可知，在上述垂直通道結構中，由於介電層114a的頂部高於介電層112a的頂部，因此可形成上部為凸狀的介電結構118。如此一來，在後續形成用於通道接出的插塞120時，由於介電結構118的凸部位於孔隙116上方，所以介電結構118的凸部能夠保護其下方的孔隙116，因此可有效地防止用以形成插塞120的導體材料進入孔隙116中，進而提升記憶體元件的可靠度與效能。此外，由於介電結構118的凸部可保護其下方的孔隙116，所以能夠進一步地加大介電結構118上方用於形成插塞120的開口104，因此可有效地增加插塞120與通道結構122(請參照圖1E)的接觸面積，以提升記憶體元件的效能。

以下，藉由圖1E來說明本實施例的垂直通道結構。

請參照圖1E，垂直通道結構包括基底100、多個堆疊結構102、電荷儲存結構106、通道結構122與介電結構118。堆疊結構102設置於基底100上。在堆疊結構102之間具有開口104。堆疊結構102包括交替地堆疊設置的多個材料層102a與多個材料層102b。電荷儲存結構106設置於開口104的側壁上。通道結構122設置於電荷儲存結構106上與開口104底部的基底100上。通道結構122包括通道間隙壁108與通道主體層110a。通道間隙壁108設置於電荷儲存結構106上。通道主體層110a設置於通道間隙壁108上與開口104底部的基底100上。介電結構118包括介電層112a與介電層114a。介電層112a設置於通道結構122上。介電層114a設置於介電層112a上，且封住開口104，而在介電結構118中形成孔隙116。介電層114a的頂部高於介電層112a的頂部，而使得介電結構118的上部為凸狀。介電結構118上方的開口104例如是具有W形的輪廓。介電結構118暴露出通道結構122的上部。垂直通道結構更包括插塞120。插塞120設置於介電結構118上且填滿開口104。此外，垂直通道結構中各構件的材料、設置方式、形成方法與功效已於上述圖1A至圖1E的製造方法中進行詳盡地說明，故於此不再贅述。

綜上所述，在上述實施例的垂直通道結構中，由於介電層114a的頂部高於介電層112a的頂部，因此可形成上部為凸狀的介電結構118，藉此可有效地防止用以形成插塞120的導體材料進入孔隙116中，進而提升記憶體元件的可靠度與效能。此外，由於介電結構118的凸部可保護其下方的孔隙116，因此可增加插塞120與通道結構122的接觸面積，以提升記憶體元件的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底
102‧‧‧堆疊結構
102a、102b‧‧‧材料層
104‧‧‧開口
106‧‧‧電荷儲存結構
108‧‧‧通道間隙壁
110‧‧‧通道主體材料層
110a‧‧‧通道主體層
112、114‧‧‧介電材料層
112a、114a‧‧‧介電層
116‧‧‧孔隙
118‧‧‧介電結構
120‧‧‧插塞
122‧‧‧通道結構

圖1A至圖1E為本發明一實施例的垂直通道結構的製造流程剖面圖。

100‧‧‧基底

102‧‧‧堆疊結構

102a、102b‧‧‧材料層

104‧‧‧開口

106‧‧‧電荷儲存結構

108‧‧‧通道間隙壁

110a‧‧‧通道主體層

112a、114a‧‧‧介電層

116‧‧‧孔隙

118‧‧‧介電結構

120‧‧‧插塞

122‧‧‧通道結構

Claims (10)

1. 一種垂直通道結構，包括： 一基底； 多個堆疊結構，設置於該基底上，其中在該些堆疊結構之間具有一開口； 一電荷儲存結構，設置於該開口的側壁上； 一通道結構，設置於該電荷儲存結構上與該開口底部的該基底上；以及 一介電結構，包括： 一第一介電層，設置於該通道結構上；以及 一第二介電層，設置於該第一介電層上，且封住該開口，而在該介電結構中形成一孔隙，其中該第二介電層的頂部高於該第一介電層的頂部，且該介電結構暴露出該通道結構的上部。
2. 如申請專利範圍第1項所述的垂直通道結構，其中各該堆疊結構包括多個第一材料層與多個第二材料層，且該些第一材料層與該些第二材料層交替地堆疊設置。
3. 如申請專利範圍第2項所述的垂直通道結構，其中該些第一材料層的材料包括第一介電材料，且該些第二材料層的材料包括第二介電材料或導體材料。
4. 如申請專利範圍第1項所述的垂直通道結構，其中該電荷儲存結構包括一電荷捕捉結構。
5. 如申請專利範圍第4項所述的垂直通道結構，其中該電荷捕捉結構包括氧化矽層-氮化矽層-氧化矽層的複合層。
6. 如申請專利範圍第1項所述的垂直通道結構，其中該通道結構包括： 一通道間隙壁，設置於該電荷儲存結構上；以及 一通道主體層，設置於該通道間隙壁上與該開口底部的該基底上。
7. 如申請專利範圍第1項所述的垂直通道結構，其中在同一道蝕刻製程中，該第一介電層的蝕刻率高於該第二介電層的蝕刻率。
8. 如申請專利範圍第1項所述的垂直通道結構，其中該第一介電層的材料包括低溫氧化物，且該第二介電層的材料包括高密度電漿氧化物。
9. 如申請專利範圍第1項所述的垂直通道結構，其中該介電結構上方的該開口具有W形的輪廓。
10. 如申請專利範圍第1項所述的垂直通道結構，更包括一插塞，設置於該介電結構上且填滿該開口。