TWI550873B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

隨著半導體元件的積體化，為了達到高密度以及高效能的目標，在製造半導體元件時，傾向形成向上堆疊的結構，以更有效利用晶圓面積。因此，具有高深寬比(high aspect ratio)的半導體結構經常出現在小尺寸元件中。舉例而言，上述半導體結構例如是包括高深寬比的溝渠。

一般而言，在製造上述元件時包括將導體層填入高深寬比的溝渠。然而，由於導體層本身的溝填(gap filling)能力不佳，因此容易在溝渠中形成分散不均的孔洞(void)，造成半導體元件在電性測試時有不良的影響。並且，上述孔洞會使得溝渠兩旁產生不平衡的應力，造成溝渠之間的半導體結構產生微變形(microbending)，進而導致後續微影製程上對準(alignment)的困難度增加。因此，如何避免在高深寬比的溝渠中產生孔洞，以及防止半導體結構產生微變形的現象，為當前所需研究的課題。

本發明提供一種半導體元件的製造方法，可避免半導體結構產生微變形的現象。

本發明提供一種半導體元件。半導體元件包括基底、多數個鰭狀結構、多數個導體襯層、電荷儲存層、多數個第一導體層以及多數個填充柱。上述鰭狀結構位於基底上，相鄰兩個鰭狀結構之間具有溝渠。上述導體襯層位於基底上，每一導體襯層覆蓋鰭狀結構的部分側壁及部分頂面。上述電荷儲存層位於鰭狀結構與導體襯層之間。上述第一導體層位於基底上且覆蓋導體襯層，並與鰭狀結構部分頂面上的導體襯層電性連接。上述填充柱位於溝渠中，且位於導體襯層與第一導體層之間。

在本發明的一實施例中，上述填充柱的表面實質上與導體襯層的表面齊平。

在本發明的一實施例中，上述填充柱的材料包括氮化矽、氧化矽、旋塗式玻璃(SOG)或其組合。

在本發明的一實施例中，上述導體襯層以及第一導體層共同做為字元線或位元線。

本發明還提供一種半導體元件，其包括基底、多數個鰭狀結構、多數個複合導體層以及多數個填充柱。上述鰭狀結構位於基底上，相鄰兩個鰭狀結構之間具有溝渠。上述複合導體層位於基底上，每一複合導體層覆蓋鰭狀結構的部分側壁及部分頂 面。上述填充柱位於溝渠中，且位於每一複合導體層之內。

在本發明的一實施例中，上述填充柱的溝填能力較複合導體層佳。

在本發明的一實施例中，每一鰭狀結構沿著第一方向延伸，每一複合導體層沿著第二方向延伸，且第一方向與第二方向不同。

本發明提供一種半導體元件的製造方法，其包括以下步驟。提供基底。於基底上形成多數個鰭狀結構。相鄰兩個鰭狀結構之間具有溝渠。於基底上形成多數個導體襯層。每一導體襯層覆蓋鰭狀結構的部分側壁及部分頂面。於鰭狀結構與導體襯層之間形成電荷儲存層。於基底上形成多數個第一導體層。第一導體層覆蓋導體襯層，且與鰭狀結構部分頂面上的導體襯層電性連接。於溝渠中形成多數個填充柱。填充柱位於導體襯層與第一導體層之間。

在本發明的一實施例中，上述於基底上形成導體襯層、第一導體層以及於溝渠中形成填充柱的步驟還包括以下步驟。於電荷儲存層上形成第一導體材料層。於溝渠中形成多數個填充層。於第一導體材料層以及填充層上形成第二導體材料層。圖案化第一導體材料層、填充層以及第二導體材料層，以形成導體襯層、填充柱以及第一導體層。

在本發明的一實施例中，上述移除鰭狀結構的頂面的填充材料層的方法包括回蝕刻法或化學機械研磨法。

基於上述，本發明藉由在高深寬比的溝渠中先形成導體襯層，並於溝渠中填入填充層後，再形成覆蓋導體襯層的第一導體層。由於填充層的溝填能力較佳，因此在填入溝渠時可減少孔洞的產生。並且，上述填充層於溝渠中可做為支撐柱，以提供較高的阻力(resistance)，防止溝渠之間的半導體結構產生微變形。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧基底

12、12a、16、16a‧‧‧介電層

14、14a、34a‧‧‧導體層

18、18a‧‧‧複合層

20、20a‧‧‧硬罩幕層

22‧‧‧電荷儲存層

32、34‧‧‧導體材料層

32a‧‧‧導體襯層

36a‧‧‧複合導體層

40‧‧‧填充材料層

40a、40b‧‧‧填充層

40c‧‧‧填充柱

50‧‧‧圖案化的光阻層

100、200、300‧‧‧半導體元件

101‧‧‧鰭狀結構

A-A’‧‧‧線

D1、D2‧‧‧方向

T‧‧‧溝渠

圖1為依照本發明的一實施例所繪示的半導體元件的上視示意圖。

圖2為沿圖1之A-A’線所繪示的半導體元件的剖面示意圖。

圖3A至圖3G為依照本發明的一實施例所繪示的半導體元件的製造方法的剖面示意圖。

圖4A和圖4B為依照本發明的另一實施例所繪示的半導體元件的製造方法的剖面示意圖。

圖1為依照本發明的一實施例所繪示的半導體元件100的上視示意圖。圖2為沿圖1之A-A’線所繪示的半導體元件100的剖面示意圖。

請參照圖1和圖2，半導體元件100包括基底10、圖案化的介電層12a、多數個鰭狀結構101、電荷儲存層22、多數個複合導體層36a以及多數個填充柱40c。基底10可包括半導體材料、絕緣體材料、導體材料或上述材料的任意組合。基底10的材質例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。基底10包括單層結構或多層結構。此外，也可使用絕緣層上矽(silicon on insulator，SOI)基底。基底10例如是矽或矽化鍺。

圖案化的介電層12a位於基底10上。介電層12a包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。在一實施例中，介電層12a例如是底氧化層(bottom oxide layer，BOX)。介電層12a的厚度例如是介於500埃至3000埃之間。

多數個鰭狀結構101位於介電層12a上。每一鰭狀結構101沿著第一方向D1延伸。相鄰兩個鰭狀結構101之間具有溝渠T。溝渠T可以是任意長度、寬度、形狀的溝渠。溝渠T可為寬溝渠或窄溝渠。在一實施例中，溝渠T的寬度例如是介於100埃至500埃之間；深度例如是介於0.1μm至3μm之間。換言之，溝渠T具有較大的深寬比。在一實施例中，溝渠T的深寬比例如是介於10至40之間。溝渠T的剖面可為任意形狀，例如是V型、U型、菱形或其組合，但本發明不以此為限。

每一鰭狀結構101例如是堆疊結構，包括多數個導體層 14a以及多數個介電層16a。多數個導體層14a與多數個介電層16a相互交替。在一實施例中，導體層14a位於介電層12a上，且介電層16a位於導體層14a上，但本發明不以此為限。在另一實施例中，介電層16a也可以是位於介電層12a上。導體層14a與介電層16a相互交替的往基底10上方堆疊，以形成多數個鰭狀結構101。在一實施例中，每一導體層14a與每一介電層16a例如是形成複合層18a。換言之，每一鰭狀結構101例如是包括多數個複合層18a。介電層16a可與介電層12a的材料相同或相異。介電層16a的材料可以包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。介電層16a的厚度例如是介於100埃至500埃之間。導體層14a的材料包括未摻雜的半導體或是經摻雜的半導體，例如是多晶矽或是摻雜的多晶矽。導體層14a的厚度例如是介於100埃至500埃之間。在一實施例中，導體層14a例如是做為半導體元件100的位元線或字元線。另外，在此實施例中，鰭狀結構101例如是由彼此相互交替的多晶矽層及氧化層所組成。

請繼續參照圖2，每一鰭狀結構101可以選擇性地更包括硬罩幕層20a。硬罩幕層20a例如是位於鰭狀結構101的最上層，但本發明不以此為限。硬罩幕層20a可為單層或多層。硬罩幕層20a的材料例如是氧化矽、氮化矽或其他合適的材料。硬罩幕層20a的厚度例如是介於100埃至500埃之間。

電荷儲存層22位於多數個鰭狀結構101上，且覆蓋每一鰭狀結構101的頂面以及側壁。電荷儲存層22的材料包括氮化 矽、氧化矽或其組合。電荷儲存層22可以是單層或多層。在一實施例中，電荷儲存層22例如是單層的氧化矽層。在另一實施例中，電荷儲存層22例如是由氧化層/氮化層/氧化層(Oxide-Nitride-Oxide，ONO)所構成的複合層。電荷儲存層22的厚度例如是介於100埃至400埃之間。

多數個複合導體層36a位於電荷儲存層22上。每一複合導體層36a沿著第二方向D2延伸。第二方向D2與第一方向D1不同。第二方向D2例如是與第一方向D1正交。每一複合導體層36a覆蓋鰭狀結構101的部分側壁及部分頂面。在一實施例中，每一複合導體層36a包括導體襯層32a以及導體層34a，但本發明不以此為限。在其他的實施例中，複合導體層36a也可以是包括三層或更多層。複合導體層36a例如是做為半導體元件100的字元線或位元線。值得注意的是，當複合導體層36a例如是做為半導體元件100的字元線時，位於鰭狀結構101中的導體層14a則做為位元線。同理，當複合導體層36a例如是做為半導體元件100的位元線時，位於鰭狀結構101中的導體層14a則做為字元線。

導體襯層32a位於電荷儲存層22上。每一導體襯層32a覆蓋電荷儲存層22的部分側壁及部分頂面。換言之，每一導體襯層32a覆蓋鰭狀結構101的部分側壁及部分頂面。在本發明的一實施例中，上述覆蓋鰭狀結構101的部分側壁的導體襯層32a例如是位於溝渠T中。每一導體襯層32a沿著第二方向D2延伸。導體襯層32a的材料例如是多晶矽、N+摻雜多晶矽、P+摻雜多晶矽、 金屬材料或其組合。導體襯層32a的厚度例如是介於50埃至300埃之間。

導體層34a位於導體襯層32a上，且覆蓋導體襯層32a。每一導體層34a與鰭狀結構101部分頂面上的導體襯層32a電性連接。在一實施例中，部分導體層34a例如是延伸至溝渠T中。導體層34a的材料例如是多晶矽、N+摻雜多晶矽、P+摻雜多晶矽、金屬材料或其組合。導體層34a的厚度例如是介於100埃至1500埃之間。每一導體層34a與每一導體襯層32a例如是共同做為半導體元件100的字元線或位元線。

多數個填充柱40c位於溝渠T中。並且，每一填充柱40c例如是位於每一導體襯層32a與每一導體層34a之間。換言之，每一填充柱40c例如是位於每一複合導體層36a之內。填充柱40c的表面可以是平面或凹面。在一實施例中，填充柱40c的表面實質上與導體襯層32a的表面齊平。在另一實施例中，填充柱40c的表面例如是低於導體襯層32a的表面。填充柱40c的材料包括氮化矽、氧化矽、旋塗式玻璃(SOG)或其組合。除此之外，填充柱40c也可以是溝填能力較複合導體層36a(即導體襯層32a或導體層34a)佳的任何材料。

值得注意的是，由於位於溝渠T中的填充柱40c的溝填能力較佳，因此，相較於習知僅在溝渠填入導體層的元件，本發明的半導體元件100較不容易於溝渠T中產生孔洞。並且，當溝渠T為高深寬比的結構時，位於溝渠T中的填充柱40c更可做為 鰭狀結構101的支撐柱，以提供較高的阻力，防止鰭狀結構101產生微變形。

圖3A至圖3G為依照本發明的一實施例所繪示的半導體元件200的製造方法的剖面示意圖。

請參照圖3A，提供基底10。基底10的材料如上所述，於此不再加以贅述。接著，在基底10上形成介電層12。介電層12的材料及厚度如介電層12a所述。介電層12的形成方法例如是熱氧化法或化學氣相沈積法。

然後，在介電層12上形成多數個複合層18。每一複合層18的形成方法包括先在介電層12上形成導體層14，再於導體層14上形成介電層16，但本發明不以此為限。在另一實施例中，形成複合層18的方法包括在介電層12上依序形成多數個導體層14以及多數個介電層16。導體層14的材料及厚度如導體層14a所述。導體層14的形成方法包括化學氣相沈積法。介電層16的材料及厚度如介電層16a所述。介電層16的形成方法例如是熱氧化法或化學氣相沈積法。

之後，在最上層的複合層18上形成硬罩幕層20。硬罩幕層20的材料及厚度如硬罩幕層20a所述。形成硬罩幕層20的方法包括化學氣相沈積法或有機金屬化學氣相沈積法(MOCVD)。接著，於硬罩幕層20上形成圖案化的光阻層50。

請同時參照圖3A以及圖3B，以圖案化的光阻層50為罩幕，進行蝕刻製程，以在基底10上形成多數個鰭狀結構101，並 在鰭狀結構101之間形成多數個溝渠T。對半導體元件200進行蝕刻製程的方法包括以圖案化的光阻層50為罩幕，對硬罩幕層20進行蝕刻製程，以將圖案化的光阻層50的圖案轉移至硬罩幕層20。蝕刻製程包括非等向性蝕刻，例如是乾式蝕刻法。乾式蝕刻法可以是濺鍍蝕刻、反應性離子蝕刻等。接著，移除圖案化的光阻層50。然後，以圖案化的硬罩幕層20a為罩幕，對多數個介電層16、多數個導體層14以及介電層12進行蝕刻製程，以在基底10上形成多數個鰭狀結構101。

然後，請參照圖3C，於基底10上形成電荷儲存層22。電荷儲存層22沿著鰭狀結構101的頂面及側壁共形地形成。電荷儲存層22的材料及厚度如前述。電荷儲存層22的形成方法例如是化學氣相沈積法或熱氧化法。

請參照圖3D，在電荷儲存層22上共形地形成導體材料層32。導體材料層32的材料及厚度如導體襯層32a所述，於此不再加以贅述。在一實施例中，導體材料層32的材料例如是多晶矽。形成導體材料層32的方法包括化學氣相沈積法。

接著，請參照圖3E，在導體材料層32上形成填充材料層40。填充材料層40填滿溝渠T並覆蓋導體材料層32。填充材料層40的材料可以是介電材料，例如是氮化矽、氧化矽或其組合。或者，填充材料層40也可以是溝填能力較導體材料層32佳的任何材料。形成填充材料層40的方法包括原子層沈積法(atomic layer deposition，ALD)或旋轉塗佈法。上述旋轉塗佈法例如是利用旋 塗式玻璃(spin on glass，SOG)技術。

請參照圖3F，以導體材料層32做為蝕刻或研磨停止層，移除位於鰭狀結構101頂部的填充材料層40，以在每一溝渠T中形成填充層40a。填充層40a例如是沿圖1中的第一方向D1延伸。移除填充材料層40的方法包括回蝕刻法或化學機械研磨法。回蝕刻法可包括濕式或乾式蝕刻製程。在一實施例中，當利用回蝕刻法移除位於鰭狀結構101頂部的填充材料層40時，也會將部分位於溝渠T中的填充材料層40移除，使得之後形成的填充層40a的表面呈凹面。

之後，請參照圖3G，於基底10上形成導體材料層34。導體材料層34覆蓋導體材料層32以及位於溝渠T中的填充層40a。也就是說，每一填充層40a位於導體材料層32與導體材料層34之間。導體材料層34的材料及厚度如導體層34a所述。形成導體材料層34的方法包括化學氣相沈積法。

接著，圖案化導體材料層34、導體材料層32以及多數個填充層40a，以在基底10上形成多數個導體層34a、多數個導體襯層32a以及多數個填充柱40c。此時，半導體元件200的上視圖例如是如圖1所示。每一導體層34a以及每一導體襯層32a例如是沿圖1中的第二方向D2延伸。並且，每一導體襯層32a覆蓋鰭狀結構101的部分側壁及部分頂面。每一導體層34a覆蓋導體襯層32a且與鰭狀結構101頂面上的導體襯層32a電性連接。多數個填充柱40c位於溝渠T中，且位於每一導體襯層32a與每一導 體層34a之間。

上述形成半導體元件200的方法為舉例說明，不用以限定本發明。在其他實施例中，可利用化學機械研磨法移除上述填充材料層40，如下所述。

圖4A和圖4B為依照本發明的另一實施例所繪示的半導體元件300的製造方法的剖面示意圖。

請參照圖4A，在導體材料層32上形成填充材料層40之後，以導體材料層32做為研磨停止層，利用化學機械研磨法移除位於鰭狀結構101頂部的填充材料層40，以在每一溝渠T中形成填充層40b。填充層40b例如是沿圖1中的第一方向D1延伸。在此實施例中，填充層40b的表面例如是平面。在一實施例中，填充層40b的表面例如是與導體材料層32的表面齊平。

然後，請參照圖4B，於基底10上形成導體材料層34。導體材料層34覆蓋導體材料層32以及位於溝渠T中的填充層40b。接著，圖案化導體材料層34、導體材料層32以及多數個填充層40b，以在基底10上形成多數個導體層34a、多數個導體襯層32a以及多數個填充柱40c。

此外，在其他實施例中，也可以在形成上述導體材料層32後，於導體材料層32上共形地形成導體材料層34，再於溝渠T中形成填充層。上述形成半導體元件200、300的方法為舉例說明，不用以限定本發明。也就是說，在具有高深寬比的溝渠的半導體元件中，於溝渠中形成填充層的製程方法即在本發明涵蓋的範圍 中。

綜上所述，本發明藉由在高深寬比的溝渠中先形成導體襯層，並於溝渠中填入填充層後，再形成覆蓋導體襯層的導體層。由於填充層的溝填能力較佳，因此在填入溝渠時可減少孔洞的產生。並且，上述填充層於溝渠中可做為鰭狀結構的支撐柱，以提供較高的阻力，防止溝渠之間的鰭狀結構產生微變形。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底

12a、16a‧‧‧介電層

14a、34a‧‧‧導體層

18a‧‧‧複合層

20a‧‧‧硬罩幕層

22‧‧‧電荷儲存層

32a‧‧‧導體襯層

36a‧‧‧複合導體層

40c‧‧‧填充柱

100‧‧‧半導體元件

101‧‧‧鰭狀結構

T‧‧‧溝渠

Claims (10)

1. 一種半導體元件，包括：一基底；多數個鰭狀結構，位於該基底上，相鄰兩個鰭狀結構之間具有一溝渠；多數個導體襯層，位於該基底上，每一導體襯層覆蓋該些鰭狀結構的部分側壁及部分頂面；一電荷儲存層，位於該些鰭狀結構與該些導體襯層之間；多數個第一導體層，位於該基底上，該些第一導體層覆蓋該些導體襯層，且與該些鰭狀結構部分頂面上的該些導體襯層電性連接；以及多數個填充柱，位於該些溝渠中，其中該些填充柱位於該些導體襯層與該些第一導體層之間。
2. 如申請專利範圍第1項所述的半導體元件，其中該些填充柱的表面實質上與該些導體襯層的表面齊平。
3. 如申請專利範圍第1項所述的半導體元件，其中該些填充柱的材料包括氮化矽、氧化矽、旋塗式玻璃(SOG)或其組合。
4. 如申請專利範圍第1項所述的半導體元件，其中該些導體襯層以及該些第一導體層共同做為字元線或位元線。
5. 一種半導體元件，包括：一基底； 多數個鰭狀結構，位於該基底上，相鄰兩個鰭狀結構之間具有一溝渠；多數個複合導體層，位於該基底上，每一複合導體層覆蓋該些鰭狀結構的部分側壁及部分頂面；以及多數個填充柱，位於該些溝渠中，其中該些填充柱位於每一複合導體層之內。
6. 如申請專利範圍第5項所述的半導體元件，其中該些填充柱的溝填能力較該些複合導體層佳。
7. 如申請專利範圍第5項所述的半導體元件，其中每一鰭狀結構沿著一第一方向延伸，每一複合導體層沿著一第二方向延伸，且該第一方向與該第二方向不同。
8. 一種半導體元件的製造方法，包括：提供一基底；於該基底上形成多數個鰭狀結構，相鄰兩個鰭狀結構之間具有一溝渠；於該基底上形成多數個導體襯層，每一導體襯層覆蓋該些鰭狀結構的部分側壁及部分頂面；於該些鰭狀結構與該些導體襯層之間形成一電荷儲存層；於該基底上形成多數個第一導體層，該些第一導體層覆蓋該些導體襯層，且與該些鰭狀結構部分頂面上的該些導體襯層電性連接；以及 於該些溝渠中形成多數個填充柱，其中該些填充柱位於該些導體襯層與該些第一導體層之間。
9. 如申請專利範圍第8項所述的半導體元件的製造方法，於該基底上形成該些導體襯層、該些第一導體層以及於該些溝渠中形成該些填充柱的步驟包括：於該電荷儲存層上形成一第一導體材料層；於該基底上形成一填充材料層，該填充材料層覆蓋該第一導體材料層；移除該些鰭狀結構的頂面的該填充材料層，以於該些溝渠中形成多數個填充層；於該第一導體材料層以及該些填充層上形成一第二導體材料層；以及圖案化該第一導體材料層、該些填充層以及該第二導體材料層，以形成該些導體襯層、該些填充柱以及該些第一導體層。
10. 如申請專利範圍第9項所述的半導體元件的製造方法，其中移除該些鰭狀結構的頂面的該填充材料層的方法包括回蝕刻法或化學機械研磨法。