CN112838047A - 半导体结构的制备方法及半导体结构 - Google Patents
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Abstract
本申请涉及一种半导体结构的制备方法及半导体结构，所述方法包括：提供衬底，于所述衬底内形成沟槽结构；于所述沟槽结构内形成第一介质层，所述第一介质层的顶面低于所述沟槽结构的顶面；于所述沟槽结构内形成保护层，所述保护层至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁，避免了在STI结构的制备过程中或使用STI结构制备其他半导体结构的过程中，采用的湿法刻蚀工艺或者其他腐蚀工艺对STI结构中的氧化物层过度刻蚀，从而有效地提高了制成半导体器件的性能及良品率。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及半导体结构的制备方法及半导体结构。
背景技术
随着集成电路制程的快速发展，对半导体产品的集成度的要求越来越高。而随着半导体产品的集成化，半导体器件的尺寸及半导体器件的隔离结构的尺寸也随之减小，导致在半导体制程中，半导体器件隔离结构的工艺复杂度不断增加。
浅沟槽隔离(Shallow Trench Isolation，STI)结构具备隔离效果好、制程简单等诸多优点，特别适用于次微米以下的集成电路制程，被广泛应用于制作主动区域之间的绝缘结构。
然而，传统的STI结构中一般包括氧化物层以起到绝缘保护的作用，导致在STI结构的制备过程中或使用STI结构制备其他半导体结构的过程中，采用的湿法刻蚀工艺或者其他腐蚀工艺容对STI结构中的氧化物层过度刻蚀，造成缺陷，影响制成半导体器件的性能及良品率。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构的制备方法及半导体结构，避免产生因STI结构中的氧化物层被过度刻蚀造成缺陷的情况，有效地提高了制成半导体器件的性能及良品率。
为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构制备方法，包括如下步骤：
提供衬底，于所述衬底内形成沟槽结构；
于所述沟槽结构内形成第一介质层，所述第一介质层的顶面低于所述沟槽结构的顶面；
于所述沟槽结构内形成保护层，所述保护层至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁。
于上述实施例中的半导体结构制备方法中，首先于衬底内形成沟槽结构，然后于所述沟槽结构内形成第一介质层，并设置所述第一介质层的顶面低于所述沟槽结构的顶面，以在所述沟槽结构内形成至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁的保护层，使得所述保护层覆盖并保护所述沟槽结构的顶部侧壁，避免在STI结构的制备过程中或使用STI结构制备其他半导体结构的过程中，采用的湿法刻蚀工艺或者其他腐蚀工艺对STI结构中的氧化物层过度刻蚀，从而有效地提高了制成半导体器件的性能及良品率。
在其中一个实施例中，所述衬底包括阵列区及位于所述阵列区外围的外围区；所述沟槽结构包括第一沟槽结构、第二沟槽结构、第三沟槽结构及第四沟槽结构；所述第一沟槽结构及所述第二沟槽结构均位于所述阵列区内；所述第三沟槽结构及所述第四沟槽结构均位于所述外围区内。
在其中一个实施例中，所述第一沟槽结构的宽度小于所述第二沟槽结构的宽度，且所述第一沟槽结构的深度小于所述第二沟槽结构的深度；所述第三沟槽结构的宽度小于所述第四沟槽结构的宽度，所述第三沟槽结构的深度及所述第四沟槽结构的深度与所述第二沟槽结构的深度均相同。
在其中一个实施例中，所述于所述沟槽结构内形成第一介质层的步骤包括：
于所述第一沟槽结构内、所述第二沟槽结构内、所述第三沟槽结构内、所述第四沟槽结构内及所述衬底的表面形成第一介质材料层，所述第一介质材料层填满所述第一沟槽结构，并覆盖所述第二沟槽结构、所述第三沟槽结构及所述第四沟槽结构的侧壁及底部；
去除位于所述衬底的表面的所述第一介质材料层，并去除位于所述沟槽结构内的部分所述第一介质材料层，以形成所述第一介质层。
在其中一个实施例中，于所述沟槽结构内形成保护层的步骤包括：于所述第一沟槽结构内、所述第二沟槽结构内、所述第三沟槽结构内、所述第四沟槽结构内及所述衬底的表面形成保护材料层，所述保护材料层填满所述第一沟槽结构、所述第二沟槽结构及所述第三沟槽结构，并覆盖位于所述第四沟槽结构内的所述第一介质层的表面。
在其中一个实施例中，形成所述保护材料层后，还包括：
于所述保护材料层的表面形成第二介质材料层，所述第二介质材料层覆盖所述保护材料层的表面，并填满所述第四沟槽结构；
去除位于所述衬底的表面上的所述保护材料层及位于所述衬底的表面上的所述第二介质材料层，剩余的所述保护材料层构成所述保护层，剩余的所述第二介质材料层构成第二介质层。
在其中一个实施例中，采用原子层沉积工艺、原位水汽生长工艺及快速热氧化工艺中的至少一种于所述沟槽结构内形成氧化硅层作为所述第一介质层。
在其中一个实施例中，于所述沟槽结构内形成氮化硅层作为所述保护层。
本申请的另一方面提供一种半导体结构，包括衬底、沟槽结构、第一介质层及保护层，所述沟槽结构位于所述衬底内；所述第一介质层覆盖所述沟槽结构的底部及部分侧壁，且所述第一介质层的顶面低于所述沟槽结构的顶面；所述保护层位于所述沟槽结构内，且至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁。
于上述实施例中的半导体结构中，通过设置位于衬底内沟槽结构内的第一介质层的顶面低于所述沟槽结构的顶面，以在所述沟槽结构内形成至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁的保护层，使得所述保护层覆盖并保护所述沟槽结构的顶部侧壁，避免在STI结构的制备过程中或使用STI结构制备其他半导体结构的过程中，采用的湿法刻蚀工艺或者其他腐蚀工艺对STI结构中的氧化物层过度刻蚀，从而有效地提高了制成半导体器件的性能及良品率。
在其中一个实施例中，所述衬底包括阵列区及位于所述阵列区外围的外围区；所述沟槽结构包括第一沟槽结构、第二沟槽结构、第三沟槽结构及第四沟槽结构；所述第一沟槽结构及所述第二沟槽结构均位于所述阵列区内；所述第三沟槽结构及所述第四沟槽结构均位于所述外围区内。
在其中一个实施例中，所述第一沟槽结构的宽度小于所述第二沟槽结构的宽度，且所述第一沟槽结构的深度小于所述第二沟槽结构的深度；所述第三沟槽结构的宽度小于所述第四沟槽结构的宽度，所述第三沟槽结构的深度及所述第四沟槽结构的深度与所述第二沟槽结构的深度均相同。
在其中一个实施例中，所述第一介质层无间隙填充于所述第一沟槽结构内，并覆盖所述第二沟槽结构、所述第三沟槽结构及所述第四沟槽结构的底部及部分侧壁；所述第一沟槽结构内的所述第一介质层的顶部低于所述第一沟槽结构的顶部；所述第二沟槽结构内的所述第一介质层的顶部低于所述第二沟槽结构的顶部；所述第三沟槽结构内的所述第一介质层的顶部低于所述第三沟槽结构的顶部；所述第四沟槽结构内的所述第一介质层的顶部低于所述第四沟槽结构的顶部。
在其中一个实施例中，所述保护层填满所述第一沟槽结构、所述第二沟槽结构及所述第三沟槽结构，并覆盖所述第四沟槽结构内的所述第一介质层的表面及所述第四沟槽结构的部分侧壁。
在其中一个实施例中，所述半导体结构还包括第二介质层，所述第二介质层填满所述第四沟槽结构内。
在其中一个实施例中，所述第一介质层包括二氧化硅。
在其中一个实施例中，所述保护层包括氮化硅。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请实施例中提供的一种半导体结构制备方法的流程图。
图2a至图2b显示为本申请实施例中提供的一种半导体结构制备方法中步骤S2所得结构的截面结构示意图。
图2c至图2d显示为本申请实施例中提供的一种半导体结构制备方法中步骤S4所得结构的截面结构示意图。
图2e至图2h显示为本申请实施例中提供的一种半导体结构制备方法中步骤S6所得结构的截面结构示意图。
图3a至图3b显示为本申请实施例中提供的一种半导体结构制备方法中步骤S2所得结构的截面结构示意图。
图3c至图3d显示为本申请实施例中提供的一种半导体结构制备方法中步骤S4所得结构的截面结构示意图。
图3e至图3g显示为本申请实施例中提供的一种半导体结构制备方法中步骤S6所得结构的截面结构示意图。
附图标记说明：
100，衬底；101，阵列区；102，外围区；
12，沟槽结构；121，第一沟槽结构；122，第二沟槽结构；
123，第三沟槽结构；124，第四沟槽结构；
131，第一介质材料层；13，第一介质层；
141，保护材料层；14，保护层；
151，第二介质材料层；15，第二介质层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图3g。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本申请的一个实施例中提供的一种半导体结构制备方法中，包括如下步骤：
步骤S2：提供衬底，于所述衬底内形成沟槽结构；
步骤S4：于所述沟槽结构内形成第一介质层，所述第一介质层的顶面低于所述沟槽结构的顶面；
步骤S6：于所述沟槽结构内形成保护层，所述保护层至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁。
具体地，于上述实施例中的半导体结构制备方法中，首先于衬底内形成沟槽结构，然后于所述沟槽结构内形成第一介质层，并设置所述第一介质层的顶面低于所述沟槽结构的顶面，以在所述沟槽结构内形成至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁的保护层，使得所述保护层覆盖并保护所述沟槽结构的顶部侧壁，避免在STI结构的制备过程中或使用STI结构制备其他半导体结构的过程中，采用的湿法刻蚀工艺或者其他腐蚀工艺对STI结构中的氧化物层过度刻蚀，从而有效地提高了制成半导体器件的性能及良品率。
在步骤S2中，请参阅图1中的S2步骤、图2a及图2b，提供衬底100，于衬底100内形成沟槽结构12。
作为示例，衬底100可以包括但不仅限于硅衬底、硅锗衬底及绝缘体上硅(SOI)衬底等。所述衬底的材料为硅、锗或硅锗，本领域的技术人员可以根据衬底上形成的晶体管类型选择衬底类型，因此衬底的类型不应限制本申请的保护范围。
作为示例，请继续参阅图1中的S2步骤、图2a及图2b，于衬底100内形成沟槽结构12可以包括如下步骤：
步骤S21：于衬底100的上表面形成第一图形化掩膜层(未图示)，所述图形化掩膜层11内形成有第一开口(未示出)，所述第一开口定义出沟槽结构12的位置及形状。
步骤S22：基于所述第一图形化掩膜层采用干法刻蚀工艺或湿法刻蚀工艺对衬底100的上表面进行刻蚀，以得到沟槽结构12。
在本实施例中，刻蚀工艺可以包括等离子体干法刻蚀工艺。采用的干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或多种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2或CH3F，所述载气为惰性气体，例如He，气体流量为50sccm-400sccm，压力为3毫托-8毫托。作为示例，步骤S22中的沟槽结构12的数量可以为多个，各沟槽结构12的深度可以相同，也可以不同；各沟槽结构12的宽度可以相同，也可以不同；沟槽结构12的深度小于衬底100的厚度。
作为示例，步骤S21中于衬底100的上表面形成第一图形化掩膜层可以包括如下步骤：
步骤S211：于衬底100的上表面形成第一掩膜层(未图示)；
步骤S212：于所述第一掩膜层(未图示)的上表面涂覆第一光刻胶层(未图示)，并进行图形化处理，以形成第一图形化光刻胶层(未图示)；
步骤S213：基于所述第一图形化光刻胶层刻蚀所述第一掩膜层，以形成所述第一图形化掩膜层(未图示)，所述第一图形化掩膜层(未图示)内形成有第一开口图形(未图示)，所述第一开口图形定义出沟槽结构12的位置及形状；
步骤S214：去除所述第一图形化光刻胶层。
作为示例，形成的第一图形化掩膜层可以包括硬掩膜层，硬掩膜层可以是单层结构，也可以是多层堆叠结构，其材质可以是氧化硅；之后在所述硬掩膜层上涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层，图形化的光刻胶层定义出沟槽结构12的位置及形状，再基于图形化的光刻胶层刻蚀硬掩膜层以形成图形化掩膜层，然后去除图形化的光刻胶层。当然，在本申请的其他实施例中，也可以在形成第一图形化掩膜层的过程中保留图形化的光刻胶层，在刻蚀衬底100后，再去除所述图形化的光刻胶层。
在步骤S4中，请参阅图1中的S4步骤、图2c及图2d，于沟槽结构12内形成第一介质层13，可以包括如下步骤：
步骤S42：形成第一介质材料层131，第一介质材料层131覆盖沟槽结构12的侧壁、底部及衬底100的上表面；
步骤S44：去除衬底100的上表面的第一介质材料层131及沟槽结构12内的部分第一介质材料层131，剩余的第一介质材料层131构成第一介质层13。
作为示例，可以采用原子层沉积工艺、原位水汽生长工艺及快速热氧化工艺中的至少一种于沟槽结构12内形成第一介质层13。第一介质层13可以包括但不仅限于氧化硅层。
作为示例，可以采用热氧化工艺于沟槽结构12的底部及部分侧壁形成第一介质层13。热氧化形成第一介质层13的过程中能够修复衬底100表面在前序刻蚀工艺过程中受到的损伤。而且，第一介质层13还能够在后续制程中保护衬底100的表面。
作为示例，请继续参考图2c，采用热氧化工艺形成第一介质层13的厚度可以为4.5nm-5.5nm。在本申请的一个实施例中，采用热氧化工艺形成的第一介质层13的厚度可以为4.5nm、5nm或5.5nm。
作为示例，请继续参考图2d，在本申请的一个实施例中，可以采用刻蚀工艺去除衬底100的上表面的第一介质材料层131及沟槽结构12内的部分第一介质材料层131，保留于沟槽结构12内的第一介质材料层131构成第一介质层13。第一介质层13的顶部低于沟槽结构12的顶部的高度可以为1nm-50nm。作为示例，第一介质层13的顶部低于沟槽结构12的顶部的高度可以为1nm、10nm、20nm、30nm、40nm或50nm。
在步骤S6中，请参阅图1中的S6步骤、图2e及图2f，于沟槽结构12内形成保护层14，保护层14至少覆盖第一介质层13的表面及沟槽结构12的部分侧壁。
作为示例，请继续参阅图1中的S6步骤、图2e及图2f，步骤S6中于沟槽结构12内形成保护层14可以包括如下步骤：
步骤S62：形成保护材料层141，保护材料层141覆盖沟槽结构12的侧壁、底部及衬底100的上表面；
步骤S64：去除位于衬底100的表面上的保护材料层141，剩余的保护材料层141构成保护层14。
作为示例，请继续参考图2e及图2f，在本申请的一个实施例中，保护层14的形成工艺可以为化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(AtomicLayer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺中的一种或多种。本申请中优选采用原子层沉积工艺于第一介质层13的表面形成保护层14。保护层14包括但不仅限于氮化硅层。
作为示例，在本申请的一个实施例中，步骤S6中采用沉积工艺形成保护层14的厚度可以为9.5nm-10.5nm，例如，保护层14的厚度可以为9.5nm、10.0nm或10.5nm。
作为示例，请参考图2g及图2h，在本申请的一个实施例中，步骤S62中形成保护材料层141之后，还包括如下步骤：
步骤S631：形成第二介质材料层151，第二介质材料层151填满沟槽结构12并覆盖保护材料层141的表面；
步骤S632：去除位于衬底100的表面上的保护材料层141、第二介质材料层151及位于沟槽结构12上的保护材料层141、第二介质材料层151，保留于沟槽结构12内的保护材料层141构成保护层14，保留于沟槽结构12内的第二介质材料层151构成第二介质层15。
作为示例，步骤S631可以采用低压力化学气相沉积工艺(Low Pressure ChemicalVapor Deposition，LPCVD)于沟槽结构12内沉积第二介质材料层151，第二介质材料层151填满沟槽结构12并覆盖保护材料层141的表面。
作为示例，请继续参考图2h，在本申请的一个实施例中，步骤S632中可以采用化学机械研磨工艺使得衬底100的上表面平坦化，以优化器件的工作性能及可靠性。可以设置衬底100的上表面为停止层进行化学机械研磨工艺，以去除位于衬底100表面上及位于沟槽结构12上的保护材料层141及第二介质材料层151，保留于沟槽结构12内的保护材料层141构成保护层14，保留于沟槽结构12内的第二介质材料层151构成第二介质层15，使得衬底100的上表面平坦化。
较佳的，在本申请的一个实施例中，在采用沉积工艺形成保护层14之前，对第一介质层13进行水蒸汽退火，以释放应力，并使第一介质层13致密(densify)化，修复沟槽结构中的空隙。
作为示例，请参阅图1中的S2步骤、图3a及图3b，步骤S2中提供的衬底100包括阵列区101及位于阵列区101外围的外围区102；于衬底100内形成的沟槽结构包括第一沟槽结构121、第二沟槽结构122、第三沟槽结构123及第四沟槽结构124；第一沟槽结构121及第二沟槽结构122均位于阵列区101内；第三沟槽结构123及第四沟槽结构124均位于外围区102内。
作为示例，请继续参阅图1中的S2步骤、图3a及图3b，第一沟槽结构121的宽度小于第二沟槽结构122的宽度，且第一沟槽结构121的深度小于第二沟槽结构122的深度；第三沟槽结构123的宽度小于第四沟槽结构124的宽度，第三沟槽结构123的深度及第四沟槽结构124的深度与第二沟槽结构122的深度均相同。
作为示例，请继续参阅图1中的S4步骤、图3c及图3d，所述于沟槽结构12内形成第一介质层13的步骤包括：
步骤S421：于第一沟槽结构121内、第二沟槽结构122内、第三沟槽结构123内、第四沟槽结构124内及衬底100的表面形成第一介质材料层131，第一介质材料层131填满第一沟槽结构121，并覆盖第二沟槽结构122、第三沟槽结构123及第四沟槽结构124的侧壁及底部；
步骤S441：去除位于所述衬底的表面的所述第一介质材料层，并去除位于所述沟槽结构内的部分所述第一介质材料层，以形成所述第一介质层。
作为示例，步骤S421中可以采用原子层沉积工艺、原位水汽生长工艺及快速热氧化工艺中的至少一种，于第一沟槽结构121内、第二沟槽结构122内、第三沟槽结构123内、第四沟槽结构124内及衬底100的表面形成第一介质材料层131。第一介质材料层131可以包括但不仅限于氧化硅层。
作为示例，步骤S441中可以采用刻蚀工艺去除衬底100的上表面的第一介质材料层131，及第一沟槽结构121内、第二沟槽结构122内、第三沟槽结构123内、第四沟槽结构124内的部分第一介质材料层131，剩余的第一介质材料层131构成第一介质层13。第一沟槽结构121内的第一介质层13的顶部低于第一沟槽结构121的顶部；第二沟槽结构122内的第一介质层13的顶部低于第二沟槽结构122的顶部；第三沟槽结构123内的第一介质层13的顶部低于第三沟槽结构123的顶部；第四沟槽结构124内的第一介质层13的顶部低于第四沟槽结构124的顶部。
作为示例，请继续参考图3d，第一沟槽结构121内的第一介质层13的顶部低于第一沟槽结构121的顶部的高度为1nm-50nm；第二沟槽结构122内的第一介质层13的顶部低于第二沟槽结构122的顶部的高度为1nm-50nm；第三沟槽结构123内的第一介质层13的顶部低于第三沟槽结构123的顶部的高度为1nm-50nm；第四沟槽结构124内的第一介质层13的顶部低于第四沟槽结构124的顶部的高度为1nm-50nm。以第一沟槽结构121为例，第一沟槽结构121内的第一介质层13的顶部低于第一沟槽结构121的顶部的高度可以为1nm、10nm、20nm、30nm、40nm或50nm。
在步骤S6中，请参阅图1中的S6步骤、图3e、图3f及图3g，步骤S6中于沟槽结构内形成保护层14可以包括如下步骤：
步骤S621：于第一沟槽结构121内、第二沟槽结构122内、第三沟槽结构123内、第四沟槽结构124内及衬底100的表面形成保护材料层141，保护材料层141填满第一沟槽结构121、第二沟槽结构122及第三沟槽结构123，并覆盖位于第四沟槽结构124内的第一介质层13的表面。
在步骤S6中，请参阅图1中的S6步骤、图3e及图3f，形成所述保护材料层后，还包括：
步骤S63：于保护材料层141的表面形成第二介质材料层151，第二介质材料层151覆盖保护材料层141的表面，并填满第四沟槽结构124；
步骤S641：去除位于衬底100的表面的保护材料层141及位于衬底100的表面上的第二介质材料层151，剩余的保护材料层141构成保护层14，剩余的第二介质材料层151构成第二介质层15。
作为示例，请继续参考图3e、图3f和图3g，可以采用原子层沉积工艺于沟槽结构12内沉积保护材料层141，保护材料层141填满第一沟槽结构121、第二沟槽结构122及第三沟槽结构123，并覆盖位于第四沟槽结构124内的第一介质层13的表面。
作为示例，请继续参考图3e、图3f和图3g，可以采用高密度等离子体化学气相淀积工艺于保护材料层141的表面形成第二介质材料层151，第二介质材料层151覆盖保护材料层141的表面，并填满第四沟槽结构124；之后，可以采用化学机械研磨工艺去除位于衬底100的表面的保护材料层141及位于衬底100的表面上的第二介质材料层151，剩余的保护材料层141构成保护层14，剩余的第二介质材料层151构成第二介质层15。通过化学机械研磨工艺使得衬底100的上表面平坦化。
进一步地，请参考图2f，在本申请的一个实施例中提供了一种半导体结构，可以采用如任一本申请实施例中所述的制备方法制成，所述半导体结构包括衬底100、沟槽结构12、第一介质层13及保护层14，沟槽结构12位于衬底100内；第一介质层13覆盖沟槽结构12的底部及部分侧壁，且第一介质层13的顶面低于沟槽结构12的顶面；保护层14位于沟槽结构12内，且至少覆盖第一介质层13的表面及沟槽结构12的部分侧壁。
具体地，请继续参考图2f，于上述实施例中的半导体结构中，通过设置沟槽结构12内第一介质层13的顶面低于沟槽结构12的顶面，以在沟槽结构12内形成至少覆盖第一介质层13的表面及沟槽结构12的部分侧壁的保护层14，使得保护层14覆盖并保护沟槽结构12的顶部侧壁，避免在STI结构的制备过程中或使用STI结构制备其他半导体结构的过程中，采用的湿法刻蚀工艺或者其他腐蚀工艺对STI结构中的氧化物层过度刻蚀，从而有效地提高了制成半导体器件的性能及良品率。
作为示例，请参考图2g，在本申请的一个实施例中,所述半导体结构还包括第二介质层15，第二介质层15无间隙填充于沟槽结构12内。以在沟槽的宽度较小且第一介质层13没有无间隙填充沟槽结构12的情况下，利用第二介质层15填满沟槽结构12，以便于后续对衬底100的上表面进行平坦化处理。
作为示例，请参考图3a和图3g，在本申请的一个实施例中，衬底100包括阵列区101及位于阵列区101外围的外围区102；沟槽结构12包括第一沟槽结构121、第二沟槽结构122、第三沟槽结构123及第四沟槽结构124；第一沟槽结构121及第二沟槽结构122均位于阵列区101内；第三沟槽结构123及第四沟槽结构124均位于外围区102内。
作为示例，请继续参考图3g，在本申请的一个实施例中，第一沟槽结构121的宽度小于第二沟槽结构122的宽度，且第一沟槽结构121的深度小于第二沟槽结构122的深度；第三沟槽结构123的宽度小于第四沟槽结构124的宽度，第三沟槽结构123的深度及第四沟槽结构124的深度与第二沟槽结构122的深度均相同。
作为示例，请继续参考图3g，在本申请的一个实施例中，第一介质层13无间隙填充第一沟槽结构121，并覆盖第二沟槽结构122、第三沟槽结构123及第四沟槽结构124的底部及部分侧壁；第一沟槽结构121内的第一介质层13的顶部低于第一沟槽结构121的顶部；第二沟槽结构122内的第一介质层13的顶部低于第二沟槽结构122的顶部；第三沟槽结构123内的第一介质层13的顶部低于第三沟槽结构123的顶部；第四沟槽结构124内的第一介质层13的顶部低于第四沟槽结构124的顶部。
作为示例，请继续参考图3g，第一沟槽结构121内的第一介质层13的顶部低于第一沟槽结构121的顶部的高度为1nm-50nm；第二沟槽结构122内的第一介质层13的顶部低于第二沟槽结构122的顶部的高度为1nm-50nm；第三沟槽结构123内的第一介质层13的顶部低于第三沟槽结构123的顶部的高度为1nm-50nm；第四沟槽结构124内的第一介质层13的顶部低于第四沟槽结构124的顶部的高度为1nm-50nm。以第一沟槽结构121为例，第一沟槽结构121内的第一介质层13的顶部低于第一沟槽结构121的顶部的高度可以为1nm、10nm、20nm、30nm、40nm或50nm。
作为示例，请继续参考图3g，在本申请的一个实施例中，保护层14填满第一沟槽结构121、第二沟槽结构122及第三沟槽结构123，并覆盖第四沟槽结构124内第一介质层13的表面及第四沟槽结构124的部分侧壁。
作为示例，请继续参考图3g，在本申请的一个实施例中，可以采用原子层沉积工艺、原位水汽生长工艺及快速热氧化工艺中的至少一种，于第一沟槽结构121内、第二沟槽结构122内、第三沟槽结构123内及第四沟槽结构124内形成第一介质层13。第一介质层13可以包括但不仅限于氧化硅层。
作为示例，请继续参考图3g，在本申请的一个实施例中，可以采用原子层沉积工艺于第一介质层13的表面形成保护层14。保护层14包括但不仅限于氮化硅层。
作为示例，请继续参考图3f，在本申请的一个实施例中，可以在形成保护材料层141之后，采用沉积工艺于保护材料层141的表面形成第二介质材料层151，第二介质材料层151覆盖保护材料层141的表面，并填满第四沟槽结构124。例如，可以在形成保护材料层141之后，采用低压力化学气相沉积工艺于保护材料层141的表面形成第二介质材料层151。形成的第二介质材料层151覆盖保护材料层141的表面，并填满第四沟槽结构124。
作为示例，请继续参考图3f，在本申请的一个实施例中，第二介质材料层151包括但不限于氧化硅层。
作为示例，请继续参考图3g，在形成第二介质材料层151之后，可以采用化学机械研磨工艺对衬底100的表面平坦化处理，以去除位于衬底100表面上、第一沟槽结构121上、第二沟槽结构122上、第三沟槽结构123上及第四沟槽结构124上的保护材料层141及第二介质材料层151，保留于第一沟槽结构121内、第二沟槽结构122内、第三沟槽结构123内及第四沟槽结构124内的保护材料层141构成保护层14，保留于第四沟槽结构124内的第二介质材料层151构成第二介质层15，使得衬底100的上表面平坦化。
上述实施例中的半导体结构的制备方法及半导体结构，通过设置位于衬底内沟槽结构内的第一介质层的顶面低于所述沟槽结构的顶面，以在所述沟槽结构内形成至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁的保护层，使得所述保护层覆盖并保护所述沟槽结构的顶部侧壁，避免在STI结构的制备过程中或使用STI结构制备其他半导体结构的过程中，采用的湿法刻蚀工艺或者其他腐蚀工艺对STI结构中的氧化物层过度刻蚀，从而有效地提高了制成半导体器件的性能及良品率。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (16)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供衬底，于所述衬底内形成沟槽结构；
于所述沟槽结构内形成第一介质层，所述第一介质层的顶面低于所述沟槽结构的顶面；
于所述沟槽结构内形成保护层，所述保护层至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：
所述衬底包括阵列区及位于所述阵列区外围的外围区；
所述沟槽结构包括第一沟槽结构、第二沟槽结构、第三沟槽结构及第四沟槽结构；
所述第一沟槽结构及所述第二沟槽结构均位于所述阵列区内；
所述第三沟槽结构及所述第四沟槽结构均位于所述外围区内。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于：
所述第一沟槽结构的宽度小于所述第二沟槽结构的宽度，且所述第一沟槽结构的深度小于所述第二沟槽结构的深度；
所述第三沟槽结构的宽度小于所述第四沟槽结构的宽度，所述第三沟槽结构的深度及所述第四沟槽结构的深度与所述第二沟槽结构的深度均相同。
4.根据权利要求2或3所述的半导体结构的制备方法，其特征在于，所述于所述沟槽结构内形成第一介质层的步骤包括：
于所述第一沟槽结构内、所述第二沟槽结构内、所述第三沟槽结构内、所述第四沟槽结构内及所述衬底的表面形成第一介质材料层，所述第一介质材料层填满所述第一沟槽结构，并覆盖所述第二沟槽结构、所述第三沟槽结构及所述第四沟槽结构的底部及侧壁；
去除位于所述衬底的表面的所述第一介质材料层，并去除位于所述沟槽结构内的部分所述第一介质材料层，以形成所述第一介质层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，于所述沟槽结构内形成保护层的步骤包括：
于所述第一沟槽结构内、所述第二沟槽结构内、所述第三沟槽结构内、所述第四沟槽结构内及所述衬底的表面形成保护材料层，所述保护材料层填满所述第一沟槽结构、所述第二沟槽结构及所述第三沟槽结构，并覆盖位于所述第四沟槽结构内的所述第一介质层的表面。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述保护材料层后，还包括：
于所述保护材料层的表面形成第二介质材料层，所述第二介质材料层覆盖所述保护材料层的表面，并填满所述第四沟槽结构；
去除位于所述衬底的表面上的所述保护材料层及位于所述衬底的表面上的所述第二介质材料层，剩余的所述保护材料层构成所述保护层，剩余的所述第二介质材料层构成第二介质层。
7.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，采用原子层沉积工艺、原位水汽生长工艺及快速热氧化工艺中的至少一种于所述沟槽结构内形成氧化硅层作为所述第一介质层。
8.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，于所述沟槽结构内形成氮化硅层作为所述保护层。
9.一种半导体结构，其特征在于，包括：
衬底；
沟槽结构，所述沟槽结构位于所述衬底内；
第一介质层，所述第一介质层覆盖所述沟槽结构的底部及部分侧壁，且所述第一介质层的顶面低于所述沟槽结构的顶面；
保护层，所述保护层位于所述沟槽结构内，且至少覆盖所述第一介质层的表面及所述沟槽结构的部分侧壁。
10.根据权利要求9所述的半导体结构，其特征在于：
所述衬底包括阵列区及位于所述阵列区外围的外围区；
所述沟槽结构包括第一沟槽结构、第二沟槽结构、第三沟槽结构及第四沟槽结构；
所述第一沟槽结构及所述第二沟槽结构均位于所述阵列区内；
所述第三沟槽结构及所述第四沟槽结构均位于所述外围区内。
11.根据权利要求10所述的半导体结构，其特征在于：
所述第一沟槽结构的宽度小于所述第二沟槽结构的宽度，且所述第一沟槽结构的深度小于所述第二沟槽结构的深度；
所述第三沟槽结构的宽度小于所述第四沟槽结构的宽度，所述第三沟槽结构的深度及所述第四沟槽结构的深度与所述第二沟槽结构的深度均相同。
12.根据权利要求10或11所述的半导体结构，其特征在于：
所述第一介质层无间隙填充于所述第一沟槽结构内，并覆盖所述第二沟槽结构、所述第三沟槽结构及所述第四沟槽结构的底部及部分侧壁；
所述第一沟槽结构内的所述第一介质层的顶部低于所述第一沟槽结构的顶部；
所述第二沟槽结构内的所述第一介质层的顶部低于所述第二沟槽结构的顶部；
所述第三沟槽结构内的所述第一介质层的顶部低于所述第三沟槽结构的顶部；
所述第四沟槽结构内的所述第一介质层的顶部低于所述第四沟槽结构的顶部。
13.根据权利要求12所述的半导体结构，其特征在于，所述保护层填满所述第一沟槽结构、所述第二沟槽结构及所述第三沟槽结构，并覆盖所述第四沟槽结构内的所述第一介质层的表面及所述第四沟槽结构的部分侧壁。
14.根据权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括第二介质层，所述第二介质层填满所述第四沟槽结构内。
15.根据权利要求9-11任一项所述的半导体结构，其特征在于，所述第一介质层包括二氧化硅。
16.根据权利要求9-11任一项所述的半导体结构，其特征在于，所述保护层包括氮化硅。
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