CN112397519B - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法，先形成包括存储区和阶梯区的堆叠层，再刻蚀掉存储区顶部的至少两对层间绝缘层和层间牺牲层，在刻蚀后的堆叠层上形成一层绝缘层，接着去除位于阶梯区顶部的所述绝缘层，最后去除位于阶梯区顶部的层间牺牲层，同时使堆叠层的表面平坦化。这样在存储区的顶部是绝缘层，在阶梯区的顶部还是层间绝缘层和层间牺牲层交替堆叠的结构，可以大大降低刻蚀台阶时的工艺难度。另外，通过先将阶梯区的绝缘层去除，后续进行化学机械研磨时，在存储区顶部的绝缘层与阶梯区顶部的堆叠结构交界处，可以减少形成凹槽、凸起或高度差等缺陷。

Description

一种半导体器件及其制备方法
技术领域
本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。
背景技术
随着3D NAND技术的不断发展，三维存储器可以垂直堆叠的层数越来越多，从24层、31层、64层到超过100层的高阶堆叠结构，可以大幅提高存储的密度并降低单位存储单元的价格。
在高阶(例如200层)三维存储器的形成过程中，会在阶梯(Stair Step,SS)定义不起功能作用的虚拟区，并在虚拟区内形成一些虚拟孔或虚拟沟槽。该阶梯区之上要填充绝缘层，并且该绝缘层具有平坦化的顶面。
然而随着堆叠层数越高，形成台阶时的工艺难度越来越大。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，旨在降低形成台阶结构的刻蚀工艺的难度，还能减少存储区顶部的绝缘层与阶梯区顶部的堆叠结构交界处的缺陷，进而可以减少下沟道孔中形成牺牲层时的多晶硅残留。
一方面，本发明实施例提供一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底上形成由多对层间绝缘层和层间牺牲层堆叠的堆叠层，所述堆叠层包括存储区和与所述存储区相邻的阶梯区；
刻蚀所述存储区顶部的至少两对层间绝缘层；
在刻蚀后的堆叠层上形成绝缘层；
去除位于所述阶梯区顶部的绝缘层和层间绝缘层；
去除位于所述阶梯区顶部的层间牺牲层，同时使所述堆叠层的表面平坦化。
进一步优选的，还包括：
在垂直于所述衬底的第一纵向形成贯穿所述存储区堆叠层和绝缘层的下沟道孔；
形成填充所述下沟道孔的牺牲层。
进一步优选的，形成所述下沟道孔的步骤，包括：
在所述堆叠层表面形成硬掩膜层；
利用所述硬掩膜层对所述存储区堆叠层进行刻蚀，以形成所述下沟道孔。
进一步优选的，在所述下沟道孔中填充所述牺牲层的步骤，包括：
在所述下沟道孔中和硬掩膜层上沉积所述牺牲层；
去除位于所述绝缘层表面的牺牲层和硬掩膜层。
进一步优选的，所述堆叠层包括位于所述衬底两边的存储区和位于所述存储区之间的阶梯区，一对所述层间绝缘层和层间牺牲层中的所述层间绝缘层位于所述层间牺牲层的上方；去除位于所述阶梯区顶部的绝缘层的步骤，还包括：去除位于所述阶梯区顶部的层间绝缘层。
进一步优选的，刻蚀所述存储区顶部的至少两对层间绝缘层和层间牺牲层的步骤，包括：刻蚀所述存储区顶部的三对层间绝缘层和层间牺牲层；所述绝缘层的厚度等于所述阶梯区顶部的三对层间绝缘层和层间牺牲层中的下面两对层间绝缘层和层间牺牲层的厚度。
进一步优选的，去除位于所述阶梯区顶部的绝缘层的步骤之后，所述存储区与阶梯区交界处的堆叠层上的绝缘层形成有凸起；使所述堆叠层的表面平坦化的步骤，包括：采用化学机械研磨工艺的机械力磨平所述凸起。
另一方面，本发明实施例提供一种半导体器件，包括：
衬底；
位于所述衬底上由多对层间绝缘层和层间栅极层堆叠的第一堆叠层，所述第一堆叠层包括存储区和与所述存储区相邻的阶梯区；
位于所述存储区的第一堆叠层上的绝缘层，及位于所述阶梯区的第一堆叠层上的第二堆叠层，所述绝缘层的厚度与所述第二堆叠层的厚度相同，所述第二堆叠层至少包括一对层间绝缘层和层间栅极层；
贯穿所述存储区的第一堆叠层和所述绝缘层的下沟道孔；
填充所述下沟道孔的牺牲层。
进一步优选的，所述第一堆叠层包括位于所述衬底两边的存储区和位于所述存储区之间的阶梯区。
进一步优选的，一对所述层间绝缘层和层间牺牲层中的所述层间绝缘层位于所述层间牺牲层的上方。
本发明的有益效果是：提供一种半导体器件及其制备方法，先形成包括存储区和阶梯区的堆叠层，再刻蚀掉存储区顶部的至少两对层间绝缘层和层间牺牲层，在刻蚀后的堆叠层上形成一层绝缘层，接着去除位于阶梯区顶部的所述绝缘层，最后去除位于阶梯区顶部的层间牺牲层，同时使堆叠层的表面平坦化。这样在存储区的顶部是绝缘层，在阶梯区的顶部还是层间绝缘层和层间牺牲层交替堆叠的结构，可以大大降低刻蚀台阶时的工艺难度。另外，通过先将阶梯区的绝缘层去除，后续进行化学机械研磨时，在存储区顶部的绝缘层与阶梯区顶部的堆叠结构交界处，可以减少形成凹槽、凸起或高度差等缺陷。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明实施例提供的半导体器件的制备方法的流程示意图；
图2a-2i是本发明实施例提供的半导体器件在制备过程中的结构示意图；
图3a-3c是现有技术中形成平坦化堆叠层的过程中的结构示意图；
图4是本发明实施例提供的半导体器件的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“第一纵向”是指垂直于衬底的方向。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
请参阅图1和图2a-2i，图1是本发明实施例提供的半导体器件的制备方法的流程示意图，图2a-2i是本发明实施例提供的半导体器件在制备过程中的结构示意图。该半导体器件的制备方法包括以下步骤S1-S6。
首先请参见图1中的步骤S1-S2和图2a。
步骤S1：提供衬底10。
在本实施例中，衬底10为半导体衬底，例如可以为硅(Si)、锗(Ge)、锗化硅(SiGe)、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。在一些实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅；还可以为叠层结构，例如硅/锗化硅等。
步骤S2：在所述衬底10上形成由多对层间绝缘层201和层间牺牲层202堆叠的堆叠层20，所述堆叠层20包括存储区21和与所述存储区21相邻的阶梯区22。
在本实施例中，层间绝缘层201可以为氧化硅、氧化铪、氧化铝、氧化钽等介电材料，层间牺牲层202可以为氮化硅，也可以为其他导电材料。层间绝缘层201和层间牺牲层202具有不同的刻蚀选择性。该层间牺牲层202会在后续工艺中被去除，并在相应位置替换成层间栅极层。其中，层间绝缘层201和层间牺牲层202的沉积方法可以采用但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)、物理气相沉积(Physical Vapor Deposition,PVD)，等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)或高密度等离子体化学气相沉积(High Density Plasma Chemical Vapor Deposition,HDPCVD)等各种方法。
在本实施例中，所述堆叠层20包括位于所述衬底10两边的存储区21和位于两个所述存储区21之间的阶梯区22，一对所述层间绝缘层201和层间牺牲层202中的所述层间绝缘层201位于所述层间牺牲层202的上方。另外，在衬底10和所述堆叠层20之间还可以形成有一层绝缘层11。
在一些实施例中，该堆叠层20也可以包括位于衬底10边缘的阶梯区和位于所述阶梯区中间的存储区，本实施例对存储区和阶梯区的相对位置不做限制。
请参见图1中的步骤S3和图2b。
步骤S3：刻蚀所述存储区21顶部的至少两对层间绝缘层201和层间牺牲层202。
在本实施例中，可以采用光刻工艺，利用掩模版和正性光刻胶，刻蚀存储区21顶部的三对层间绝缘层201和层间牺牲层202，这样阶梯区22顶部会有三对层间绝缘层201和层间牺牲层202高于存储区21。
请参见图1中的步骤S4和图2c。
步骤S4：在刻蚀后的堆叠层20上形成绝缘层30。
在本实施例中，可以利用上述任一种沉积工艺在堆叠层20上沉积绝缘层30，绝缘层30的厚度等于所述阶梯区22顶部的三对层间绝缘层201和层间牺牲层202中的下面两对层间绝缘层201和层间牺牲层202的厚度。其中，每一对层间绝缘层201和层间牺牲层202的厚度可以都相等。绝缘层30可以与层间绝缘层201的材料相同，可以都为二氧化硅。
请参见图1中的步骤S5和图2d。
步骤S5：去除位于所述阶梯区22顶部的绝缘层30。
在本实施例中，具体的，可以先在所述绝缘层30上铺一层光刻胶，重复使用步骤S3中的掩模版，并且使用负性光刻胶，可以在阶梯区22的上方形成开口，进而通过图案化的光刻胶，使用能够刻蚀二氧化硅的刻蚀剂，刻蚀掉阶梯区22的绝缘层30，最后去除所述图案化的光刻胶。
需要注意的是，由于层间绝缘层201在层间牺牲层202的上方，而层间绝缘层201也是绝缘材料，在去除阶梯区22顶部的绝缘层30时，顶部的层间绝缘层201也一起被刻蚀掉。
需要说明的是，在去除位于所述阶梯区22顶部的绝缘层30和层间绝缘层201的步骤S4之后，如图2d所示，所述存储区21与阶梯区22交界处的堆叠层20上的绝缘层30形成有凸起31，也就是阶梯区22顶部侧壁的绝缘层30会突出来。
请参见图1中的步骤S6和图2e。
步骤S6：去除位于所述阶梯区22顶部的层间牺牲层202，同时使所述堆叠层20’的表面平坦化。
在本实施例中，如图2e所示，步骤S6之后剩下的绝缘层30和剩下的堆叠层20一起形成堆叠层20’。其中，可以采用化学机械研磨工艺(Chemical Mechanical Polishing)去除位于阶梯区22顶部的层间牺牲层202，停止在下面的层间绝缘层201上。在这个过程中，化学机械研磨工艺是先使位于阶梯区22顶部的层间牺牲层202与抛光液中的氧化剂、催化剂等发生化学反应，生成一层相对容易去除的软质层，然后在抛光液中的磨料和抛光垫的机械作用下去除软质层，这两个步骤可以交替进行。在这个过程中，利用化学机械研磨工艺过程的机械力，只需很小的力就很容易将图2d中的凸起31磨掉。
在本实施例中，由于绝缘层30的厚度等于所述阶梯区22顶部的三对层间绝缘层201和层间牺牲层202中的下面两对层间绝缘层201和层间牺牲层202的厚度。因此经过步骤S5和步骤S6之后，图2e中堆叠层20’的表面平坦。
在本实施例中，在步骤S6完成后形成了平坦的堆叠层20’，在阶梯区22顶部是层间绝缘层201和层间牺牲层202交替堆叠的结构，这样可以降低后续刻蚀台阶的工艺难度。
步骤S6之后，本发明实施例提供的半导体器件的制备方法还包括：1)在垂直于所述衬底10的第一纵向形成贯穿所述存储区21的堆叠层20’和绝缘层30的下沟道孔40；2)形成填充所述下沟道孔40的牺牲层41。
具体的，请参阅图2f-2i，先在堆叠层20’表面形成硬掩膜层50，再利用光刻工艺形成图案化的硬掩膜层，再通过所述图案化的硬掩膜层刻蚀存储区21的堆叠层20’，以形成所述下沟道孔40。接着在所述下沟道孔40中和硬掩膜层50上沉积牺牲层41，所述牺牲层41可以为多晶硅。最后去除位于绝缘层30表面的牺牲层41和硬掩膜层50，留下的牺牲层41位于所述下沟道孔40内。在本实施例中，牺牲层41和绝缘层30的表面齐平。在一些实施例中，牺牲层41也可以位于绝缘层30的下方。
在本实施例中，形成所述牺牲层41后，该半导体的制备方法还包括：形成位于所述堆叠层20’上方的上堆栈，以及贯穿所述上堆栈的上沟道孔，所述上沟道孔和所述下沟道孔40连通。
在该制备方法的最后，还包括：将所述层间牺牲层202置换成层间栅极层。
在现有技术中，请参阅图3a-3c，图3a-3c是现有技术中形成平坦化堆叠层的过程中的结构示意图。在步骤S3之后，还会在绝缘层30上形成一层氮化硅301(如图3a所示)，再进行化学机械研磨工艺，停止阶梯区22顶部的层间牺牲层202上(如图3b所示)，这个步骤在存储区21和阶梯区22的交界处A会形成高度差，产生凹槽或凸起，图3b中只显示出形成高度差的情况。最后去除顶部的阶梯区22顶部的层间牺牲层(氮化硅)202以及存储区21顶部的剩余部分氮化硅301，使表面平坦化(如图3c所示)，图3c更加明显的可以看出高度差。这时如果在所述交界处A形成有凹槽，在去除氮化硅的过程中可能会对所述氮化硅下面的层间牺牲层202产生“侧掏“，而且后续形成填充下沟道孔的牺牲层时，会使牺牲多晶硅残留在凹槽内。
本发明实施例提供的半导体器件的制备方法，相对于现有技术，不在绝缘层30上形成一层氮化硅，是先将阶梯区22的绝缘层30去除，后续进行化学机械研磨时只需利用机械力就可以轻易去除绝缘层30的凸起31，这样在存储区21顶部的绝缘层30与阶梯区22顶部的堆叠结构交界处，可以减少形成凹槽、凸起或高度差等缺陷，后续在形成牺牲层41时也不会使牺牲层41残留在凹槽内。
请参阅图4，图4是本发明实施例提供的半导体器件的结构示意图。该半导体器件100可通过上述半导体器件的制备方法而形成，该半导体器件100的结构与上述图2i基本相同，在描述和标号上会有区别。
该半导体器件100包括衬底10，位于所述衬底10上由多对层间绝缘层201和层间栅极层203堆叠的第一堆叠层20，所述第一堆叠层20包括存储区21和与所述存储区21相邻的阶梯区22，位于所述存储区21的第一堆叠层20上的绝缘层30，及位于所述阶梯区22的第一堆叠层20上的第二堆叠层20’，所述绝缘层30的厚度与所述第二堆叠层20’的厚度相同，所述第二堆叠层20’至少包括一对层间绝缘层201和层间栅极层203，贯穿所述存储区21的第一堆叠层20和所述绝缘层30的下沟道孔40，填充所述下沟道孔40的牺牲层41。
其中，所述第一堆叠层20包括位于所述衬底10两边的存储区21和位于所述存储区21之间的阶梯区22。一对所述层间绝缘层201和层间栅极层203中的所述层间绝缘层201位于所述层间栅极层203的上方。
在本实施例中，牺牲层41和绝缘层30的表面齐平。在一些实施例中，牺牲层41也可以位于绝缘层30表面的下方。
本发明实施例提供的半导体器件100，在存储区21的顶部是绝缘层30，在阶梯区22的顶部还是层间绝缘层201和层间栅极层203交替堆叠的结构，这可以大大降低刻蚀台阶时的工艺难度，而且在上述交界处不容易形成缺陷，不会影响半导体器件的功能。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成由多对层间绝缘层和层间牺牲层堆叠的堆叠层，所述堆叠层包括存储区和与所述存储区相邻的阶梯区；
刻蚀所述存储区顶部的至少两对层间绝缘层和层间牺牲层，以去除所述存储区顶部的所述至少两对层间绝缘层和层间牺牲层；
在刻蚀后的堆叠层上形成绝缘层；
去除位于所述阶梯区顶部的绝缘层，保留位于所述存储区的绝缘层；
去除位于所述阶梯区顶部的层间牺牲层，同时使所述堆叠层的表面平坦化。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，还包括：
在垂直于所述衬底的第一纵向形成贯穿所述存储区堆叠层和绝缘层的下沟道孔；
形成填充所述下沟道孔的牺牲层。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，形成所述下沟道孔的步骤，包括：
在所述堆叠层表面形成硬掩膜层；
利用所述硬掩膜层对所述存储区堆叠层进行刻蚀，以形成所述下沟道孔。
4.根据权利要求3所述的半导体器件的制备方法，其特征在于，在所述下沟道孔中填充所述牺牲层的步骤，包括：
在所述下沟道孔中和硬掩膜层上沉积所述牺牲层；
去除位于所述绝缘层表面的牺牲层和硬掩膜层。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述堆叠层包括位于所述衬底两边的存储区和位于所述存储区之间的阶梯区，一对所述层间绝缘层和层间牺牲层中的所述层间绝缘层位于所述层间牺牲层的上方；去除位于所述阶梯区顶部的绝缘层的步骤，还包括：去除位于所述阶梯区顶部的层间绝缘层。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，刻蚀所述存储区顶部的至少两对层间绝缘层和层间牺牲层的步骤，包括：刻蚀所述存储区顶部的三对层间绝缘层和层间牺牲层；所述绝缘层的厚度等于所述阶梯区顶部的三对层间绝缘层和层间牺牲层中的下面两对层间绝缘层和层间牺牲层的厚度。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，去除位于所述阶梯区顶部的绝缘层的步骤之后，所述存储区与阶梯区交界处的堆叠层上的绝缘层形成有凸起；使所述堆叠层的表面平坦化的步骤，包括：采用化学机械研磨工艺的机械力磨平所述凸起。
8.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上由多对层间绝缘层和层间栅极层堆叠的第一堆叠层，所述第一堆叠层包括存储区和与所述存储区相邻的阶梯区；
覆盖所述存储区的全部所述第一堆叠层上的绝缘层，及位于所述阶梯区的第一堆叠层上的第二堆叠层，所述绝缘层的厚度与所述第二堆叠层的厚度相同，所述第二堆叠层至少包括一对层间绝缘层和层间栅极层；
贯穿所述存储区的第一堆叠层和所述绝缘层的下沟道孔。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一堆叠层包括位于所述衬底两边的存储区和位于所述存储区之间的阶梯区。
10.根据权利要求8所述的半导体器件，其特征在于，一对所述层间绝缘层和层间栅极层中的所述层间绝缘层位于所述层间栅极层的上方。
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