KR20150132232A - 스페이서 에칭 기술에 의해 형성된 트렌치들에 펜스 전도체들을 형성하는 방법 - Google Patents

스페이서 에칭 기술에 의해 형성된 트렌치들에 펜스 전도체들을 형성하는 방법 Download PDF

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Abstract

스페이서 에칭 공정은 복수의 반도체 다이들의 매우 좁은 전도성 라인들을 제조한다. 트렌치들이 제1 유전체에 형성되고 이어서 희생 박막이 제1 유전체와 거기에 형성된 트렌치 표면들 상에 침착된다. 평탄한 희생 박막은, 단지 트렌치 벽들에만 희생 박막을 남기고 제1 유전체의 면 및 트렌치들의 바닥으로부터 제거된다. 트렌치 벽들 상의 희생 박막 사이의 간극은 제2 유전체로 충전된다. 제2 유전체의 일부는 희생 박막의 상부들을 노출시키도록 제거된다. 희생 박막은 전도성 물질로 충전되는 극세 간극들을 남기고 제거된다. 간극들 내의 전도성 물질의 상부들은 "펜스 전도체들"을 형성하기 위해 노출된다. 펜스 전도체들의 일부들 및 이를 둘러싸고 있는 절연 물질은 절연된 펜스 전도체들을 포함하는 원하는 전도체 패턴들을 형성하기 위해 적절한 위치들에서 제거된다.

Description

스페이서 에칭 기술에 의해 형성된 트렌치들에 펜스 전도체들을 형성하는 방법{FORMING FENCE CONDUCTORS IN TRENCHES FORMED BY A SPACER ETCHING TECHNIQUE}
본 개시는 반도체 집적 회로(IC) 제조에 관한 것이고, 보다 구체적으로는 반도체 집적 회로의 제조 중에 반도체 다이(예를 들면, 집적 회로 다이)에 전도성 라인들의 서브-리소그래픽 패턴들을 형성하는 것에 관한 것이다.
반도체 다이에서 능동 소자들, 예를 들면 트랜지스터들을 상호 연결하는데 사용되는 패턴화된 전도성 라인들의 크기를 감소시키는데는 이용가능한 리소그래픽 공정들에 의해 제한되어 왔다. 트랜지스터의 수는, 이들 트랜지스터를 형성하는 리소그래픽 마스킹 공정들의 개량의 결과로 생긴 반도체 다이에서 증가되어 왔기 때문에, 이들 크기가 감소하는 트랜지스터들을 상호 연결시켜야 하는 전도성 라인들은 이 더 작은 트랜지스터들과 비례하여 크기가 작아질 수가 없었다.
따라서, 반도체 집적 회로를 제조하는데 이용가능한 리소그래픽 공정들의 제한을 받지 않고 패턴화된 전도성 라인들의 크기를 줄이기 위한 방법이 필요하다.
일 실시형태에 따르면, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법은, 반도체 기판의 면에 제1 유전체를 침착하는(depositing) 단계; 상기 제1 유전체에 적어도 하나의 트렌치를 생성하는 단계; 상기 적어도 하나의 트렌치의 벽들 및 바닥을 포함하는 제1 유전체에 희생 박막(sacrificial film)을 침착하는 단계; 상기 제1 유전체의 면 및 상기 적어도 하나의 트렌치의 상기 바닥으로부터 상기 희생 박막의 일부들을 제거하는 - 여기서 희생 박막들은 단지 상기 적어도 하나의 트렌치의 상기 벽들에만 잔류함 - 단계; 상기 적어도 하나의 트렌치의 상기 벽들 상(on)에 있는 상기 희생 박막들 사이에 제2 유전체를 침착하는 단계; 상기 희생 박막의 상부들(top portions)이 상기 제1 유전체와 상기 제2 유전체 사이에서 노출될 수 있을 때까지 상기 제1 유전체 및 제2 유전체를 제거하는 단계; 상기 제1 유전체와 상기 제2 유전체 사이에 적어도 2개의 협소 채널들을 남겨두고 상기 제1 유전체와 상기 제2 유전체 사이의 상기 희생 박막을 제거하는 단계; 상기 제1 유전체 및 제2 유전체의 면들 상에(on) 그리고 상기 적어도 2개의 협소 채널들(narrow channels) 내에(into) 전도성 물질을 침착하는 단계; 및 전도성 물질의 상단들(tops)만이 상기 적어도 2개의 협소 채널들에서 노출될 수 있을 때까지 상기 제1 유전체 및 제2 유전체의 상기 면들 상의 상기 전도성 물질의 일부들을 제거하는 단계를 포함할 수 있다.
상기 방법의 추가 실시형태에 따르면, 상기 제1 유전체 및 제2 유전체의 상기 면들 상의 전도성 물질의 일부들을 제거하는 단계 후에, 상기 적어도 2개의 협소 채널 내의 상기 전도성 물질의 일부들을 독립 펜스 전도체들로 분할하는 단계를 더 포함할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 제1 유전체의 면 및 상기 적어도 하나의 트렌치의 상기 바닥으로부터 상기 희생 박막의 일부들을 제거하는 단계 후에, 상기 적어도 하나의 트렌치의 상기 벽들의 일부들로부터 상기 희생 박막을 제거하는 단계를 더 포함할 수 있다.
상기 방법의 추가 실시형태에 따르면, 상기 제1 유전체를 침착하는 단계는 상기 반도체 기판의 상기 면에 약 100 내지 약 2000 나노미터의 두께로 상기 제1 유전체를 침착하는 단계를 포함할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 적어도 하나의 트렌치를 생성하는 단계는 상기 제1 유전체에 약 100 내지 약 2000 나노미터의 깊이로 상기 적어도 하나의 트렌치를 생성하는 단계를 포함한다. 상기 방법의 추가 실시형태에 따르면, 상기 적어도 하나의 트렌치를 생성하는 단계는 상기 제1 유전체에 약 100 내지 약 2000 나노미터의 폭을 갖는 상기 적어도 하나의 트렌치를 생성하는 단계를 포함한다. 상기 방법의 추가 실시형태에 따르면, 상기 희생 박막을 침착하는 단계는 약 100 내지 약 2000 나노미터의 두께로 상기 희생 박막을 침착하는 단계를 포함한다. 상기 방법의 추가 실시형태에 따르면, 상기 제2 유전체를 침착하는 단계는 약 100 내지 약 2000 나노미터의 두께로 상기 제2 유전체를 침착하는 단계를 포함한다.
상기 방법의 추가 실시형태에 따르면, 상기 희생 박막은 SiN, SiO2 및 SiOxNy로 구성되는 군으로부터 선택될 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 전도성 물질은 Al, Ag, Au, Fe, Ta, TaN, Ti 및 TiN으로 구성되는 군으로부터 선택될 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 전도성 물질은 구리(Cu)를 포함한다.
상기 방법의 추가 실시형태에 따르면, 상기 적어도 하나의 협소 채널에 배리어층(barrier layer)을 침착하는 단계는 상기 채널 내에 전도성 물질을 침착하는 단계 이전일 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 전도성 물질의 일부들을 분할하는 단계는 반응성-이온 에칭(reactive-ion etching; RIE)에 의해 상기 전도성 물질의 일부들을 분할하는 단계를 포함할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 RIE는 공격적(aggressive)일 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 RIE에 의해 생성된 간극들을 유전체로 충전하고 그것을 화학-기계적 평탄화(CMP) 연마하는 단계를 포함할 수 있다.
또 하나의 실시형태에 따르면, 반도체 다이는 반도체 기판; 상기 반도체 기판의 면상의 제1 유전체; 상기 제1 유전체 내의 적어도 하나의 트렌치; 상기 적어도 하나의 트렌치의 벽들 및 제2 유전체 상의 희생 박막들로 형성된 상기 적어도 하나의 트렌치 내의 적어도 2개의 협소 채널들; 및 상기 적어도 2개의 협소 채널들을 충전하는 전도성 물질을 포함할 수 있으며, 상기 제2 유전체는 상기 적어도 하나의 트렌치의 상기 벽들 상의 상기 희생 박막들 사이의 공간을 충전하고, 그에 의해 상기 희생 박막들이 제거되어 상기 적어도 2개의 협소 채널들이 형성될 수 있으며, 상기 적어도 2개의 협소 채널들 내의 전도성 물질은 분할되어 상기 반도체 다이의 능동 소자들을 연결하는 펜스 전도체들로서 사용될 수 있다.
상기 방법의 추가 실시형태에 따르면, 복수의 펜스 전도체들이 상기 적어도 2개의 협소 채널들 내의 상기 전도성 물질을 원하는 길이로 분할하여 만들어질 수 있다. 추가의 실시형태에 따르면, 상기 제1 유전체는 약 100 내지 약 2000 나노미터 두께를 가질 수 있다. 추가 실시형태에 따르면, 상기 적어도 하나의 트렌치는 약 100 내지 약 2000 나노미터 깊이와 약 100 내지 약 2000 나노미터 폭을 가질 수 있다. 추가 실시형태에 따르면, 상기 희생 박막은 약 100 내지 약 2000 나노미터의 두께를 갖는다. 추가 실시형태에 따르면, 상기 제2 유전체는 약 100 내지 약 2000 나노미터 두께를 가질 수 있다. 추가 실시형태에 따르면, 상기 적어도 하나의 협소 채널의 상기 벽들과 상기 전도성 물질 사이에 배리어층이 있을 수 있다. 추가 실시형태에 따르면, 상기 전도성 물질은 구리일 수 있다.
본 개시의 보다 완전한 이해는 첨부된 도면들과 함께 다음 설명을 참조하여 달성될 수 있다.
도 1은 복수의 반도체 다이들을 포함하는 반도체 집적 회로 웨이퍼의 개략적인 평면도를 도시한다;
도 2, 3, 3a 및 3b는 이 개시의 특정한 예시적 실시형태들에 따른, 반도체 다이에 전도성 라인들의 서브-리소그래픽 패턴들을 형성하는 반도체 제조 단계들의 개략적인 정면도들을 도시한다;
도 4는 이 개시의 특정한 예시적 실시형태에 따른, 반도체 다이에 형성된 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도를 도시한다;
도 5는 이 개시의 특정한 예시적 실시형태에 따른, 반도체 다이에 형성된 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도를 도시한다;
도 6은 이 개시의 특정한 예시적 실시형태에 따른, 전도성 라인들을 서로로부터 분리하기 위해 준비된, 도 5에 도시된 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도를 도시한다;
도 7은 이 개시의 특정한 예시적 실시형태에 따른, 전도성 라인들을 서로로부터 분리하기 위해 상기 전도성 라인의 일부들이 제거된, 도 5 및 6에 도시된 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도를 도시한다;
도 8은 이 개시의 또 하나의 특정한 예시적 실시형태에 따른, 반도체 다이에 형성되는 다양한 라우팅 경로들을 갖는 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도를 도시한다;
도 9는 이 개시의 또 하나의 특정한 예시적 실시형태에 따른, 반도체 다이의 독립 전도체들로의 분할을 위해 준비된, 도 8에 도시된 바와 같은 다양한 라우팅 경로들을 갖는 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도를 도시한다;
도 10은 이 개시의 또 하나의 특정한 예시적 실시형태에 따른, 반도체 다이의 독립 전도체들로 분할된 후 도 8 및 9에 도시된 바와 같은 다양한 라우팅 경로들을 갖는 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도를 도시한다;
도 11은 이 개시의 특정한 예시적 실시형태들에 따른, 반도체 다이의 전도성 라인들의 복수의 서브-리소그래픽 패턴들을 형성하는 개략적인 공정 흐름도를 도시한다;
도 12는 이 개시의 다른 특정한 예시적 실시형태들에 따른, 반도체 다이의 전도성 라인들의 복수의 서브-리소그래픽 패턴들을 형성하는 개략적인 공정 흐름도를 도시한다.
본 개시는 다양한 변형들 및 대안적인 형태들로 될 수 있지만, 그것의 특정한 예시적 실시형태들은 도면들에 도시되었으며 여기에 상세히 설명된다. 그러나, 여기서의 특정한 예시적 실시형태들에 대한 설명은 여기에 개시된 특정 형상들로 개시가 한정되지 않으며, 반대로 이 개시는 첨부된 특허청구범위에 의해 정의된 바와 같이 모든 변형들 및 균등물들을 포괄한다.
이 개시의 설명들에 따르면, 스페이서 에칭 공정(spacer etching process)은 반도체 다이의 면(face) 상에 침착된 제1 유전체의 적어도 하나의 트렌치를 제조하는데 이용될 수 있다. 그런 후 희생 박막이 상기 적어도 하나의 트렌치의 벽들 및 바닥을 포함하는 상기 제1 유전체의 면 상에 원하는 두께로 침착된다. 그 다음에, 상기 희생 박막은 단지 적어도 하나의 트렌치의 벽들에만 상기 희생 박막을 남겨두고 상기 제1 유전체의 면 및 상기 적어도 하나의 트렌치의 바닥으로부터 제거된다. 이것은, 예를 들었지만 그것에 한정되지는 않는, 상기 제1 유전체의 면 및 상기 적어도 하나의 트렌치의 바닥면(bottom surface)으로부터 상기 희생 박막을 에칭함으로써 얻어질 수 있다. 간극 충전 단계(gap fill step)가 상기 전도체들에서 파단을 일으킬 수 있는 전술한 단계 동안에, 상기 희생 박막의 선택된 부분들은 또한 선택적으로 "파단(broken)", 예를 들면, 제거될 수 있다. 다음으로, 상기 제1 유전체의 면 및 상기 트렌치들의 벽들 상의 희생 박막에 걸쳐서(over) 제2 유전체가 침착되며, 여기서 상기 적어도 하나의 트렌치의 벽들 상의 상기 희생 박막들 사이의 간극이 상기 제2 유전체로 충전된다. 그런 후, 상기 제2 유전체는, 예를 들었지만 그것에 한정되지는 않는, 상기 적어도 하나의 트렌치의 벽들 상의 상기 희생 박막들의 상단(tops)이 다시 노출될 때까지 연마(polishing)에 의해 제거된다.
다음으로, 이전 공정 단계로부터 형성된 상기 제1 유전체 벽들과 상기 제2 유전체 벽들 사이에 잔류하는 초 협소(very narrow) 채널들로부터 유전체 물질은 제거하지 않고 상기 희생 박막의 전체를 효과적으로 제거하는데 딥-아웃 공정(dip-out process)이 뛰어난 선택성(good selectivity)을 갖는 경우에는 상기 희생 박막은, 예를 들었지만 그것에 한정되지는 않는, 딥-아웃(dip-out)에 의해 제거될 수 있다. 그러나, 상기 유전체 물질의 가벼운 에칭(slight etch)은 상기 유전체 물질의 충전을 개선시킬 수 있는 이들 초 협소 채널의 상부 모서리들(top corners)을 둥글게(round) 할 수 있다. 다음으로, 전도성 물질은 극세(extremely thin) 펜스 전도체들을 만들기 위해 이들 초협소 채널들 내에 충전한다. 그런 후, 상기 유전체의 면과 상기 극세 펜스 전도체들의 상단은, 예를 들었지만 그것에 한정되지는 않는, 화학-기계적 평탄화(CMP) 공정으로 평탄화될 수 있다.
전도성 라인들의 이 서브-리소그래픽 패터닝(Sub-lithographic patterning)은 기존의 알루미늄 및 구리 백엔드(backend) 처리와 호환되는 제조공정으로 제조될 수 있다. 펜스 전도체들의 일부들과 이를 둘러싸고 있는 절연재들은 상기 펜스 전도체들을 포함하는 원하는 전도체 패턴들을 생성하는데 적합한 위치들에서 제거(예를 들면, "파단(broken)")될 수 있다. 트렌치 깊이는, 상기 펜스 전도체들의 하나의 치수, 예를 들면 전도체 높이를 결정하는데 도움이 되고, 그리고 상기 침착된 희생 박막의 두께는 제2의 치수, 예를 들면 전도체 폭을 결정한다. 상기 펜스 전도체들의 길이는 연속한 펜스 전도체들이 어디에서 "파단", 예를 들어 서로로부터 분리되고 펜스 전도체들 사이에 단절(disconnection)이 이루어지는지에 따라 결정된다.
이제 도면들을 참조하면, 특정한 예시적 실시형태들의 세부 사항들이 개략적으로 도시되어 있다. 도면에서 동일한 요소들은 동일한 부호로 나타내고, 그리고 유사한 요소들은 아래 첨자를 달리하여 동일한 부호로 나타낸다.
도 1을 참조하면, 복수의 반도체 다이들을 포함하는 반도체 집적 회로 웨이퍼의 개략적인 평면도가 도시되어 있다. 실리콘 웨이퍼(102)는 복수의 반도체 다이들(104)의 각각에 평면 트랜지스터, 다이오드 및 전도체를 만들기 위한 추가 처리를 위해, 복수의 반도체 다이들(104)로 스크라이빙(scribing)될 수 있다. 모든 회로들이 복수의 반도체 다이들(104) 상에 제작되어진 후, 다이들(104)은 단일화(분할)되어 집적회로들로 패키징된다(도시되지 않음).
도 2, 3, 3a 및 3b를 참조하면, 이 개시의 특정한 예시적 실시형태들에 따른, 반도체 다이에 전도성 라인들의 서브-리소그래픽 패턴들을 형성하기 위한 반도체 제조 단계들의 개략적인 정면도들이 도시되어 있다. 펜스 전도체들을 형성하는 첫 번째 단계(a)가 도 2에 도시되어 있으며, 여기서 제1 유전체(212)는 복수의 반도체 다이들(104)의 각각에 대해 반도체 기판(210)의 표면에 침착될 수 있다. 다음 단계(b)에서. 제1 유전체(212)는 원하는 펜스 전도체들의 하나의 치수, 예를 들어, 깊이를 결정하는데 도움이 되는 깊이까지 내부에 에칭된 적어도 하나의 트렌치(214)를 가질 수 있다. 적어도 하나의 트렌치(214)는 벽들(216) 및 바닥(bottom)을 포함한다. 단계(c)에서, 희생 박막(222)은 제1 유전체(212) 및 적어도 하나의 트렌치(214)의 노출 표면들에 걸쳐(over) 침착될 수 있다. 단계(d)에서, 희생 박막(222)은 적어도 하나의 트렌치(214)의 벽들(216) 상에만 희생 박막들(222a)을 남겨두고 제1 유전체(212)의 상 표면(top surface) 및 적어도 하나의 트렌치(214)의 바닥으로부터 선택적으로 에칭될 수 있다. 희생 박막들(222a)의 상단(tops)의 라운딩(rounding)은 에칭 공정 동안 이루어질 수 있다.
단계(e)에서, 제1 유전체(212)의 노출된 표면들 및 적어도 하나의 트렌치(214)의 수직 벽들(116)상의 희생 박막들(222a)에 걸쳐 희생 박막들(222a) 사이의 간극을 충전할 수 있을 정도로 두껍게 제2 유전체(212a)가 침착될 수 있다. 단계(f)에서, 제2 유전체(212a)의 일부는 희생 박막들(222a)의 둥근 상단(rounded tops)을 지나(go past) 제거할 수 있을 정도로 충분히 깊게 제거, 예를 들면, 연마될 수 있으며, 그렇지 않은 경우에는 충전하기 매우 곤란할 수 있는 요각(凹角;re-entrant) 형상이 있을 수 있다. 단계(g)에서, 희생 박막(222a)은, 예를 들었지만 그것에 한정되지는 않는, 딥-아웃 에칭(dip-out etching)에 의해 제1 유전체(212)와 제2 유전체(212a) 사이로부터 제거될 수 있으며, 그것에 의해 그 안에 극세(ultra thin) 채널들, 예를 들면 트렌치들, 골들(furrows) 또는 홈들이 남는다. 딥-아웃 에칭은 또한 내부의 충전 물질을 개량할 수 있는 이들 초 협소 채널들의 상부 모서리들을 둥그스름하게(round off) 할 수 있다. 단계(h)에서, 전도성 물질(218)은 이들 극세 채널들 내를 충전하기에 충분한 두께로 제1 유전체(212) 및 제2 유전체(212a) 상에 침착될 수 있다. 단계(i)에서, 침착된 전도성 물질(218)은 제1 유전체(212) 및 제2 유전체(212a)의 상면들로부터 제거되어, 극세 펜스 전도체들(218a)의 상단(tops)을 노출시킬 수 있다. 트렌치(214)의 깊이는 펜스 전도체들(218a)의 높이를 결정할 수 있고, 침착된 희생 박막(222)의 두께는 펜스 전도체들(218a)의 두께를 결정할 수 있다.
전도성 물질(218)은, 반도체 집적 회로 제조 분야에서 통상의 지식을 갖고 또한 이 개시의 이익을 향유하는 자에게 아주 명백한 바와 같이, 여기에 개시된 전도성 펜스들에 적합할 금속, 금속 합금, 및 비금속이지만 전도성이 있는 화합물을 포함하는 많은 서로 다른 유형들의 전도성 물질로부터 선택될 수 있다.
구리가 전도성 물질(218b)로 사용될 경우(도 3b), 배리어층(220)이 구리재(copper material; 218b)와 제1 유전체(212) 및 제2 유전체(212a)의 표면들 사이에 사용될 수 있는데, 그 이유는 구리 원자들이 그들을 둘러싸고 있는 물질들 내로 확산할 수 있고 그에 의해 그들의 특성을 저하시킬 수 있기 때문이다. 따라서, 단계(h1)의 배리어층(220)(도 3b)은 구리 전도성 물질(218a)이 단계(h2)에서 침착되기 전에 제1 유전체(212) 및 제2 유전체(212a)의 노출된 표면들에 걸쳐 침착될 수 있다.
제1 유전체층(212)은, 예를 들면 SiN, SiO2, SiOxNy 등일 수 있지만 그에 한정되지는 않는다. 제2 유전체층(212a)은, 예를 들면 SiN, SiO2, SiOxNy 등일 수 있지만 그에 한정되지는 않는다. 희생 박막(222)은, 예를 들면 SiN, SiO2, SiOxNy 등일 수 있지만 그에 한정되지는 않는다. 전도성 물질(218)은, 예를 들면 Al, Ag, Au, Fe, Ta, TaN, Ti, TiN, Cu 등일 수 있지만 그에 한정되지는 않는다. 배리어층(220)은, 예를 들면 Ta, TaN 등일 수 있지만 그에 한정되지는 않는다.
제1 유전체층(212)의 두께는 약 100 내지 약 2000 나노미터일 수 있다. 제2 유전체층(212a)의 두께는 약 100 내지 약 2000 나노미터일 수 있다. 희생 박막(222)의 두께는 약 100 내지 약 2000 나노미터일 수 있다. 배리어층(220)의 두께는 약 5 내지 약 100 나노미터일 수 있다. 적어도 하나의 트렌치(214)의 깊이는 약 100 내지 약 2000 나노미터일 수 있다. 적어도 하나의 트렌치(214)의 폭은 약 100 내지 약 2000 나노미터일 수 있다. 펜스 전도체들(218a)의 폭 또는 두께는 약 10 내지 약 1000 나노미터일 수 있다.
도 4 및 5를 참조하면, 이 개시의 특정한 예시적 실시형태들에 따른, 반도체 다이에 형성된 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도들이 도시되어 있다. 연속한 전도성 물질(218)이, 펜스 전도체들(218a)의 상단이 도 3a 및 3b 단계(i)에 도시된 바와 같이 노출되는 지점까지 제거된 후, 펜스 전도체들(218a)이 추가 처리를 위해 준비된다. 펜스 전도체들(218a)은 유용한 독립 회로 전도체들을 생성하기 위해 분할될 수 있다. 도 5에 도시된 복수의 펜스 전도체들(218a)은 반도체 트랜지스터 어레이에 사용되는 전도체들을 나타낼 수 있다.
도 6을 참조하면, 이 개시의 특정한 예시적 실시형태에 따른, 전도성 라인들을 서로로부터 분할하기 위해 준비된 도 5에 도시된 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도가 도시되어 있다. 도면부호 620으로 표시된 펜스 전도체들(218a)의 단부들은 파단, 예를 들어 따로 분할되고, 펜스 전도체들의 단부들 사이에 단절이 이루어질 수 있다. 단부들(620)은 다이(104) 상에서 "안전한" 영역으로 라우팅(routing)될 수 있으며, 예를 들어 그러나 그것에 한정되지는 않는, 공격적인 반응성-이온 에칭(RIE)과 같은 제거 공정에 의해 "단절(severed)" 될 수 있으며, 여기서 단부들(620)은 노출되고 복수의 펜스 전도체들(218a)의 나머지 부분은 RIE로부터 보호되며, 예를 들면 마스킹(masking)된다.
도 7을 참조하면, 이 개시의 특정한 예시적 실시형태에 따른, 전도성 라인들을 서로로부터 분리하기 위해 전도성 라인들의 일부들이 제거된 복수의 서브-리소그래픽 패턴의 개략적인 평면도가 도시되어 있다. 단부들(620)이 제거된 후, 제3 유전체 충전물(third dielectric fill; 도시되지 않음)이 RIE 공정에 의해 생성된 간극들을 채우는데 필요할 수 있다. 이 제3 유전체 충전물이 완료되면, 화학-기계적 평탄화(CMP) 공정이 다이(104)의 면에 수행될 수 있다. RIE 마스크는 또한 다이(104)상의 임의의 장소에서 펜스 전도체(218a)를 선택적으로 파단하기 위하여 수행될 수 있다.
도 8을 참조하면, 이 개시의 또 하나의 특정한 예시적 실시형태에 따른, 반도체 다이에 형성되는 다양한 라우팅 경로들(routing paths)을 갖는 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도가 도시되어 있다. 도시된 펜스 전도체(218a)는 상기에 보다 상세히 설명되었다. 펜스 전도체들(820)은 원하는 대로 많은 서로 다른 경로들로 라우팅될 수 있으며 반도체 다이(104) 상에 능동 소자들, 예를 들면 트랜지스터들 사이의 전도체들로서 구성될 수 있다는 것은 착안해낼 수 있으며, 또한 본 개시의 범주내에 있다. 이 패턴의 트렌치를 만들고 펜스 전도체들(820)을 생성하기 위한 단계들은, 적절한 마스크들(도시되지 않음)과 도 2, 3 및 3a, 그리고 상기에 더욱 상세히 설명된 그 첨부된 상세한 설명에서 보여진 공정 단계들과 동일하거나 유사한 공정들을 통해 수행될 수 있다.
도 9를 참조하면, 이 개시의 또 하나의 특정한 예시적 실시형태에 따른, 반도체 다이의 독립 전도체들로 분할하기 위해 준비된 도 8에 도시된 바와 같은 다양한 라우팅 경로들을 갖는 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도가 도시되어 있다. 펜스 전도체들(820)은, 전체적으로 도면부호 822로 표시된 반도체 다이(104)상의 다양한 위치들에서 분할, 예를 들면, 펜스 전도체들 사이에 단절(disconnections)될 수 있다. 이러한 분할 위치들(822)은 반도체 제조 기술분야에서 통상의 지식을 갖고 이 개시의 이익을 향유하는 자에게 잘 알려진 바와 같이 바이어(Via)형 공정들을 이용하여 얻어질 수 있다.
도 10을 참조하면, 이 개시의 또 하나의 특정한 예시적 실시형태에 따른,반도체 다이의 독립 전도체들로 분할되고 나서의 도 8 및 9에 도시된 바와 같은 다양한 라우팅 경로를 갖는 전도성 라인들의 복수의 서브-리소그래픽 패턴들의 개략적인 평면도가 도시되어 있다. 바이어형 펜스 분리부들(via style fence separations)은 또 하나의 유전체 공정 침착법(dielectric process deposition)으로 충전될 수 있고, 그 다음 완전히 분할된 펜스 전도체들(1020)은 반도체 다이(104)에서 능동 소자들에, 예를 들면 트랜지스터들, 및 기타 연결 노드들(connection nods; 도시되지 않음)에 추가로 연결될 수 있다.
도 11을 참조하면, 이 개시의 특정한 예시적 실시형태들에 따른, 반도체 다이에 복수의 서브-리소그래픽 패턴의 전도성 라인들을 형성하기 위한 개략적인 공정 흐름도가 개시되어 있다. 단계 1102에서, 제1 유전체(212)는 반도체 기판(다이)(210)의 면(face)에 침착될 수 있다. 단계 1104에서, 적어도 하나의 트렌치(214)가 유전체(212) 내로 에칭될 수 있다. 단계 1106에서, 희생 박막(222)이 제1 유전체(212) 및, 적어도 하나의 트렌치(214)의 벽들 및 바닥 상(on)에 원하는 두께로 침착될 수 있다. 단계 1108에서, 희생 박막(222)은 제1 유전체(212)의 상부(top) 및 적어도 하나의 트렌치(214)의 바닥(bottom)으로부터 선택적으로 에칭될 수 있다.
단계 1110에서, 제2 유전체(212a)가 적어도 하나의 트렌치(214)의 벽들 사이의 간극을 충전하기 위해 제1 유전체(212) 및 상기 벽들 상의 잔류 희생 박막(222)에 걸쳐서(over) 침착될 수 있다. 단계 1112에서, 희생 박막들(222)의 상단(tops)이 노출될 때까지, 제2 유전체(212a)의 일 부분이 제거, 예를 들면, 연마(polished off)될 수 있다. 단계 1114에서, 희생 박막들(222)은 제거되고, 그에 의해 제1 유전체(212) 및 제2 유전체(212a)의 수직 부분들 사이에 적어도 2개의 협소 채널들을 남길 수 있다. 단계 1116에서, 전도성 물질(218)은 제1 유전체 및 제2 유전체의 면들 상에 그리고 적어도 2개의 협소 채널들 내에 침착될 수 있다. 단계 1118에서, 오직 잔류 전도성 물질(218a)의 상단(tops)이 적어도 2개의 협소 채널들에서 노출될 때까지, 제1 유전체(212) 및 제2 유전체(212a)의 면들 상(on)의 전도성 물질(218)의 일 부분이 제거될 수 있다. 단계 1120에서, 반도체 다이(104)에서 능동 디바이스들(도시되지 않음)을 상호 연결하는데 사용될 수 있는 독립 펜스 전도체들(1020)을 만들기 위해, 전도성 물질(218a)의 부분들은 분할, 예를 들면 그것들 사이에 단절이 이루어질 수 있다.
도 12를 참조하면, 이 개시의 다른 특정한 예시적 실시형태들에 따른, 반도체 다이에 복수의 서브-리소그래픽 패턴의 전도성 라인들을 형성하기 위한 개략적인 공정 흐름도가 도시되어 있다. 단계 1102에서, 제1 유전체(212)는 반도체 기판(다이)(210)의 면에 침착될 수 있다. 단계 1104에서, 적어도 하나의 트렌치(214)가 유전체(212) 내로 에칭될 수 있다. 단계 1106에서, 희생 박막(222)이 제1 유전체(212) 및, 그리고 적어도 하나의 트렌치(214)의 벽들 및 바닥 상(on)에 원하는 두께로 침착될 수 있다. 단계 1108에서, 희생 박막(222)은 제1 유전체(212)의 상부 및 적어도 하나의 트렌치(214)의 바닥으로부터 선택적으로 에칭될 수 있다. 단계 1209에서, 희생 박막은 적어도 하나의 트렌치의 벽들의 일부들로부터 제거될 수 있다. 단계 1209는 반도체 다이(104)에서 능동 디바이스들(도시되지 않음)을 상호 연결하는데 사용될 수 있는 독립 펜스 전도체(1020)를 형성하기 위한 도 11의 단계 1120을 효과적으로 제거할 수 있다.
단계 1110에서, 제2 유전체(212a)가 적어도 하나의 트렌치(214)의 벽들 사이의 간극을 충전하기 위해 제1 유전체(212) 및 상기 벽들 상의 잔류 희생 박막(222)에 걸쳐서 침착될 수 있다. 단계 1112에서, 희생 박막들(222)의 상단(tops)이 노출될 때까지, 제2 유전체(212a)의 일 부분이 제거, 예를 들면, 연마될 수 있다. 단계 1114에서, 희생 박막(222)은 제거되고 그로 인해 제1 유전체 및 제2 유전체들(212 및 212a)의 수직 일부들 사이에 적어도 2개의 협소 채널들을 남겨둘 수 있다. 단계 1116에서, 전도성 물질(218)은 제1 유전체 및 제2 유전체의 면들 상에 그리고 적어도 2개의 협소 채널들 내에 침착될 수 있다. 단계 1118에서, 제1 유전체(212) 및 제2 유전체(212a)의 면들 상(on)의 전도성 물질(218)의 일 부분은, 오직 잔류 전도성 물질(218a)의 상단(tops)이 적어도 2개의 협소 채널들에서 노출될 때까지, 제거될 수 있다.
이 개시의 실시형태들은 이 개시의 예시적 실시형태들을 참조하여 도시되고, 설명되고, 그리고 정의되었지만, 이러한 설명들은 본 개시에 대한 제한을 의미하지 않으며, 또 이러한 어떠한 제한도 암시되지 않을 것이다. 개시된 특허대상(subject matter)은, 관련 기술 분야에서 통상의 지식을 갖고 이 개시의 이익을 향유하는 자들에게 이루어지듯이, 형태 및 기능에서 많은 변형, 변경 및 균등물이 가능하다. 이 개시의 도시되고 설명된 실시형태들은 단지 예시들이며, 개시의 범위를 총망라한 것은 아니다.

Claims (23)

  1. 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법으로서,
    반도체 기판의 면에 제1 유전체를 침착하는 단계;
    상기 제1 유전체에 적어도 하나의 트렌치를 생성하는 단계;
    상기 적어도 하나의 트렌치의 벽들 및 바닥을 포함하는 상기 제1 유전체에 희생 박막(sacrificial film)을 침착하는 단계;
    상기 제1 유전체의 면 및 상기 적어도 하나의 트렌치의 상기 바닥으로부터 상기 희생 박막의 일부들을 제거하는 - 여기서 희생 박막들은 단지 상기 적어도 하나의 트렌치의 벽들 상(on)에만 잔류함 - 단계;
    상기 적어도 하나의 트렌치의 벽들 상에 있는 희생 박막들 사이에 제2 유전체를 침착하는 단계;
    상기 희생 박막의 상부들(top portions)이 상기 제1 유전체와 상기 제2 유전체 사이에서 노출될 때까지 상기 제1 유전체 및 제2 유전체를 제거하는 단계;
    상기 제1 유전체와 상기 제2 유전체 사이에 적어도 2개의 협소 채널들을 남겨두고 상기 제1 유전체와 상기 제2 유전체 사이의 상기 희생 박막들을 제거하는 단계;
    상기 제1 유전체 및 제2 유전체의 면들 상에(on) 그리고 적어도 2개의 협소 채널들 내에(into) 전도성 물질을 침착하는 단계; 및
    전도성 물질의 상단들(tops)만이 상기 적어도 2개의 협소 채널들에서 노출될 수 있을 때까지 상기 제1 유전체 및 제2 유전체의 상기 면들 상의 상기 전도성 물질의 일부들을 제거하는 단계를 포함하는 방법.
  2. 제 1항에 있어서,
    상기 제1 유전체 및 제2 유전체의 상기 면들 상의 전도성 물질의 일부들을 제거하는 단계 후에, 상기 적어도 2개의 협소 채널들 내의 상기 전도성 물질의 일부들을 독립 펜스 전도체들로 분할하는 단계를 더 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  3. 제 1항에 있어서,
    상기 제1 유전체의 면 및 상기 적어도 하나의 트렌치의 상기 바닥으로부터 상기 희생 박막의 일부들을 제거하는 단계 후에, 상기 적어도 하나의 트렌치의 상기 벽들의 일부들로부터 상기 희생 박막을 제거하는 단계를 더 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  4. 제 1항에 있어서,
    상기 제1 유전체를 침착하는 단계는 상기 반도체 기판의 상기 면에 약 100 내지 약 2000 나노미터의 두께로 상기 제1 유전체를 침착하는 단계를 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  5. 제 1항에 있어서,
    상기 적어도 하나의 트렌치를 생성하는 단계는 상기 제1 유전체에 약 100 내지 약 2000 나노미터의 깊이로 적어도 하나의 트렌치를 생성하는 단계를 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  6. 제 1항에 있어서,
    상기 적어도 하나의 트렌치를 생성하는 단계는 상기 제1 유전체에 약 100 내지 약 2000 나노미터의 폭을 갖는 상기 적어도 하나의 트렌치를 생성하는 단계를 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  7. 제 1항에 있어서,
    상기 희생 박막을 침착하는 단계는 약 100 내지 약 2000 나노미터의 두께로 상기 희생 박막을 침착하는 단계를 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  8. 제 1항에 있어서,
    상기 제2 유전체를 침착하는 단계는 약 100 내지 약 2000 나노미터의 두께로 상기 제2 유전체를 침착하는 단계를 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  9. 제 1항에 있어서,
    상기 희생 박막은 SiN, SiO2 and SiOxNy로 구성되는 군으로부터 선택되는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  10. 제 1항에 있어서,
    상기 전도성 물질은 Al, Ag, Au, Fe, Ta, TaN, Ti 및 TiN으로 구성되는 군으로부터 선택되는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  11. 제 1항에 있어서,
    상기 전도성 물질은 구리(Cu)를 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  12. 제 11항에 있어서,
    상기 적어도 하나의 협소 채널 내에 상기 전도성 물질을 침착하는 단계 전에, 상기 적어도 하나의 협소 채널에 배리어층을 침착하는 단계를 더 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  13. 제 1항에 있어서,
    상기 전도성 물질의 일부들을 분할하는 단계는 반응성-이온 에칭(RIE)에 의해 상기 전도성 물질의 일부들을 분할하는 단계를 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  14. 제 13항에 있어서,
    상기 RIE는 공격적(aggressive)인, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  15. 제 13항에 있어서,
    상기 RIE에 의해 생성된 간극들을 유전체로 충전하고 그것을 화학-기계적 평탄화(CMP) 연마하는 단계들을 더 포함하는, 반도체 집적 회로 다이에 펜스 전도체들을 형성하는 방법.
  16. 반도체 기판;
    상기 반도체 기판의 면 상(on)의 제1 유전체;
    상기 제1 유전체 내의 적어도 하나의 트렌치;
    상기 적어도 하나의 트렌치의 벽들 및 제2 유전체 상의 희생 박막들로 형성된 적어도 하나의 트렌치 내의 적어도 2개의 협소 채널들; 및
    상기 적어도 2개의 협소 채널들을 충전하는 전도성 물질을 포함하고,
    상기 제2 유전체는 상기 적어도 하나의 트렌치의 상기 벽들 상의 상기 희생 박막들 사이의 공간을 충전하고, 그에 의해 상기 희생 박막들이 제거되어 상기 적어도 2개의 협소 채널들이 형성되고,
    상기 적어도 2개의 협소 채널들 내의 전도성 물질은 분할되어 상기 반도체 다이의 능동 소자들을 연결하는 펜스 전도체들로서 사용되는 반도체 다이.
  17. 제 16항에 있어서,
    상기 적어도 2개의 협소 채널들 내의 전도성 물질을 원하는 길이로 분할하여 만들어진 복수의 펜스 전도체들을 더 포함하는 반도체 다이.
  18. 제 16항에 있어서,
    상기 제1 유전체는 약 100 내지 약 2000 나노미터 두께를 갖는 반도체 다이.
  19. 제 16항에 있어서,
    상기 적어도 하나의 트렌치는 약 100 내지 약 2000 나노미터 깊이와 약 100 내지 약 2000 나노미터 폭을 갖는 반도체 다이.
  20. 제 16항에 있어서,
    상기 희생 박막들은 약 100 내지 약 2000 나노미터의 두께를 갖는 반도체 다이.
  21. 제 16항에 있어서,
    상기 제2 유전체는 약 100 내지 약 2000 나노미터 두께를 갖는 반도체 다이.
  22. 제 16항에 있어서,
    상기 적어도 하나의 협소 채널의 상기 벽들과 상기 전도성 물질 사이에 배리어층을 더 포함하는 반도체 다이.
  23. 제 16항에 있어서,
    상기 전도성 물질은 구리인 반도체 다이.
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