CN105051884A - 在通过间隔物蚀刻技术形成的沟槽中形成栅栏导体 - Google Patents

在通过间隔物蚀刻技术形成的沟槽中形成栅栏导体 Download PDF

Info

Publication number
CN105051884A
CN105051884A CN201480014847.3A CN201480014847A CN105051884A CN 105051884 A CN105051884 A CN 105051884A CN 201480014847 A CN201480014847 A CN 201480014847A CN 105051884 A CN105051884 A CN 105051884A
Authority
CN
China
Prior art keywords
dielectric
nanometers
groove
expendable film
electric conducting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480014847.3A
Other languages
English (en)
Inventor
保罗·费斯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Publication of CN105051884A publication Critical patent/CN105051884A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

间隔物蚀刻工艺在多个半导体裸片中产生超窄导电线。在第一电介质(212)中形成沟槽，接着将牺牲膜(222)沉积到所述第一电介质及形成于其中的沟槽表面上。从所述第一电介质的面及所述沟槽的底部移除平面牺牲膜，从而仅留下在沟槽壁上的牺牲膜(222a)。用第二电介质(212a)填充所述沟槽壁上的所述牺牲膜之间的间隙。移除所述第二电介质的一部分以暴露所述牺牲膜的顶部。移除所述牺牲膜，从而留下用导电材料(218b)填充的超细间隙。暴露所述间隙中的所述导电材料的顶部以形成“栅栏导体”。在适当位置处移除所述栅栏导体的部分及周围绝缘材料以产生包括经隔离栅栏导体的所要导体图案。

Description

在通过间隔物蚀刻技术形成的沟槽中形成栅栏导体
技术领域
本发明涉及半导体集成电路(IC)制作，且更特定来说涉及在半导体裸片(例如，集成电路裸片)的制作期间在其中形成导电线的次光刻图案。
背景技术
已通过可用的光刻工艺限制用于半导体裸片中的有源元件(例如，晶体管)的互连的经图案化导电线的大小的减小。随着由形成半导体裸片上的晶体管的光刻遮蔽工艺的改进引起的这些晶体管的数目增加，必须互连这些大小逐渐减小的晶体管的导电线已无法在大小上与渐小晶体管成比例地减小。
发明内容
因此，需要一种在不限制可用于制造半导体集成电路的光刻工艺的情况下减小经图案化导电线的大小的方式。
根据一实施例，一种用于在半导体集成电路裸片中形成栅栏导体的方法可包括以下步骤：将第一电介质沉积在半导体衬底的一面上；在所述第一电介质中形成至少一个沟槽；将牺牲膜沉积在所述第一电介质上，包含沉积在所述至少一个沟槽的壁及底部上；从所述第一电介质的一面及所述至少一个沟槽的所述底部移除所述牺牲膜的部分，其中牺牲膜仅保留在所述至少一个沟槽的所述壁上；将第二电介质沉积在所述至少一个沟槽的所述壁上的所述牺牲膜之间；移除所述第一电介质及所述第二电介质直到可在所述第一电介质与所述第二电介质之间暴露所述牺牲膜的顶部部分为止；移除所述第一电介质与所述第二电介质之间的所述牺牲膜，从而在其中留下至少两个窄沟道；将导电材料沉积在所述第一电介质及所述第二电介质的所述面上并沉积到所述至少两个窄沟道中；及移除所述导电材料的在所述第一电介质及所述第二电介质的所述面上的部分直到可仅在所述至少两个窄沟道中暴露所述导电材料的顶部为止。
根据所述方法的又一实施例，在所述移除所述导电材料的在所述第一电介质及所述第二电介质的所述面上的部分的步骤之后，所述方法可进一步包括将所述导电材料的在所述至少两个窄沟道中的部分分离成独立栅栏导体的步骤。根据所述方法的又一实施例，在所述从所述第一电介质的所述面及所述至少一个沟槽的所述底部移除所述牺牲膜的部分的步骤之后，所述方法可进一步包括从所述至少一个沟槽的所述壁的部分移除所述牺牲膜的步骤。
根据所述方法的又一实施例，所述沉积所述第一电介质的步骤可包括在所述半导体衬底的所述面上将所述第一电介质沉积到从约100纳米到约2000纳米的厚度的步骤。根据所述方法的又一实施例，所述形成所述至少一个沟槽的步骤包括在所述第一电介质中将所述至少一个沟槽形成到从约100纳米到约2000纳米的深度的步骤。根据所述方法的又一实施例，所述形成所述至少一个沟槽的步骤包括在所述第一电介质中形成具有从约100纳米到约2000纳米的宽度的所述至少一个沟槽的步骤。根据所述方法的又一实施例，所述沉积所述牺牲膜的步骤包括将所述牺牲膜沉积到从约100纳米到约2000纳米的厚度的步骤。根据所述方法的又一实施例，所述沉积所述第二电介质的步骤包括将所述第二电介质沉积到从约100纳米到约2000纳米的厚度的步骤。
根据所述方法的又一实施例，所述牺牲膜可选自由以下各项组成的群组：SiN、SiO2及SiOxNy。根据所述方法的又一实施例，所述导电材料可选自由以下各项组成的群组：Al、Ag、Au、Fe、Ta、TaN、Ti及TiN。根据所述方法的又一实施例，所述导电材料包括铜(Cu)。
根据所述方法的又一实施例，将势垒层沉积在所述至少一个窄沟道中的步骤可在所述将所述导电材料沉积在其中的步骤之前。根据所述方法的又一实施例，所述分离所述导电材料的部分的步骤可包括借助反应离子蚀刻(RIE)分离所述导电材料的部分的步骤。根据所述方法的又一实施例，所述RIE可为侵蚀性的。根据所述方法的又一实施例，所述方法可包括用电介质填充通过所述RIE形成的间隙及对其进行化学机械平面化(CMP)抛光的步骤。
根据另一实施例，一种半导体裸片可包括：半导体衬底；第一电介质，其在所述半导体衬底的一面上；至少一个沟槽，其在所述第一电介质中；至少两个窄沟道，其在所述至少一个沟槽中，由在所述至少一个沟槽的壁上的牺牲膜及第二电介质形成，其中所述第二电介质填充所述至少一个沟槽的所述壁上的所述牺牲膜之间的空间，且借此可移除所述牺牲膜从而形成所述至少两个窄沟道；及导电材料，其填充所述至少两个窄沟道；其中所述至少两个窄沟道中的所述导电材料可经分离并用作栅栏导体以连接所述半导体裸片的有源元件。
根据又一实施例，多个栅栏导体可通过将所述至少两个窄沟道中的所述导电材料分离成所要长度而制成。根据又一实施例，所述第一电介质可具有从约100纳米到约2000纳米的厚度。根据又一实施例，所述至少一个沟槽可具有从约100纳米到约2000纳米的深度及从约100纳米到约2000纳米的宽度。根据又一实施例，所述牺牲膜具有从约100纳米到约2000纳米的厚度。根据又一实施例，所述第二电介质可具有从约100纳米到约2000纳米的厚度。根据又一实施例，势垒层可在至少一个窄沟道的所述壁与所述导电材料之间。根据又一实施例，所述导电材料可为铜。
附图说明
通过参考连同附图一起进行的以下说明可获得对本发明的更完整理解，附图中：
图1图解说明包括多个半导体裸片的半导体集成电路晶片的示意性平面视图；
图2、3、3A及3B图解说明根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的次光刻图案的半导体制作步骤的示意性立面图；
图4图解说明根据本发明的特定实例性实施例的形成于半导体裸片中的导电线的多个次光刻图案的示意性平面视图；
图5图解说明根据本发明的特定实例性实施例的形成于半导体裸片中的导电线的多个次光刻图案的示意性平面视图；
图6图解说明根据本发明的特定实例性实施例的准备使导电线彼此分离的图5中所展示的导电线的多个次光刻图案的示意性平面视图；
图7图解说明根据本发明的特定实例性实施例的在导电线的部分经移除以使导电线彼此分离的情况下在图5及6中展示的导电线的多个次光刻图案的示意性平面视图；
图8图解说明根据本发明的另一特定实例性实施例的具有形成于半导体裸片中的各种走线路径的导电线的多个次光刻图案的示意性平面视图；
图9图解说明根据本发明的另一特定实例性实施例的准备分离成半导体裸片中的独立导体的如图8中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图；
图10图解说明根据本发明的另一特定实例性实施例的在分离成半导体裸片中的独立导体之后的如图8及9中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图；
图11图解说明根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的多个次光刻图案的示意性工艺流程图；及
图12图解说明根据本发明的其它特定实例性实施例的用于在半导体裸片中形成导电线的多个次光刻图案的示意性工艺流程图。
尽管本发明易于作出各种修改及替代形式，但在图式中展示并在本文中详细描述其特定实例性实施例。然而应理解，本文中对特定实例性实施例的说明并非打算将本发明限于本文中所揭示的特定形式，而是相反，本发明打算涵盖如所附权利要求书所界定的所有修改及等效形式。
具体实施方式
根据本发明的教示，间隔物蚀刻工艺可用于在沉积到半导体裸片的一面上的第一电介质中产生至少一个沟槽。接着将牺牲膜沉积到所述第一电介质的一面上到所要厚度，包含沉积到所述至少一个沟槽的壁及底部上。接着从所述第一电介质的所述面及所述至少一个沟槽的所述底部移除所述牺牲膜，从而仅留下在所述至少一个沟槽的所述壁上的牺牲膜。此可通过(举例来说，但不限于)从所述第一电介质的所述面及所述至少一个沟槽的所述底部表面蚀刻所述牺牲膜而实现。还可在间隙填充步骤可在导体中形成断开的上述步骤期间选择性地“断开”(例如，移除)所述牺牲膜的选定部分。接下来，将第二电介质沉积在所述第一电介质的所述面及所述沟槽的所述壁上的所述牺牲膜上方，其中用所述第二电介质填充所述至少一个沟槽的所述壁上的所述牺牲膜之间的间隙。接着通过(举例来说，但不限于)抛光来移除所述第二电介质，直到再次暴露所述至少一个沟槽的所述壁上的所述牺牲膜的顶部为止。
接下来，可通过(举例来说，但不限于)汲取来移除所述牺牲膜，其中汲取工艺具有良好选择性以便从保留在由先前工艺步骤形成的第一电介质壁与第二电介质壁之间的非常窄的沟道不移除所述电介质材料而是有效地移除全部牺牲膜。然而，对所述电介质材料的轻微蚀刻可修圆这些窄沟道的顶部隅角，此可改进其填充。接下来，导电材料填充这些非常窄的沟道以产生极其细的栅栏导体。接着可用(举例来说，但不限于)化学机械平面化(CMP)工艺平面化所述电介质的所述面及所述极其细的栅栏导体的顶部。
可在与现有铝及铜后端处理兼容的制作工艺中产生导电线的此次光刻图案化。可在适当位置处移除(例如，“断开”)所述栅栏导体的部分及周围绝缘材料以产生包括所述栅栏导体的所要导体图案。沟槽深度帮助确定所述栅栏导体的一个尺寸(例如，导体高度)，且所述所沉积牺牲膜的厚度确定第二尺寸(例如，导体宽度)。通过“断开”连续栅栏导体(例如，使彼此分离、使其之间切断连接等)的位置来确定所述栅栏导体的长度。
现在参考图式，示意性地图解说明特定实例性实施例的细节。图式中的相似元件将由相似编号表示，且类似元件将由带有不同小写字母后缀的相似编号表示。
参考图1，其描绘包括多个半导体裸片的半导体集成电路晶片的示意性平面视图。硅晶片102可划割成多个半导体裸片104以用于进一步处理以在多个半导体裸片104中的每一者上形成平面晶体管、二极管及导体。在所有电路已制作于多个半导体裸片104上之后，裸片104被单个化(分离)且封装到集成电路(未展示)中。
参考图2、3、3A及3B，其描绘根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的次光刻图案的半导体制作步骤的示意性立面图。图2中展示形成栅栏导体中的第一步骤(a)，其中可将第一电介质212沉积在用于多个半导体裸片104中的每一者的半导体衬底210的表面上。在下一步骤(b)中，第一电介质212可具有在其中蚀刻到帮助确定所要栅栏导体的尺寸(例如，深度)的深度的至少一个沟槽214。至少一个沟槽214包括壁216及底部。在步骤(c)中，可将牺牲膜222沉积在第一电介质212的经暴露表面及至少一个沟槽214上方。在步骤(d)中，可从第一电介质212的顶部表面及至少一个沟槽214的底部选择性地蚀刻牺牲膜222，从而仅留下在至少一个沟槽214的壁216上的牺牲膜222a。牺牲膜222a的顶部的修圆可在蚀刻工艺期间发生。
在步骤(e)中，可在第一电介质212的经暴露表面及至少一个沟槽214的垂直壁116上的牺牲膜222a上方将第二电介质212a沉积到足够厚，以填充牺牲膜222a之间的间隙。在步骤(f)中，可移除(例如，抛光)第二电介质212a的一部分达足够深，以通过并移除牺牲膜222a的经修圆顶部，否则可存在可能非常难以填充的凹入轮廓。在步骤(g)中，可通过(举例来说，但不限于)汲取蚀刻从第一电介质212与第二电介质212a之间移除牺牲膜222a，从而在其中留下超细沟道(例如，沟槽、凹沟或凹槽)。汲取蚀刻还可修圆这些非常窄的沟道的顶部隅角，此可改进其中的填充材料。在步骤(h)中，可在第一电介质212及第二电介质212a上将导电材料218沉积到足够厚度以填充这些超细沟道。在步骤(i)中，可从第一电介质212及第二电介质212a的顶部面移除所沉积导电材料218，从而暴露超细栅栏导体218a的顶部。沟槽214的深度可确定栅栏导体218a的高度且所沉积牺牲膜222的厚度可确定栅栏导体218a的厚度。
如在半导体集成电路制作的技术领域中并且还受益于本发明的技术人员将容易明了，导电材料218可选自许多不同类型的导电材料，包括将适合于本文中所揭示的导电栅栏的金属、金属合金、非金属但导电的化合物。
当铜用于导电材料218b(图3B)时，可在铜材料218b与第一电介质212及第二电介质212a的表面之间使用势垒层220，这是因为铜原子可扩散到周围材料中且从而使所述周围材料的性质降级。因此，可在于步骤(h2)中沉积铜导电材料218a之前将步骤(h1)中的势垒层220(图3B)沉积在第一电介质212及第二电介质212a的经暴露表面上方。
第一电介质212可为(举例来说，但不限于)SiN、SiO2、SiOxNy等。第二电介质212a可为(举例来说，但不限于)SiN、SiO2、SiOxNy等。牺牲膜222可为(举例来说，但不限于)SiN、SiO2、SiOxNy等。导电材料218可为(举例来说，但不限于)Al、Ag、Au、Fe、Ta、TaN、Ti、TiN、Cu等。势垒层220可为(举例来说，但不限于)Ta、TaN等。
第一电介质212的厚度可为从约100纳米到约2000纳米。第二电介质212a的厚度可为从约100纳米到约2000纳米。牺牲膜222的厚度可为从约100纳米到约2000纳米。势垒层220的厚度可为从约5纳米到约100纳米。至少一个沟槽214的深度可为从约100纳米到约2000纳米。至少一个沟槽214的宽度可为从约100纳米到约2000纳米。栅栏导体218a的宽度或厚度可为从约10纳米到约1000纳米。
参考图4及5，其描绘根据本发明的特定实例性实施例的形成于半导体裸片中的导电线的多个次光刻图案的示意性平面视图。在向下移除连续导电材料218到暴露栅栏导体218a的顶部处(如图3A及3B步骤(i)中所展示)之后，栅栏导体218a准备进一步处理。可分离栅栏导体218a以形成有用的独立电路导体。在图5中展示的多个栅栏导体218a可表示用于半导体晶体管阵列的导体。
参考图6，其描绘根据本发明的特定实例性实施例的准备使导电线彼此分离的在图5中展示的导电线的多个次光刻图案的示意性平面视图。将断开由编号620表示的栅栏导体218a的端部(例如，分离开、使之间切断连接等)。可将端部620走线到裸片104上的“安全”区且可用移除工艺(例如，(举例来说但不限于)侵蚀性反应离子蚀刻(RIE))“切断”(切割)端部620，其中暴露端部620且保护(例如，遮蔽)多个栅栏导体218a的其余部分免受RIE。
参考图7，其描绘根据本发明的特定实例性实施例的在导电线的部分经移除以使导电线彼此分离的情况下多个次光刻图案的示意性平面视图。在已移除端部620之后，可需要第三电介质填充(未展示)来填充通过RIE工艺形成的间隙。一旦已完成此第三电介质填充，便可在裸片104的面上执行化学机械平面化(CMP)工艺。还可以通孔状方式执行RIE掩模以在裸片104上的任何位置处选择性地断开栅栏导体218a。
参考图8，其描绘根据本发明的另一特定实例性实施例的具有形成于半导体裸片中的各种走线路径的导电线的多个次光刻图案的示意性平面视图。已在上文更充分地描述了如所展示的栅栏导体218a。预期且在本发明的范围内，可使栅栏导体820在与所期望一样多的不同路径中走线，且将栅栏导体820配置为半导体裸片104上的有源元件(例如，晶体管)之间的导体。可通过适当掩模(未展示)及与在图2、3及3A中展示的工艺步骤相同或类似的工艺及如在上文更充分描述的其所附说明形成用于形成此图案的沟槽及形成栅栏导体820的步骤。
参考图9，其描绘根据本发明的另一特定实例性实施例的准备分离成半导体裸片中的独立导体的如在图8中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图。栅栏导体820可在半导体裸片104上的通常由编号822表示的各个位置处分离(例如，使其之间切断连接)。可使用通孔型式工艺实现这些分离位置822，如在半导体制造的技术领域中并受益于本发明的技术人员众所周知。
参考图10，其描绘根据本发明的另一特定实例性实施例的在分离成半导体裸片中的独立导体之后的如在图8及9中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图。可用另一电介质工艺沉积填充通孔型式栅栏分离，接着可将完全分离的栅栏导体1020进一步连接到半导体裸片104中的有源元件(例如，晶体管)及其它连接节点(未展示)。
参考图11，其描绘根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的多个次光刻图案的示意性工艺流程图。在步骤1102中，可将第一电介质212沉积在半导体衬底(裸片)210的一面上。在步骤1104中，可将至少一个沟槽214蚀刻到电介质212中。在步骤1106中，可在第一电介质212及至少一个沟槽214的壁及底部上将牺牲膜222沉积到所要厚度。在步骤1108中，可从第一电介质212的顶部及至少一个沟槽214的底部选择性地蚀刻牺牲膜222。
在步骤1110中，可将第二电介质212a沉积在第一电介质212及至少一个沟槽214的壁上的剩余牺牲膜222上方以便填充其之间的间隙。在步骤1112中，可移除(例如，抛光掉)第二电介质212a的一部分直到暴露牺牲膜222的顶部为止。在步骤1114中，可移除牺牲膜222，从而在第一电介质212与第二电介质212a的垂直部分之间留下至少两个窄沟道。在步骤1116中，可将导电材料218沉积到第一电介质及第二电介质的所述面上且沉积到所述至少两个窄沟道中。在步骤1118中，可移除导电材料218的在第一电介质212及第二电介质212a的所述面上的一部分直到仅在所述至少两个窄沟道中暴露剩余导电材料218a的顶部为止。在步骤1120中，可分离导电材料218a的一部分(例如，使其之间切断连接)以便形成可用于互连半导体裸片104中的有源装置(未展示)的独立栅栏导体1020。
参考图12，其描绘根据本发明的其它特定实例性实施例的用于在半导体裸片中形成导电线的多个次光刻图案的示意性工艺流程图。在步骤1102中，可将第一电介质212沉积在半导体衬底(裸片)210的一面上。在步骤1104中，可将至少一个沟槽214蚀刻到电介质212中。在步骤1106中，可在第一电介质212及至少一个沟槽214的壁及底部上将牺牲膜222沉积到所要厚度。在步骤1108中，可从第一电介质212的顶部及至少一个沟槽214的底部选择性地蚀刻牺牲膜222。在步骤1209中，可从至少一个沟槽的壁的部分移除牺牲膜。步骤1209可有效地消除图11中用于形成可用于互连半导体裸片104中的有源装置(未展示)的独立栅栏导体1020的步骤1120。
在步骤1110中，可将第二电介质212a沉积在第一电介质212及至少一个沟槽214的壁上的剩余牺牲膜222上方以便填充其之间的间隙。在步骤1112中，可移除(例如，抛光掉)第二电介质212a的一部分直到暴露牺牲膜222的顶部为止。在步骤1114中，可移除牺牲膜222，从而在第一电介质212与第二电介质212a的垂直部分之间留下至少两个窄沟道。在步骤1116中，可将导电材料218沉积到第一电介质及第二电介质的所述面上且沉积到所述至少两个窄沟道中。在步骤1118中，可移除导电材料218的在第一电介质212及第二电介质212a的所述面上的一部分直到仅在所述至少两个窄沟道中暴露剩余导电材料218a的顶部为止。
尽管已通过参考本发明的实例性实施例来描绘、描述及界定本发明的各实施例，但此些参考并不意味着限制本发明，且不应推断出存在此限制。所揭示的标的物能够在形式及功能上具有大量修改、变更及等效形式，如在相关技术的技术领域中并受益于本发明的技术人员将会联想到。本发明的所描绘及所描述实施例仅作为实例，而并非是对本发明的范围的穷尽性说明。

Claims (23)

1.一种用于在半导体集成电路裸片中形成栅栏导体的方法，所述方法包括以下步骤：
将第一电介质沉积在半导体衬底的一面上；
在所述第一电介质中形成至少一个沟槽；
将牺牲膜沉积在所述第一电介质上，包含沉积在所述至少一个沟槽的壁及底部上；
从所述第一电介质的一面及所述至少一个沟槽的所述底部移除所述牺牲膜的部分，其中牺牲膜仅保留在所述至少一个沟槽的所述壁上；
将第二电介质沉积在所述至少一个沟槽的所述壁上的所述牺牲膜之间；
移除所述第一电介质及所述第二电介质直到在所述第一电介质与所述第二电介质之间暴露所述牺牲膜的顶部部分为止；
移除所述第一电介质与所述第二电介质之间的所述牺牲膜，从而在其中留下至少两个窄沟道；
将导电材料沉积在所述第一电介质及所述第二电介质的所述面上并沉积到所述至少两个窄沟道中；及
移除所述导电材料的在所述第一电介质及所述第二电介质的所述面上的部分直到仅在所述至少两个窄沟道中暴露所述导电材料的顶部为止。
2.根据权利要求1所述的方法，在所述移除所述导电材料的在所述第一电介质及所述第二电介质的所述面上的部分的步骤之后，所述方法进一步包括将所述导电材料的在所述至少两个窄沟道中的部分分离成独立栅栏导体的步骤。
3.根据权利要求1所述的方法，在所述从所述第一电介质的所述面及所述至少一个沟槽的所述底部移除所述牺牲膜的部分的步骤之后，所述方法进一步包括从所述至少一个沟槽的所述壁的部分移除所述牺牲膜的步骤。
4.根据权利要求1所述的方法，其中所述沉积所述第一电介质的步骤包括在所述半导体衬底的所述面上将所述第一电介质沉积到从约100纳米到约2000纳米的厚度的步骤。
5.根据权利要求1所述的方法，其中所述形成所述至少一个沟槽的步骤包括在所述第一电介质中将所述至少一个沟槽形成到从约100纳米到约2000纳米的深度的步骤。
6.根据权利要求1所述的方法，其中所述形成所述至少一个沟槽的步骤包括在所述第一电介质中形成具有从约100纳米到约2000纳米的宽度的所述至少一个沟槽的步骤。
7.根据权利要求1所述的方法，其中所述沉积所述牺牲膜的步骤包括将所述牺牲膜沉积到从约100纳米到约2000纳米的厚度的步骤。
8.根据权利要求1所述的方法，其中所述沉积所述第二电介质的步骤包括将所述第二电介质沉积到从约100纳米到约2000纳米的厚度的步骤。
9.根据权利要求1所述的方法，其中所述牺牲膜选自由以下各项组成的群组：SiN、SiO2及SiOxNy。
10.根据权利要求1所述的方法，其中所述导电材料选自由以下各项组成的群组：Al、Ag、Au、Fe、Ta、TaN、Ti及TiN。
11.根据权利要求1所述的方法，其中所述导电材料包括铜Cu。
12.根据权利要求11所述的方法，其进一步包括在所述将所述导电材料沉积在所述至少一个窄沟道中的步骤之前将势垒层沉积在其中的步骤。
13.根据权利要求1所述的方法，其中所述分离所述导电材料的部分的步骤包括借助反应离子蚀刻RIE分离所述导电材料的部分的步骤。
14.根据权利要求13所述的方法，其中所述RIE是侵蚀性的。
15.根据权利要求13所述的方法，其进一步包括用电介质填充通过所述RIE形成的间隙及对其进行化学机械平面化CMP抛光的步骤。
16.一种半导体裸片，其包括：
半导体衬底；
第一电介质，其在所述半导体衬底的一面上；
至少一个沟槽，其在所述第一电介质中；
至少两个窄沟道，其在所述至少一个沟槽中，由在所述至少一个沟槽的壁上的牺牲膜及第二电介质形成，其中所述第二电介质填充所述至少一个沟槽的所述壁上的所述牺牲膜之间的空间，且借此移除所述牺牲膜，从而形成所述至少两个窄沟道；及
导电材料，其填充所述至少两个窄沟道；
其中所述至少两个窄沟道中的所述导电材料经分离并用作栅栏导体以连接所述半导体裸片的有源元件。
17.根据权利要求16所述的半导体裸片，其进一步包括通过将所述至少两个窄沟道中的所述导电材料分离成所要长度而制成的多个栅栏导体。
18.根据权利要求16所述的半导体裸片，其中所述第一电介质具有从约100纳米到约2000纳米的厚度。
19.根据权利要求16所述的半导体裸片，其中所述至少一个沟槽具有从约100纳米到约2000纳米的深度及从约100纳米到约2000纳米的宽度。
20.根据权利要求16所述的半导体裸片，其中所述牺牲膜具有从约100纳米到约2000纳米的厚度。
21.根据权利要求16所述的半导体裸片，其中所述第二电介质具有从约100纳米到约2000纳米的厚度。
22.根据权利要求16所述的半导体裸片，其进一步包括在所述至少一个窄沟道的壁与所述导电材料之间的势垒层。
23.根据权利要求16所述的半导体裸片，其中所述导电材料是铜。
CN201480014847.3A 2013-03-15 2014-03-01 在通过间隔物蚀刻技术形成的沟槽中形成栅栏导体 Pending CN105051884A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/836,647 US9034758B2 (en) 2013-03-15 2013-03-15 Forming fence conductors using spacer etched trenches
US13/836,647 2013-03-15
PCT/US2014/019735 WO2014149582A1 (en) 2013-03-15 2014-03-01 Forming fence conductors in trenches formed by a spacer etching technique

Publications (1)

Publication Number Publication Date
CN105051884A true CN105051884A (zh) 2015-11-11

Family

ID=50288334

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480014847.3A Pending CN105051884A (zh) 2013-03-15 2014-03-01 在通过间隔物蚀刻技术形成的沟槽中形成栅栏导体

Country Status (6)

Country Link
US (1) US9034758B2 (zh)
EP (1) EP2973679B1 (zh)
KR (1) KR20150132232A (zh)
CN (1) CN105051884A (zh)
TW (1) TWI633625B (zh)
WO (1) WO2014149582A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583435B2 (en) * 2013-03-15 2017-02-28 Microchip Technology Incorporated Forming fence conductors using spacer etched trenches
CN107851606A (zh) * 2015-05-18 2018-03-27 密克罗奇普技术公司 使用间隔件蚀刻的沟槽形成围篱导体
US11895835B2 (en) * 2021-06-15 2024-02-06 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods including a method used in forming a memory array comprising strings of memory cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476089A (zh) * 2002-08-09 2004-02-18 国际商业机器公司 含钯和/或铂中间层的结构及其制作方法
US20090124084A1 (en) * 2007-11-14 2009-05-14 Elliot Tan Fabrication of sub-resolution features for an integrated circuit
US20130020615A1 (en) * 2011-07-22 2013-01-24 International Business Machines Corporation Borderless Contacts in Semiconductor Devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5618383A (en) * 1994-03-30 1997-04-08 Texas Instruments Incorporated Narrow lateral dimensioned microelectronic structures and method of forming the same
US6586326B2 (en) * 2001-03-13 2003-07-01 Lsi Logic Corporation Metal planarization system
US6837967B1 (en) * 2002-11-06 2005-01-04 Lsi Logic Corporation Method and apparatus for cleaning deposited films from the edge of a wafer
US7345370B2 (en) 2005-01-12 2008-03-18 International Business Machines Corporation Wiring patterns formed by selective metal plating
JP2006324501A (ja) * 2005-05-19 2006-11-30 Toshiba Corp 相変化メモリおよびその製造方法
US7755921B2 (en) 2007-08-14 2010-07-13 International Business Machines Corporation Method and apparatus for fabricating sub-lithography data tracks for use in magnetic shift register memory devices
KR101399099B1 (ko) 2008-06-02 2014-05-26 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476089A (zh) * 2002-08-09 2004-02-18 国际商业机器公司 含钯和/或铂中间层的结构及其制作方法
US20090124084A1 (en) * 2007-11-14 2009-05-14 Elliot Tan Fabrication of sub-resolution features for an integrated circuit
US20130020615A1 (en) * 2011-07-22 2013-01-24 International Business Machines Corporation Borderless Contacts in Semiconductor Devices

Also Published As

Publication number Publication date
WO2014149582A1 (en) 2014-09-25
EP2973679B1 (en) 2020-12-23
EP2973679A1 (en) 2016-01-20
US9034758B2 (en) 2015-05-19
US20140264882A1 (en) 2014-09-18
KR20150132232A (ko) 2015-11-25
TWI633625B (zh) 2018-08-21
TW201448117A (zh) 2014-12-16

Similar Documents

Publication Publication Date Title
CN102832200B (zh) 半导体结构及其形成方法
US10636698B2 (en) Skip via structures
CN110120372A (zh) 具有衬底通孔结构的器件及其形成方法
TWI727302B (zh) 具有藉由區塊圖案化形成之可變空間心軸切口的互連
TW201834146A (zh) 非芯軸切口形成
CN108735661B (zh) 预间隔物自对准切口形成
CN105051884A (zh) 在通过间隔物蚀刻技术形成的沟槽中形成栅栏导体
US11114338B2 (en) Fully aligned via in ground rule region
CN108091551A (zh) 自对准光刻图案化
CN108630651A (zh) 具有浮岛的片上电容器
EP0924762A2 (en) Interconnections in integrated circuit devices
TWI697075B (zh) 線圖案化期間具自對準之先裁切方法
CN105051883A (zh) 在集成电路中形成栅栏导体
US9583435B2 (en) Forming fence conductors using spacer etched trenches
US10777413B2 (en) Interconnects with non-mandrel cuts formed by early block patterning
KR20180008442A (ko) 스페이서 에칭된 트렌치를 사용한 펜스 전도체의 형성 방법
KR20230098237A (ko) 자기-정렬된 상단 비아
KR20100078054A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20151111

RJ01 Rejection of invention patent application after publication