CN110120372A - 具有衬底通孔结构的器件及其形成方法 - Google Patents

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Abstract

本发明涉及具有衬底通孔结构的器件及其形成方法。本发明的器件包括：位于半导体衬底上的第一介电层、形成在第一介电层中的栅电极、以及穿透第一介电层并延伸至半导体衬底内的衬底通孔(TSV)结构。TSV结构包括导电层、环绕导电层的扩散阻挡层以及环绕扩散阻挡层的隔离层。在TSV结构的导电层的顶面上形成包括钴的覆盖层。

Description

具有衬底通孔结构的器件及其形成方法
本申请是于2013年11月22日提交的申请号为201310603941.X的名称为“具有衬底通孔结构的器件及其形成方法”的中国发明专利申请的分案申请。
技术领域
本发明总体上涉及半导体领域，更具体地，涉及具有衬底通孔结构的器件及其形成方法。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断改进，因此半导体工业已经历了快速的发展。在大多数情况下，集成度的改进来自于对最小部件尺寸的不断减小，这使得更多的部件被集成到给定的区域内。事实上，这些集成改进基本上是二维(2D)的，集成部件占据的体积基本上位于半导体晶圆的表面上。虽然光刻中显著的改进已经导致2D IC形成中相当大的改进，但是对在二维中可以实现的密度仍具有物理限制。这些限制中的一个是制造这些部件所需的最小尺寸。另外，当更多的器件被放进一个芯片时，需要更复杂的设计。
在试图进一步增加电路密度过程中，研究了三维(3D)IC。在典型的3D IC形成工艺中，两个管芯接合在一起并在衬底上的每一个管芯和接触焊盘之间形成电连接件。例如，一种尝试包含将两个管芯接合在彼此的顶部上。然后，堆叠的管芯接合至载体衬底，且接合引线将每一个管芯上的接触焊盘电连接至载体衬底上的接触焊盘。然而，这一尝试需要载体衬底比用于引线接合的管芯更大。最近的尝试集中于衬底通孔(TSV)。通常，穿过衬底蚀刻开口并使用诸如铜的导电材料填充开口以形成TSV。薄化衬底的背面以露出TSV，并且将另一个管芯接合至露出的TSV，从而形成堆叠式管芯封装件。
发明内容
此外，为解决上述问题，本发明提供了一种器件，包括：半导体衬底；第一介电层，位于半导体衬底上；
栅电极，形成在第一介电层中；衬底通孔(TSV)结构，穿透第一介电层并延伸至半导体衬底内，其中，TSV结构包括导电层、环绕导电层的扩散阻挡层和环绕扩散阻挡层的隔离层；以及覆盖层，包括钴，覆盖层形成在TSV结构的导电层的顶面上。
其中，TSV结构的顶面与第一介电层的表面基本上平齐。
其中，在TSV结构的扩散阻挡层的顶面上形成覆盖层。
该器件还包括：第二介电层，位于第一介电层、TSV结构和覆盖层上；以及接触通孔，形成在第二介电层中并电连接至TSV结构。
其中，接触通孔与覆盖层物理接触。
其中，接触通孔穿透覆盖层并与TSV结构的导电层物理接触。
该器件还包括：位于第一介电层和第二介电层之间的蚀刻停止层。
该器件还包括：形成在第二介电层中并电连接至栅电极的另一个接触通孔。
其中，覆盖层包括钴基合金，并且TSV结构的导电层包括铜。
此外，还提供了一种器件，包括：半导体衬底；源极/漏极区域，形成在半导体衬底中；第一介电层，位于半导体衬底和源极/漏极区域上；接触插塞，形成在第一介电层中并电连接至源极/漏极区域；第二介电层，形成在第一介电层上；衬底通孔(TSV)结构，穿透第二介电层和第一介电层并延伸至半导体衬底内，其中，TSV结构包括导电层、环绕导电层的扩散阻挡层和环绕扩散阻挡层的隔离层；以及覆盖层，包括钴，覆盖层形成在TSV结构的导电层的顶面上。
其中，在TSV结构的扩散阻挡层的顶面上形成覆盖层。
该器件还包括：第三介电层，位于第二介电层、TSV结构和覆盖层上；以及接触通孔，形成在第三介电层中并且电连接至TSV结构。
其中，接触通孔与覆盖层物理接触。
其中，接触通孔穿透覆盖层并与TSV结构的导电层物理接触。
该器件还包括：位于第二介电层和第三介电层之间的蚀刻停止层。
其中，TSV结构的顶面与第二介电层的表面基本上平齐。
此外，还提供了一种形成具有衬底通孔(TSV)结构的器件的方法，包括：提供具有正面和背面的半导体衬底；在半导体衬底中邻近正面形成源极/漏极区域；在半导体衬底和源极/漏极区域上形成第一介电层；在第一介电层中形成接触插塞，并使接触插塞电连接至源极/漏极区域；形成覆盖第一介电层的第二介电层；形成穿透第二介电层和第一介电层并延伸至半导体衬底内的开口，开口包括侧壁部分和底部；形成对开口的侧壁部分和底部加衬的隔离层；沿着开口的侧壁部分和底部在隔离层上形成扩散阻挡件；在扩散阻挡件上形成导电层以填充开口；以及在导电层的顶面上形成包括钴的覆盖层。
其中，通过化学汽相沉积(CVD)工艺形成覆盖层。
该方法还包括：在第一介电层和第二介电层之间形成蚀刻停止层。
该方法还包括：在形成开口之前，在第二介电层中形成金属层。
附图说明
为了更全面地理解实施例及其优势，现将结合附图所进行的以下描述作为参考，其中：
图1至图6是根据一些示例性实施例的在形成第一级金属层之前具有衬底通孔结构的器件在制造的中间阶段的截面图；
图7至图9是根据一些示例性实施例的在形成第一级金属层之后具有衬底通孔结构的器件在制造的中间阶段的截面图；以及
图10和图11是根据又一可选实施例的在形成第二级金属层之后形成的具有衬底通孔结构的器件的截面图。
具体实施方式
应该理解，以下公开内容提供了许多不同的实施例或实例以实施各个实施例的不同特征。以下描述部件和布置的具体实例以简化本发明。然而，本发明可以以多种不同的形式实施，并且不应将本发明解释为限制于本文所阐述的实施例；相反，提供这些实施例将使说明书更深入和完整，并且将本发明的内容完全地传达给本领域普通技术人员。然而，应该理解，在没有这些具体细节的情况下也可以实施一个或多个实施例。
在附图中，为了清楚起见，增大了层和区域的厚度和宽度。在附图中相似的参考标号表示相似的元件。事实上，在附图中示出的元件和区域是示例性的，并且因此，附图中示出的相关尺寸或间距并不用于限制本发明的范围。
图1至图6是根据一些实施例的示出用于形成具有衬底通孔(TSV)结构的半导体器件的方法的中间阶段的截面图。
参考图1，提供了用于制造具有TSV结构的器件的半导体衬底10。半导体衬底10可以包括，例如，块状硅(掺杂或非掺杂的)或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料(诸如硅)层。例如，绝缘层可以为埋氧(BOX)层或氧化硅层。在衬底(典型地硅或玻璃衬底)上提供绝缘层。也可以使用诸如多层或梯度衬底的其他衬底。在半导体衬底10的正面10A上形成金属氧化物半导体(MOS)晶体管12。MOS晶体管12可以包括N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件。在实施例中，MOS晶体管12包括栅极介电层14、栅电极16以及位于栅极介电层14和栅电极16的侧壁上的栅极间隔件18。在半导体衬底10中形成源极和漏极区域20(在下文中称为源极/漏极区域)。根据相应MOS晶体管12的导电类型，使用p型或n型杂质掺杂源极/漏极区域20。源极/漏极区域20也可以包括用于将应力施加于MOS晶体管12的沟道区域的应力源，其中，应力源可以是硅锗应力源或碳化硅应力源。尽管未示出，但是可以形成源极/漏极硅化物以作为源极/漏极区域20的顶部，和/或作为栅电极16的顶部。栅电极16可以是由金属或金属合金形成的金属栅极，但是，也可以由多晶硅、金属硅化物等来形成栅电极16。在层间介电(ILD)层22中形成栅电极16，且可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、四乙基正硅酸盐氧化物(TEOS)等的氧化物形成ILD层22。在一些实施例中，使用后栅极(gate-late)方法形成栅电极16，但是，也可以采用前栅极(gate-first)方法。栅电极16的顶面可以与ILD层22的顶面平齐。接触插塞24形成在ILD层22中，且其覆盖并电连接至源极/漏极区域20。在一些实施例中，接触插塞24的顶面、栅电极16的顶面和/或ILD层22的顶面彼此平齐。
图1还描述了穿透ILD层22并延伸到半导体衬底10内一定深度的开口26a的形成。在实施例中，开口26a具有侧壁部分27s和底部27b。开口26a可以在半导体衬底10的正面10A和背面10B之间的中间水平停止。例如，在限定开口26a中，在其上形成硬掩模层和图案化的光刻胶层(未在图中示出)，然后实施湿蚀刻或干蚀刻工艺。在开口26a形成之后，去除硬掩模层和光刻胶层。蚀刻工艺可以是：从正面10A蚀刻开口26a以到达约数十微米至数百微米的深度而不会穿过背面10B。蚀刻工艺可以产生具有垂直侧壁形状或锥形侧壁形状的开口26a。在实施例中，开口26a的深度为约20～100μm，且直径为约1.5～15μm。开口26a的高宽比为约5和约10。在一些实施例中，开口26a的高宽比大于10。
接下来，如图2所示，根据实施例，在开口26a中形成包括隔离层28、扩散阻挡层32和导电层34的TSV结构30。在一些实施例中，通过化学机械抛光(CMP)工艺，去除层28、32和34的位于开口26a外的过量材料部分。因此，TSV衬底30的上表面基本上与ILD层22的上表面共平面。
为了防止任何导电材料渗入半导体衬底10的电路的任何有源部分，沉积隔离层28以在开口26a的侧壁部分27s和底部27b处形成内衬。可以由氧化硅、TEOS氧化物、氮化硅、它们的组合等形成隔离层28。可以使用任何不同的技术(包括热氧化、LPCVD(低压化学汽相沉积)、APCVD(常压化学汽相沉积)、PECVD(等离子体增强化学汽相沉积)、ALD(原子层沉积)、PEALD(等离子体增强原子层沉积)和未来开发的沉积工艺)进行沉积。例如，可以采用利用TEOS和O3的LPCVD或PECVD工艺以形成TEOS氧化物膜。
沿着开口26a的侧壁部分27s和底部27b在隔离层28上形成扩散阻挡层32。在一些实施例中，扩散阻挡层32可以防止金属扩散并在金属和电介质之间用作粘合层。难熔金属、难熔金属氮化物、难熔金属硅氮化物以及它们的组合用于扩散阻挡层32。扩散阻挡层32可以包括但不限于难熔材料、TiN、TaN、Ta、Ti、TiSN、TaSN和它们的混合物，或可以抑制铜扩散到ILD层22内的其他材料，扩散阻挡层通过PVD、CVD、ALD或电镀的方法沉积。在实施例中，扩散阻挡层32包括TaN层和Ta层。在另一实施例中，扩散阻挡层32是TiN层。在另一实施例中，扩散阻挡层32是Ti层。
导电层34形成在扩散阻挡层32上并填充开口26a。导电层34包括选自导体材料组成的组的低电阻导体材料，导体材料组成的组包括但不限于铜和铜基合金。例如，铜填充工艺包括金属晶种层沉积和铜电镀。可选地，导电层34包括各种材料，诸如钨、铝、金、银等。
接下来，如图3所示，根据实施例，在导电层34的露出表面上形成覆盖层36。根据一些实施例，覆盖层36从导电层34的露出表面延伸至扩散阻挡层32的露出表面。覆盖层36是包括钴(Co)或钴基合金(诸如CoWBP或CoWP)的金属化层。使用覆盖层36来抑制铜扩散和迁移。通过无电镀工艺、浸镀工艺或CVD工艺，在导电层34和/或扩散阻挡层32的露出表面上选择性地形成覆盖层36。通过使用无电镀或CVD工艺，可以精确地控制覆盖层36的厚度。在一些实施例中，覆盖层36的厚度为约0.1～10μm。覆盖层36可以为单层结构、双层结构或三层结构。在一些实施例中，形成覆盖层36可以提供良好的热稳定性并可以控制TSV结构30的形态(topography)，从而避免由铜挤出(extrusion)导致的通孔打开、电介质破裂或ILD厚度损失。
参考图4，形成第一蚀刻停止层38和第一金属间介电(IMD)层40以覆盖覆盖层36、TSV结构30、ILD层22和接触插塞24。然后，在穿透第一IMD层40和第一蚀刻停止层38的开口中形成包括接触通孔42a、42b和42c的第一级金属层，从而分别电连接(并可以物理连接)至栅电极16、接触插塞24和TSV结构30。在一些实施例中，由氮化硅或其它介电材料形成第一蚀刻停止层38，且由氧化硅、碳氧化硅、TEOS氧化物等形成第一IMD层40。接触通孔42a、42b和42c的形成工艺可以包括：在第一IMD层40和第一蚀刻停止层38中形成开口、使用粘合/阻挡层和诸如钨或铜的金属材料填充开口、以及实施CMP。
通过控制工艺，形成在TSV结构30上的接触通孔42c可以接合(land on)在覆盖层36上或穿透覆盖层36以接触导电层34。在实施例中，如图5A所示，接触通孔42c形成在穿透到第一IMD层40和第一蚀刻停止层38的开口中，从而与覆盖层36物理接触。在另一实施例中，如图5B所示，接触通孔42c形成在穿透第一IMD层40、第一蚀刻停止层38和覆盖层36的开口中，从而与导电层34电连接和物理接触。
在接下来的工艺中，如图6所示，在第一IMD层40上方依次形成第二蚀刻停止层44和第二IMD层46，并且然后，在第二蚀刻停止层44和第二IMD层46中形成包括金属通孔48和金属线50的第二级金属层。第二IMD层46可以由低k介电材料形成，例如，低k介电材料的k值小于约3.0，或小于约2.5。在一些实施例中，使用双镶嵌工艺形成金属通孔48和金属线50，其包括以双镶嵌开口为内衬形成扩散阻挡层(诸如Ti/TiN/Ta/TaN)，以及在开口内的扩散阻挡层上方形成含铜材料。在可选实施例中，使用单镶嵌工艺形成金属通孔48和金属线50中的每一个。形成金属通孔48和金属线50以电连接至接触通孔42a、42b和42c。在接下来的工艺中，可以在金属线50上方形成更多的金属层(未示出)。然后，可以形成另一个蚀刻停止层，并且，可以在更多的介电层中进一步形成金属线和通孔(未示出)以电连接至TSV结构30和接触插塞24。
图7至图9示出了根据可选实施例在形成第一级金属层之后的TSV结构30的形成。除非详细说明，否则实施例中的部件的材料和形成方法与相似部件的材料和形成方法基本相同，这些相似部件在图1至图6所示的实施例中由相似的参考标号表示。因此，在图7至图9中示出的相似部件的细节可以在图1至图6中所示的实施例的论述中找到。
参考图7，在第一蚀刻停止层38和第一IMD层40中形成包括接触通孔42a和42b的第一级金属层之后，形成开口26b以穿透第一IMD层40、第一蚀刻停止层38、ILD层22和半导体衬底10的部分。接下来，如图8所示，在开口26b中形成包括隔离层28、扩散阻挡层32和导电层34的TSV结构30。在实施例中，通过CMP工艺，去除位于开口26b外侧的材料的过量部分，并且因此，TSV结构30的上表面基本上与IMD层40的上表面共平面。根据实施例，接下来，在导电层34的露出表面上形成覆盖层36。根据一些实施例，覆盖层36可以从导电层的露出表面延伸至扩散阻挡层32的露出表面。覆盖层36是包括钴(Co)或钴基合金(诸如CoWBP或CoWP)的金属化层。其后，如图9所示，在位于第一IMD层22上方的第二蚀刻停止层44和第二IMD层46中形成包括金属通孔48和金属线50的第二级金属层。形成金属通孔48和金属线50以电连接至接触通孔42a和42b和TSV结构30。在实施例中，金属通孔48与覆盖层36物理连接。可选地，金属通孔48可以穿透覆盖层36以接合TSV结构30的导电层34。在随后的工艺中，可以在金属线50上方形成更多的金属层(未示出)。然后，可以形成另一个蚀刻停止层，并可以在更多的介电层中进一步形成金属线和通孔(未示出)以电连接至TSV结构30和接触插塞24。
图10和图11示出了根据可选实施例在形成第二级金属层之后的TSV结构30的形成。除非详细说明，否则实施例中的部件的材料和形成方法与相似部件的材料和形成方法基本相同，这些相似部件在图1至图6所示的实施例中由相似的参考标号表示。因此，在图10和图11中示出的相似部件的细节可以在图1至图6中所示的实施例的论述中找到。
参考图10，在第二蚀刻停止层44和第二IMD层46中形成金属通孔48和金属线50之后，形成开口26c以穿透第二IMD层46、第二蚀刻停止层44、第一IMD层40、第一蚀刻停止层38、ILD层22和半导体衬底10的部分。接下来，如图11所示，根据实施例，在开口26c中形成包括隔离层28、扩散阻挡层32和导电层34的TSV结构30。在一些实施例中，通过CMP工艺，去除位于开口26c外侧的材料的过量部分。因此，TVS结构30的上表面基本上与第二IMD层46的上表面共平面。接下来，根据实施例，在导电层34的露出表面上形成覆盖层36。根据一些实施例，覆盖层36可以从导电层的露出表面延伸至扩散阻挡层32的露出表面。覆盖层36是包括钴(Co)或钴基合金(诸如CoWBP或CoWP)的金属化层。在随后的工艺中，可以在金属线50上方形成更多的金属层(未示出)。可以形成另一个蚀刻停止层，并可以在更多的介电层中进一步形成金属线和通孔(未示出)以电连接至TSV结构30和接触插塞24。
根据实施例，一种器件包括：位于半导体衬底上的第一介电层、形成在第一介电层中的栅电极、以及穿透第一介电层并延伸至半导体衬底内的衬底通孔(TSV)结构。TSV结构包括：导电层、环绕导电层的扩散阻挡层以及环绕扩散阻挡层的隔离层。在TSV结构的导电层的顶面上形成包括钴的覆盖层。
根据其他实施例，一种器件包括：形成在半导体衬底上的源极/漏极区域、位于半导体衬底和源极/漏极区域上的第一介电层、形成在第一介电层中并电连接至源极/漏极区域的接触插塞、形成在第一介电层上的第二介电层、穿透第二介电层和第一介电层并延伸至半导体衬底内的衬底通孔(TSV)结构、以及形成在TSV结构的导电层的顶面上的包括钴的覆盖层。TSV结构：包括导电层、环绕导电层的扩散阻挡层以及环绕扩散阻挡层的隔离层。
根据又一实施例，一种形成具有衬底通孔(TSV)结构的器件的方法包括：提供具有正面和背面的半导体衬底；在半导体衬底中邻近正面形成源极/漏极区域；在半导体衬底和源极/漏极区域上形成第一介电层；在第一介电层中形成接触插塞，使其电连接至源极/漏极区域的；形成覆盖第一介电层的第二介电层；形成穿透第二介电层和第一介电层并延伸至半导体衬底内的开口，其中，开口包括侧壁部分和底部；形成作为开口的侧壁部分和底部的内衬的隔离层；沿着开口的侧壁部分和底部在隔离层上形成扩散阻挡层；在扩散阻挡层上形成导电层以填充开口；以及在导电层的顶面上形成包括钴的覆盖层。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，可以对本发明做出各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。作为本领域普通技术人员应理解，根据本发明，可以使用现有的或今后将被开发的用于执行与本发明所述的相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、物质组成、工具、方法或步骤。相应的，附加的权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。此外，每个权利要求构成一个独立的实施例，并且不同权利要求及实施例的组合均在本公开的范围之内。

Claims (18)

1.一种半导体器件，包括：
半导体衬底；
第一介电层，位于所述半导体衬底上；
栅电极，形成在所述第一介电层中；
衬底通孔(TSV)结构，穿透所述第一介电层并延伸至所述半导体衬底内，其中，所述衬底通孔结构包括导电层、环绕所述导电层的扩散阻挡层和环绕所述扩散阻挡层的隔离层；以及
覆盖层，包括钴，所述覆盖层形成在所述衬底通孔结构的所述导电层的顶面上，其中，所述覆盖层的底面低于所述第一介电层的顶面，并且所述覆盖层的顶面高于所述第一介电层的顶面。
2.根据权利要求1所述的半导体器件，其中，在所述衬底通孔结构的所述扩散阻挡层的顶面上形成所述覆盖层。
3.根据权利要求1所述的半导体器件，还包括：
第二介电层，位于所述第一介电层、所述衬底通孔结构和所述覆盖层上；以及
接触通孔，形成在所述第二介电层中并电连接至所述衬底通孔结构。
4.根据权利要求3所述的半导体器件，其中，所述接触通孔与所述覆盖层物理接触。
5.根据权利要求3所述的半导体器件，其中，所述接触通孔穿透所述覆盖层并与所述衬底通孔结构的导电层物理接触。
6.根据权利要求3所述的半导体器件，还包括：位于所述第一介电层和所述第二介电层之间的蚀刻停止层。
7.根据权利要求3所述的半导体器件，还包括：形成在所述第二介电层中并电连接至所述栅电极的另一个接触通孔。
8.根据权利要求1所述的半导体器件，其中，所述覆盖层包括钴基合金，并且所述衬底通孔结构的导电层包括铜。
9.一种半导体器件，包括：
半导体衬底；
源极/漏极区域，形成在所述半导体衬底中；
第一介电层，位于所述半导体衬底和所述源极/漏极区域上；
接触插塞，形成在所述第一介电层中并电连接至所述源极/漏极区域；
第二介电层，形成在所述第一介电层上；
衬底通孔(TSV)结构，穿透所述第二介电层和所述第一介电层并延伸至所述半导体衬底内，其中，所述衬底通孔结构包括导电层、环绕所述导电层的扩散阻挡层和环绕所述扩散阻挡层的隔离层；以及
覆盖层，包括钴，所述覆盖层形成在所述衬底通孔结构的所述导电层的顶面上，其中，所述覆盖层的底面低于所述第二介电层的顶面，并且所述覆盖层的顶面高于所述第二介电层的顶面。
10.根据权利要求9所述的半导体器件，其中，在所述衬底通孔结构的所述扩散阻挡层的顶面上形成所述覆盖层。
11.根据权利要求9所述的半导体器件，还包括：
第三介电层，位于所述第二介电层、所述衬底通孔结构和所述覆盖层上；以及
接触通孔，形成在所述第三介电层中并且电连接至所述衬底通孔结构。
12.根据权利要求11所述的半导体器件，其中，所述接触通孔与所述覆盖层物理接触。
13.根据权利要求11所述的半导体器件，其中，所述接触通孔穿透所述覆盖层并与所述衬底通孔结构的导电层物理接触。
14.根据权利要求11所述的半导体器件，还包括：位于所述第二介电层和所述第三介电层之间的蚀刻停止层。
15.一种形成具有衬底通孔(TSV)结构的器件的方法，包括：
提供具有正面和背面的半导体衬底；
在所述半导体衬底中邻近所述正面形成源极/漏极区域；
在所述半导体衬底和所述源极/漏极区域上形成第一介电层；
在所述第一介电层中形成接触插塞，并使所述接触插塞电连接至所述源极/漏极区域；
形成覆盖所述第一介电层的第二介电层；
形成穿透所述第二介电层和所述第一介电层并延伸至所述半导体衬底内的开口，所述开口包括侧壁部分和底部；
形成对所述开口的侧壁部分和底部加衬的隔离层；
沿着所述开口的侧壁部分和底部在所述隔离层上形成扩散阻挡件；
在所述扩散阻挡件上形成导电层以填充所述开口；以及
在所述导电层的顶面上形成包括钴的覆盖层，其中，所述覆盖层的底面低于所述第二介电层的顶面，并且所述覆盖层的顶面高于所述第二介电层的顶面。
16.根据权利要求15所述的形成具有衬底通孔结构的器件的方法，其中，通过化学汽相沉积(CVD)工艺形成所述覆盖层。
17.根据权利要求15所述的形成具有衬底通孔结构的器件的方法，还包括：
在所述第一介电层和所述第二介电层之间形成蚀刻停止层。
18.根据权利要求15所述的形成具有衬底通孔结构的器件的方法，还包括：
在形成所述开口之前，在所述第二介电层中形成金属层。
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