CN110021559B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。其制作半导体元件的方法是，主要先形成一金属氧化物半导体晶体管于一基底上，然后形成一第一层间介电层于金属氧化物半导体晶体管上，去除部分第一层间介电层以形成一凹槽于金属氧化物半导体晶体管旁，之后再形成一陷阱结构于该凹槽内。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种于金属氧化物半导体晶体管旁制作陷阱结构(trap rich structure)的方法。
背景技术
在无线射频(radio frequency,RF)集成电路应用中，例如RF选频装置(RF switchdevice)或功率放大器(power amplifier device)，其性能经常受到寄生表面电荷(parasitic surface charge)问题的影响。因为寄生表面电荷而产生谐波效应(harmoniceffect)，进而影响装置效能。有数种晶片制作工艺技术用以解决此问题，例如使用绝缘层上覆盖半导体层(semiconductor-on-insulator,SOI)的晶片将电荷与高电阻晶片基板互相隔离。然而现今采用SOI晶片的设计通常过于昂贵，因此如何在更低成本的情况下改良现有制作工艺提升元件整体效能并提供更有竞争力的产品即为现今一重要课题。
发明内容
本发明一实施例公开一种制作半导体元件的方法，其主要先形成一金属氧化物半导体晶体管于一基底上，然后形成一第一层间介电层于金属氧化物半导体晶体管上，去除部分第一层间介电层以形成一凹槽于金属氧化物半导体晶体管旁，之后再形成一陷阱结构于该凹槽内。
本发明另一实施例公开一种半导体元件，其主要包含：一金属氧化物半导体晶体管设于基底上；一陷阱结构设于基底上并位于金属氧化物半导体晶体管旁，其中陷阱结构底部切齐基底上表面；以及一层间介电层设于金属氧化物半导体晶体管以及陷阱结构上。
附图说明
图1至图3为本发明一实施例制作一半导体元件的方法示意图；
图4为本发明一实施例的一半导体元件的结构示意图；
图5为本发明一实施例的一半导体元件的结构示意图；
图6为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12 基底 14 深沟槽隔离结构
16 金属氧化物半导体晶体管 18 金属氧化物半导体晶体管
20 金属氧化物半导体晶体管 22 栅极结构
24 源极/漏极区域 26 深N阱
28 P阱 30 栅极介电层
32 栅极材料层 34 间隙壁
36 第一层间介电层 38 凹槽
40 陷阱结构(陷捕结构) 42 介电层
44 第二层间介电层 46 接触插塞
48 金属内连线 50 层间介电层
52 介质层 54 高介电常数介电层
56 功函数金属层 58 低阻抗金属层
60 凹槽 62 掺杂区
具体实施方式
请参照图1至图3，图1至图3为本发明一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，其中基底12较佳为一具有高阻值的半导体基底，例如具有高阻值的硅基底，然后形成多个由氧化硅所构成的绝缘结构，例如深沟槽隔离结构14于基底12内，再形成至少一金属氧化物半导体晶体管，例如金属氧化物半导体晶体管16、18、20于深沟槽隔离结构14间的基底12上。需注意的是，本实施例虽于基底12上形成三个具有相同导电型式的金属氧化物半导体晶体管16、18、20为例，但金属氧化物半导体晶体管16、18、20的数量以及导电型式等条件均可视制作工艺或产品需求调整，并不局限于此，
在本实施例中，金属氧化物半导体晶体管16、18、20的制作可先依序形成一深阱区以及一阱区于基底12内，再形成栅极结构22以及源极/漏极区域24等晶体管元件于基底12上。其中深阱区以及阱区的导电型式可依据所制备的晶体管型态来调整，例如本实施例的深阱区较佳包含一深N阱26而阱区则较佳包含一P阱28，但均不局限于此。
另外各栅极结构22的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例先栅极制作工艺为例为例，可先依序形成一栅极介电层30或介质层、一由多晶硅所构成的栅极材料层32以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层32与部分栅极介电层30，然后剥除图案化光致抗蚀剂，以于基底12上形成各由图案化的栅极介电层30与图案化的栅极材料层32所构成的栅极结构22。
然后在各栅极结构22侧壁形成至少一间隙壁34，于间隙壁34两侧的基底12中形成源极/漏极区域24及/或外延层，并选择性于源极/漏极区域24及/或外延层的表面形成一金属硅化物(图未示)。在本实施例中，间隙壁34可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁以及一主间隙壁。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。源极/漏极区域24可依据所置备晶体管的导电型式而包含不同掺质，例如可本实施例的源极/漏极区域24较佳包含N型掺质。
接着如图2所示，可选择性形成一接触洞蚀刻停止层(图未示)覆盖各栅极结构22表面，再形成一第一层间介电层36于接触洞蚀刻停止层上。然后可进行一图案转移制作工艺，例如利用一图案化掩模(图未示)为掩模去除金属氧化物半导体晶体管20旁的部分第一层间介电层36以形成一凹槽38暴露出基底12表面，再形成一陷阱结构40于凹槽38内。
在本实施例中，形成陷阱结构40的方式可选择进行一沉积制作工艺，例如利用化学气相沉积方式沉积一介电层42于凹槽38内以及第一层间介电层36表面，其中所沉积的介电层42较佳覆盖第一层间介电层36上表面、凹槽38内的第一层间介电层36侧壁以及凹槽38底部的基底12表面但不填满凹槽38，然后利用例如化学机械研磨制作工艺去除设于第一层间介电层36上表面的部分介电层42，使剩余介电层42呈现约略U型于凹槽38内且介电层42上表面切齐第一层间介电层36上表面。在本实施例中，介电层42较佳包含无掺杂多晶硅或氮化硅，但不局限于此。
另外需注意的是，本实施例所形成的U型陷阱结构40底部虽较佳切齐基底12或栅极结构22底部，但不局限于此，依据本发明其他实施例又可选择于形成凹槽38时控制凹槽38的深度，例如使凹槽38底部略高于基底12表面或深入基底12内，之后再形成沉积介电层42于凹槽38内形成陷阱结构40。换句话说，所形成的U型陷阱结构40底部可略高于旁边的栅极结构22底部且陷阱结构40顶部切齐第一层间介电层36上表面，或陷阱结构40底部略低于栅极结构22底部且陷阱结构40顶部切齐第一层间介电层36上表面，这些实施例均属本发明所涵盖的范围。
随后如图3所示，形成一第二层间介电层44于第一层间介电层36上并覆盖金属氧化物半导体晶体管16、18、20以及陷阱结构40，然后形成接触插塞46于第一层间介电层36以及第二层间介电层44内并电连接金属氧化物半导体晶体管16、18、20。
在本实施例中，第一层间介电层36与第二层间介电层44较佳包含相同材料，例如均由氧化硅所构成，但不局限于此。此外，形成接触插塞46的方式可先进行一图案转移制作工艺，例如可利用一图案化掩模去除栅极结构22旁的部分第二层间介电层44以及部分第一层间介电层36以形成多个接触洞(图未示)并暴露出下面的源极/漏极区域24。然后再于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞46于各接触洞内电连接源极/漏极区域24。
之后可进行后续金属内连线制作工艺以于第二层间介电层44上形成金属间介电层(图未示)以及金属内连线48分别连接各接触插塞46。至此即完成本发明优选实施例的半导体元件的制作。
请继续参照图3，图3另公开本发明一实施例的半导体元件的结构示意图。如图3所示，半导体元件主要包含至少一金属氧化物半导体晶体管，例如金属氧化物半导体晶体管16、18、20于基底12上、一陷阱结构40设于基底12上并位于金属氧化物半导体晶体管16、18、20旁以及层间介电层50设于金属氧化物半导体晶体管16、18、20以及陷阱结构40上。
在本实施例中，层间介电层50又细部包含第一层间介电层36覆盖金属氧化物半导体晶体管16、18、20以及第二层间介电层44设于第一层间介电层36上并同时覆盖金属氧化物半导体晶体管16、18、20及陷阱结构40，其中陷阱结构40底部较佳切齐基底12上表面，陷阱结构40具有U型剖面，陷阱结构40上表面切齐第一层间介电层36上表面，且陷阱结构40较佳包含无掺杂多晶硅或氮化硅等介电材料。
另外半导体元件又包含接触插塞46设于第一层间介电层36以及第二层间介电层44内并电连接至金属氧化物半导体晶体管16、18、20的源极/漏极区域24以及金属内连线48设于第二层间介电层44上并电连接至接触插塞46。在本实施例中，金属内连线48较佳设于陷阱结构40的正上方并完全遮蔽住陷阱结构40，其中陷阱结构40的存在可用来屏蔽金属内连线48至基底12或其他元件间的噪声，由此提升元件的整体效能。
请继续参照图4，图4为本发明一实施例的一半导体元件的结构示意图。如图4所示，相较于前述实施例所公开的陷阱结构40为U型剖面，本发明一实施例又可于沉积介电层42时使介电层42填满凹槽38，再搭配进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)制作工艺使介电层42上表面切齐第一层间介电层36上表面，如此所形成的陷阱结构40的剖面较佳呈现约略矩形，此实施例也属本发明所涵盖的范围。
请继续参照图5，图5为本发明一实施例的一半导体元件的结构示意图。如图5所示，本发明形成陷阱结构40的方式又可选择于形成凹槽60于第一层间介电层36内，然后在不形成前述介电层42的情况下直接进行一离子注入制作工艺，将不导电的掺质，例如硅、锗、碳、氮、或其组合注入凹槽60周围的第一层间介电层36内以形成由掺杂区62所构成的陷阱结构40。换句话说，相较于前述实施例于凹槽38内侧形成由介电材料所构成的陷阱结构40，本实施例可选择于凹槽60外侧利用离子注入制作工艺形成由掺杂区62所构成的陷阱结构40。另外本实施例由掺杂区62所构成的陷阱结构40底部虽较佳切齐基底12或栅极结构22底部，但不局限于此，依据前述实施例又可选择于形成凹槽60时控制凹槽60的深度，使之后由掺杂区62所构成的U型陷阱结构40底部略高于旁边的栅极结构22底部且陷阱结构40顶部切齐第一层间介电层36上表面，或陷阱结构40底部略低于栅极结构22底部且陷阱结构40顶部切齐第一层间介电层36上表面，这些实施例均属本发明所涵盖的范围。
请继续参照图6，图6为本发明一实施例依据后高介电常数介电层制作工艺将前述实施例中由多晶硅材料所构成的栅极结构22转换为金属栅极的剖面示意图。如图6所示，本发明可于前述实施例形成第一层间介电层36后先进行一平坦化制作工艺，例如利用化学机械研磨制作工艺去除部分第一层间介电层36并暴露出由多晶硅材料所构成的栅极材料层32，使栅极材料层32上表面与第一层间介电层36上表面齐平。
随后进行一金属栅极置换制作工艺将各金属氧化物半导体晶体管16、18、20的栅极结构22转换为金属栅极。举例来说，可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(TetramethylammoniumHydroxide,TMAH)等蚀刻溶液来去除栅极结构22中的栅极材料层32甚至栅极介电层30，以于第一层间介电层36中形成凹槽(图未示)。
接着依序形成一选择性介质层52或栅极介电层、一高介电常数介电层54、一功函数金属层56以及一低阻抗金属层58于凹槽内，然后进行一平坦化制作工艺，例如利用CMP去除部分低阻抗金属层58、部分功函数金属层56以及部分高介电常数介电层54以形成金属栅极。以本实施例利用后高介电常数介电层制作工艺所制作的栅极结构为例，所形成的各金属栅极较佳包含一介质层52或栅极介电层、一U型高介电常数介电层54、一U型功函数金属层56以及一低阻抗金属层58。
在本实施例中，高介电常数介电层54包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
功函数金属层56较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层56可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层56可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层56与低阻抗金属层58之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层58则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。
随后可比照前述实施例去除金属氧化物半导体晶体管20旁的部分第一层间介电层36形成凹槽38暴露出基底12表面，形成一陷阱结构40于凹槽38内，形成第二层间介电层44于第一层间介电层36上并覆盖金属氧化物半导体晶体管16、18、20以及陷阱结构40，然后形成接触插塞46于第一层间介电层36以及第二层间介电层44内并电连接金属氧化物半导体晶体管16、18、20。
值得注意的是，由于本实施例将多晶硅栅极转换为金属栅极时已使金属栅极上表面切齐第一层间介电层36上表面，因此后续所形成的陷阱结构40上表面除了切齐第一层间介电层36上表面之外也较佳切齐由金属栅极所构成的栅极结构22上表面。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种制作半导体元件的方法，其特征在于，包含：
形成一金属氧化物半导体晶体管于一基底上；
形成一第一层间介电层于该金属氧化物半导体晶体管上；
去除部分该第一层间介电层以形成一凹槽于该金属氧化物半导体晶体管旁；以及
形成一陷阱结构于该凹槽内，该陷阱结构的上表面切齐该第一层间介电层的上表面。
2.如权利要求1所述的方法，另包含：
形成一第二层间介电层于该金属氧化物半导体晶体管以及该陷阱结构上；
形成一接触插塞于该第一层间介电层以及该第二层间介电层内并电连接该金属氧化物半导体晶体管；以及
形成一金属内连线于该第二层间介电层上并电连接该接触插塞。
3.如权利要求2所述的方法，其中该金属内连线设于该陷阱结构正上方。
4.如权利要求2所述的方法，其中该金属内连线完全遮蔽该陷阱结构。
5.如权利要求2所述的方法，其中该第一层间介电层以及该第二层间介电层包含相同材料。
6.如权利要求1所述的方法，另包含沉积一介电层于该凹槽内以形成该陷阱结构。
7.如权利要求6所述的方法，其中该介电层包含无掺杂多晶硅或氮化硅。
8.如权利要求6所述的方法，还包含利用一化学机械研磨制作工艺去除设于该第一层间介电层上表面的部分该介电层，使该陷阱结构的上表面切齐该第一层间介电层的上表面。
9.如权利要求6所述的方法，其中该介电层为U型。
10.如权利要求1所述的方法，另包含将掺质注入该凹槽周围的该第一层间介电层内以形成该陷阱结构。
11.如权利要求1所述的方法，其中该陷阱结构下表面切齐该基底上表面。
12.一种半导体元件，其特征在于，包含：
金属氧化物半导体晶体管，设于一基底上；
陷阱结构，设于该基底上并位于该金属氧化物半导体晶体管旁，其中该陷阱结构底部切齐该基底上表面；以及
层间介电层，设于该金属氧化物半导体晶体管以及该陷阱结构上，其中该层间介电层包含第一层间介电层，覆盖该金属氧化物半导体晶体管，且该陷阱结构的上表面切齐该第一层间介电层的上表面。
13.如权利要求12所述的半导体元件，其中该层间介电层还包含：
第二层间介电层，设于该第一层间介电层上并覆盖该陷阱结构。
14.如权利要求13所述的半导体元件，其中该第一层间介电层以及该第二层间介电层包含相同材料。
15.如权利要求13所述的半导体元件，另包含：
接触插塞，设于该第一层间介电层以及该第二层间介电层内并电连接该金属氧化物半导体晶体管；以及
金属内连线，设于该第二层间介电层上并电连接该接触插塞。
16.如权利要求15所述的半导体元件，其中该金属内连线设于该陷阱结构正上方。
17.如权利要求15所述的半导体元件，其中该金属内连线完全遮蔽该陷阱结构。
18.如权利要求13所述的半导体元件，其中该陷阱结构包含无掺杂多晶硅或氮化硅。
19.如权利要求13所述的半导体元件，其中该陷阱结构为U型。
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