CN104795350A - 射频集成电路芯片及其形成方法 - Google Patents

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Abstract

一种射频集成电路芯片及其形成方法，所述射频集成电路芯片包括：绝缘体上半导体结构，其包括基底、埋氧化层和半导体衬底，所述半导体衬底中具有浅沟槽隔离结构；填充层，贯穿所述浅沟槽隔离结构和所述埋氧化层，并填充部分所述基底以将所述基底与所述浅沟槽隔离结构和所述埋氧化层隔开；介质层，位于所述半导体衬底、所述浅沟槽隔离结构和所述填充层上；射频器件，位于所述介质层上。由于基底与埋氧化层之间被填充层隔开，因此基底与浅沟槽隔离结构或埋氧化层之间不形成电荷反型层或电荷积聚层，进而防止基底出现类似于沟道的导电层，因而射频器件与基底之间不会存在耦合电容，射频信号通过器件时，不会发生谐波失真，提高射频信号的传输质量。

Description

射频集成电路芯片及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种射频集成电路芯片及其形成方法。
背景技术
射频集成电路（Radio Frequency Integrated Circuit，RFIC），严格来说，是指在0.8GHz以上频段工作的模拟电路，包括微波和毫米波电路。
射频集成电路主要包括滤波器、低噪放放大器（LNA）、压控振荡器（VCO）、混频器、放大/驱动器、频率合成器、功率放大器（PA）和功率管理等电路。用这些射频集成电路可以构成射频收发器，其中，用LNA、VCO、混频器、驱动器等可以构成信号接收链的接受前端，即接收器系统；而频率合成器和功率放大器等则构成发射器。射频集成电路的应用十分广泛。
对于制作在绝缘体上半导体结构（Semiconductor-On-Insulator，SOI）上的射频集成电路芯片（Chip）而言，当射频信号通过射频集成电路中的主动器件和被动器件（如传输线或电感等）时，射频信号会与绝缘体上硅衬底之间耦合，导致谐波失真（Harmonic Distortion），谐波失真对信号的线性特性会产生极大的不利影响。
为此需要一种新的射频集成电路芯片及其形成方法，以防止射频信号与绝缘体上硅衬底之间耦合而导致谐波失真。
发明内容
本发明解决的问题提供一种射频集成电路芯片及其形成方法，以提高射频信号的传输质量。
为解决上述问题，本发明提供一种射频集成电路芯片的形成方法，包括：
提供绝缘体上半导体结构，所述绝缘体上半导体结构从下到上依次包括基底、埋氧化层和半导体衬底，所述半导体衬底中具有浅沟槽隔离结构；
蚀刻所述浅沟槽隔离结构及其下方的埋氧化层直至形成通孔，所述通孔暴露所述基底表面；
沿所述通孔采用各向同性刻蚀方法蚀刻所述基底直至在所述基底形成沟槽；
沉积填充层填充所述沟槽和所述通孔；
在所述半导体衬底、所述浅沟槽隔离结构和所述填充层上形成介质层；
在所述介质层上形成射频器件。
可选的，采用各向同性干法刻蚀方法形成所述沟槽，所述各向同性干法刻蚀方法采用的反应气体包括HBr、Cl2和O2的至少其中之一。
可选的，所述沟槽呈椭球形，并且所述沟槽的深度范围为0.5μm～3μm。
可选的，采用各向同性湿法刻蚀方法形成所述沟槽。
可选的，所述填充层的材料包括无定形硅或者多晶硅。
可选的，采用各向异性干法刻蚀方法形成所述通孔，所述各向异性干法刻蚀方法采用的反应气体包括CF4和CHF3的至少其中之一。
为解决上述问题，本发明还提供了一种射频集成电路芯片，包括：
绝缘体上半导体结构，所述绝缘体上半导体结构从下到上依次包括基底、埋氧化层和半导体衬底，所述半导体衬底中具有浅沟槽隔离结构；
填充层，贯穿所述浅沟槽隔离结构和所述埋氧化层，并填充部分所述基底以将所述基底与所述浅沟槽隔离结构和所述埋氧化层隔开；
介质层，位于所述半导体衬底、所述浅沟槽隔离结构和所述填充层上；
射频器件，位于所述介质层上。
可选的，所述填充层的材料包括无定形硅或者多晶硅。
可选的，所述填充层位于所述基底部分呈椭球形，并且所述填充层位于所述基底部分的厚度范围为0.5μm～3μm。
可选的，所述埋氧化层和所述浅沟槽隔离结构的总厚度范围为2mm～3mm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案提供绝缘体上半导体结构，所述绝缘体上半导体结构包括基底、埋氧化层和半导体衬底，所述半导体衬底中具有浅沟槽隔离结构，然后蚀刻所述浅沟槽隔离结构及其下方的埋氧化层直至形成通孔，所述通孔暴露所述基底表面，之后采用各向同性刻蚀方法通过所述通孔蚀刻所述基底直至形成沟槽，此后沉积填充层填充所述沟槽和所述通孔，其后在所述半导体衬底、所述浅沟槽隔离结构和所述填充层上形成介质层，最后在所述介质层上形成射频器件。由于基底与浅沟槽隔离结构之间被填充层隔开，因此能够防止基底与浅沟槽隔离结构之间形成电荷反型层或者电荷积聚层，进而防止基底出现类似于沟道的导电层，因而射频器件与基底之间不会存在耦合电容，射频信号通过器件时，不会发生谐波失真，提高射频信号的传输质量。
进一步，填充层的材料包括无定形硅或者多晶硅。无论是无定形硅还是多晶硅，都不是单晶结构，因此，即使埋氧化层和浅沟槽隔离结构存在固定电荷，埋氧化层和浅沟槽隔离结构也无法使填充层形成电荷反型层或者电荷积聚层，并且无定形硅或者多晶硅的制作工艺成熟，制作成本低，适合量产。
进一步，采用各向同性干法刻蚀方法形成沟槽，所述各向同性干法刻蚀方法采用的反应气体包括HBr、Cl2和O2的至少其中之一。HBr、Cl2和O2等反应气体形成的等离子体对二氧化硅的蚀刻速率极小，对硅的蚀刻速率较大，因此HBr、Cl2和O2等反应气体形成的等离子体对基底和浅沟槽隔离结构（埋氧化层）有较高的刻蚀选择比，达到对基底的快速蚀刻形成沟槽，同时不对浅沟槽隔离结构（埋氧化层）造成影响。
附图说明
图1是现有射频集成电路芯片剖面结构示意图；
图2至图8是本发明实施例射频集成电路芯片的形成方法各步骤对应结构示意图。
具体实施方式
如图1所示，现有射频集成电路芯片包括绝缘体上半导体结构（未标注），绝缘体上半导体结构包括高电阻基底101（High Resistance handle wafer），位于基底101上的埋氧化层102（Buried Oxide），以及位于埋氧化层102上的半导体衬底103。半导体衬底103中通常制作有浅沟槽隔离结构104（STI），半导体衬底103上还形成有介质层105（通常可以为层间介质层或者金属间介质层），介质层105上形成有器件106（通常可以为主动器件或者被动器件），其中被动器件通常位于浅沟槽隔离结构104上方。
由于埋氧化层102和浅沟槽隔离结构104中不可避免的带有陷阱（trap）电荷等固定电荷，其相当于晶体管中加了电压的栅氧化层，因此其会向位于其下方并且是单晶结构的高电阻基底101产生电场作用，使高电阻基底101出现电荷反型（inversion）层或者电荷积聚（accumulation）层，即：使得高电阻基底101出现类似于沟道（trench）一样的导电层（未示出）。该导电层与器件106之间被埋氧化层102、浅沟槽隔离结构104和介质层105隔开，于是该导电层与器件106之间就会形成耦合电容，由于耦合电容的存在，因此射频信号通过器件106时，会发生谐波失真。
为此，本发明提供一种射频集成电路芯片的形成方法，所述方法提供绝缘体上半导体结构，所述绝缘体上半导体结构包括基底、埋氧化层和半导体衬底，所述半导体衬底中具有浅沟槽隔离结构，然后蚀刻所述浅沟槽隔离结构及其下方的埋氧化层直至形成通孔，所述通孔暴露所述基底表面，之后采用各向同性刻蚀方法通过所述通孔蚀刻所述基底直至形成椭球形沟槽，此后沉积填充层填充所述椭球形沟槽和所述通孔，其后在所述半导体衬底、所述浅沟槽隔离结构和所述填充层上形成介质层，最后在所述介质层上形成射频器件。基底与埋氧化层之间被填充层隔开，防止基底与埋氧化层之间形成电荷反型层或者电荷积聚层，进而防止基底出现类似于沟道的导电层，因此，射频器件与基底之间不会存在耦合电容，射频信号通过器件时，不会发生谐波失真，提高射频信号的传输质量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种射频集成电路芯片的形成方法，请结合参考图2至图8。
请参考图2，首先提供绝缘体上半导体结构（未标注）。
本实施例中，绝缘体上半导体结构包括基底201、埋氧化层202和半导体衬底203，半导体衬底203中具有浅沟槽隔离结构204。
本实施例中，基底201可以为硅基底，也可以为锗基底。基底201通常不掺杂或者仅进行轻掺杂，因此基底201具有较高的电阻。
本实施例中，埋氧化层202可通过为注氧隔离(Separation by ImplantedOxygen，SIMOX)方法、硅片键合方法或智能剥离(Smart Cut)方法形成。
本实施例中，半导体衬底203可以为单晶硅，此时为绝缘体上硅(SOI)；也可以是锗，此时为绝缘体上锗(GeOI)。本实施例以绝缘体上硅为例。半导体衬底203中可以制作有各类射频器件，例如天线、电感、电容、BT滤波器、EMI滤波器、磁珠、还有微带线等。此外，半导体衬底203还可制作有其它各类有源器件和无源器件。
请参考图3，在半导体衬底203上形成掩膜层205，掩膜层205暴露浅沟槽隔离结构204的部分表面。
本实施例中，掩膜层205可以为光刻胶层，光刻胶作为掩膜层205制作工艺和图案化工艺都简单成熟，可以简化制程并节省成本。当然，在本发明的其它实施例中，可以采用其它材料制作掩膜层205。
本实施例中，掩膜层205暴露的浅沟槽隔离结构204表面通常位于整个浅沟槽隔离结构204上表面的中央，并且其面积为浅沟槽隔离结构204上表面总面积的90%以下，以防止后续蚀刻浅沟槽隔离结构204时，破坏浅沟槽隔离结构204周边的有源区域。
请参考图4，以掩膜层205为掩模，蚀刻浅沟槽隔离结构204及其下方的埋氧化层202直至形成通孔206，通孔206暴露基底201表面。
本实施例中，具体可以采用各向异性干法刻蚀方法形成通孔206，所述各向异性干法刻蚀方法采用的反应气体包括CF4和CHF3的至少其中之一。并且，所述各向异性干法刻蚀方法选择在较低温度下进行，从而防止对半导体衬底203上的器件造成破坏。具体的，控制温度范围在20℃～60℃。所述各向异性干法刻蚀方法的功率控制在350W～800W。
本实施例中，埋氧化层202和浅沟槽隔离结构204的总厚度范围可以为2mm～3mm，可以通过控制所述各向异性干法刻蚀方法的刻蚀时间保证埋氧化层202和浅沟槽隔离结构204同时被贯穿。
本实施例中，通孔206同时贯穿浅沟槽隔离结构204和埋氧化层202，因此通孔206暴露基底201表面。通孔206的直径随着浅沟槽隔离结构204的宽度变化可以相应地变化，但是通孔206的直径始终小于浅沟槽隔离结构204的宽度，从而防止通孔206暴露位于半导体衬底203中的器件。
请参考图5，沿图4所示通孔206采用各向同性刻蚀方法蚀刻基底201直至在基底201形成沟槽207。
本实施例中，具体的，可以采用各向同性干法刻蚀方法（例如可以为各向同性反应离子干法刻蚀）形成沟槽207，所述各向同性干法刻蚀方法采用的反应气体包括HBr、Cl2和O2的至少其中之一。HBr、Cl2和O2等反应气体形成的等离子体对二氧化硅的蚀刻速率极小，对硅的蚀刻速率较大，因此HBr、Cl2和O2等反应气体形成的等离子体对基底201和浅沟槽隔离结构204（埋氧化层202）有较高的刻蚀选择比，达到对基底201的快速蚀刻形成沟槽207，同时不对浅沟槽隔离结构204（埋氧化层202）造成影响。
本实施例中，所述各向同性干法刻蚀方法同样选择在较低温度下进行，从而防止对半导体衬底203上的器件造成破坏，但是，相对于通孔206的形成过程而言，形成沟槽207需要提高一定温度和功率，以便能够对基底201进行蚀刻。具体的，控制温度范围在30℃～70℃，功率范围控制在400W～800W。
本实施例中，形成的沟槽207的深度范围为0.5μm～3μm，并且，由于采用的是各向同性干法刻蚀方法，因此沟槽207在宽度方向上比通孔206大1.0μm～6μm（深度范围的两倍），因此沟槽207呈椭球形。
需要说明的是，在本发明的其它实施例中，也可以采用各向同性湿法刻蚀方法形成椭球形沟槽207。但如果采用各向同性湿法刻蚀方法，则在进行蚀刻之前，最好先对被通孔206暴露的基底201表面进行离子注入（IMP），从而使基底201中的单晶结构被破坏，从而方便后续的各向同性湿法蚀刻。
本实施例中，通过采用各向同性刻蚀方法形成沟槽207，沟槽207的横截面积大于通孔206的横截面积，沟槽207的深度基本等于沟槽207从通孔206向外拓张的宽度，即沟槽207形成椭球形，保证后续填充层除了位于浅沟槽隔离结构204下方，同时还向四周拓展延伸至位于半导体衬底203下方，以便填充层能够屏蔽更大面积的基底201。
请参考图6，沉积填充层208填充沟槽207和通孔206，填充层208同时覆盖半导体衬底203表面和剩余浅沟槽隔离结构204表面。
本实施例中，由于沟槽207呈（截顶）椭球形，因此在所形成的填充层208中，位于基底201部分的填充层呈（截顶）椭球形。
本实施例中，填充层208的材料包括无定形硅或者多晶硅。无论是无定形硅还是多晶硅，都不是单晶结构，因此，即使埋氧化层202和浅沟槽隔离结构204存在固定电荷，埋氧化层202和浅沟槽隔离结构204也无法使填充层208形成电荷反型层或者电荷积聚层，而填充层208填充在基底201与埋氧化层202和浅沟槽隔离结构204之间，可以防止基底201和埋氧化层202之间，以及基底201和剩余浅沟槽隔离结构204之间，形成电荷反型层或者电荷积聚层，进而防止基底201出现类似于沟道的导电层，因此，后续射频器件与基底201之间不会存在耦合电容。并且无定形硅或者多晶硅的制作工艺成熟，制作成本低，适合量产。
具体的，可以利用硅烷作为反应气体沉积形成无定形硅薄膜或者多晶硅薄膜。控制沉积工艺的温度于600℃～650℃的时候，可形成多晶硅薄膜，控制沉积工艺的温度于500℃～550℃的时候，可形成无定形硅薄膜。具体温度可根据不同沉积设备和其它工艺参数调整。
请参考图7，回蚀刻去除位于半导体衬底203表面和剩余浅沟槽隔离结构204表面上的填充层208。
本实施例中，可以采用各向异性干法蚀刻回蚀刻填充层208。
请参考图8，在半导体衬底203、浅沟槽隔离结构204和填充层208上形成介质层。
本实施例中，介质层209可以为层间介质层，也可以为金属间介质层，并且可以是单层结构，也可以是多层结构。
请继续参考图8，在介质层209上形成射频器件210。
本实施例中，位于浅沟槽隔离结构204（部分被填充层208填充）上的射频器件210通常为被动射频器件，例如电感或者传输线等。
本实施例所提供的射频集成电路芯片的形成方法中，先蚀刻浅沟槽隔离结构204及其下方的埋氧化层202直至形成通孔206，之后采用各向同性刻蚀方法通过通孔206蚀刻基底201直至形成椭球形沟槽207，此后沉积填充层208填充椭球形沟槽207和通孔206，其后在半导体衬底203、浅沟槽隔离结构204和填充层208上形成介质层209，最后在介质层209上形成射频器件210。此时，基底201与埋氧化层202和浅沟槽隔离结构204之间被填充层208隔开，防止基底201与埋氧化层202和浅沟槽隔离结构204之间形成电荷反型层或者电荷积聚层，进而防止基底201出现类似于沟道的导电层，因此，射频器件210与基底201之间不会存在耦合电容，射频信号通过射频器件210时，不会发生谐波失真。
本实施例还提供一种射频集成电路芯片，所述射频集成电路芯片可以由上述射频集成电路芯片的形成方法形成，因此，所述射频集成电路芯片如图8所示。
请参考图8，所述射频集成电路芯片包括绝缘体上半导体结构绝缘体上半导体结构（未标注），绝缘体上半导体结构包括基底201、埋氧化层202和半导体衬底203，半导体衬底203中具有浅沟槽隔离结构204。所述射频集成电路芯片还包括填充层208，填充层208贯穿浅沟槽隔离结构204和埋氧化层202，并填充部分基底201以将基底201与埋氧化层202和浅沟槽隔离结构204隔开。所述射频集成电路芯片还包括介质层209和射频器件210。介质层209位于半导体衬底203、浅沟槽隔离结构204和填充层208上。射频器件210位于介质层209上。
本实施例中，填充层208的材料包括无定形硅或者多晶硅，并且填充层208位于基底201部分呈椭球形，从而使填充层208延伸拓展至埋氧化层202下方，填充层208位于基底201部分的厚度范围为0.5μm～3μm。并且，埋氧化层202和浅沟槽隔离结构204的总厚度范围可以为2mm～3mm。更多射频集成电路芯片的结构和性质，可参考前述实施例相关内容。
本实施例所提供的射频集成电路芯片中，基底201与埋氧化层202和浅沟槽隔离结构204之间被填充层208隔开，防止基底201与埋氧化层202和浅沟槽隔离结构204之间形成电荷反型层或者电荷积聚层，进而防止基底201出现类似于沟道的导电层，因此，射频器件210与基底201之间不会存在耦合电容，射频信号通过射频器件210时，不会发生谐波失真，提高射频信号的传输质量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种射频集成电路芯片的形成方法，其特征在于，包括：
提供绝缘体上半导体结构，所述绝缘体上半导体结构从下到上依次包括基底、埋氧化层和半导体衬底，所述半导体衬底中具有浅沟槽隔离结构；
蚀刻所述浅沟槽隔离结构及其下方的埋氧化层直至形成通孔，所述通孔暴露所述基底表面；
沿所述通孔采用各向同性刻蚀方法蚀刻所述基底直至在所述基底形成沟槽；
沉积填充层填充所述沟槽和所述通孔；
在所述半导体衬底、所述浅沟槽隔离结构和所述填充层上形成介质层；
在所述介质层上形成射频器件。
2.如权利要求1所述的形成方法，其特征在于，采用各向同性干法刻蚀方法形成所述沟槽，所述各向同性干法刻蚀方法采用的反应气体包括HBr、Cl2和O2的至少其中之一。
3.如权利要求1所述的形成方法，其特征在于，所述沟槽呈椭球形，并且所述沟槽的深度范围为0.5μm～3μm。
4.如权利要求3所述的形成方法，其特征在于，采用各向同性湿法刻蚀方法形成所述沟槽。
5.如权利要求1所述的形成方法，其特征在于，所述填充层的材料包括无定形硅或者多晶硅。
6.如权利要求1所述的形成方法，其特征在于，采用各向异性干法刻蚀方法形成所述通孔，所述各向异性干法刻蚀方法采用的反应气体包括CF4和CHF3的至少其中之一。
7.一种射频集成电路芯片，其特征在于，包括：
绝缘体上半导体结构，所述绝缘体上半导体结构从下到上依次包括基底、埋氧化层和半导体衬底，所述半导体衬底中具有浅沟槽隔离结构；
填充层，贯穿所述浅沟槽隔离结构和所述埋氧化层，并填充部分所述基底以将所述基底与所述浅沟槽隔离结构和所述埋氧化层隔开；
介质层，位于所述半导体衬底、所述浅沟槽隔离结构和所述填充层上；
射频器件，位于所述介质层上。
8.如权利要求7所述的射频集成电路芯片，其特征在于，所述填充层的材料包括无定形硅或者多晶硅。
9.如权利要求7所述的射频集成电路芯片，其特征在于，所述填充层位于所述基底部分呈椭球形，并且所述填充层位于所述基底部分的厚度范围为0.5μm～3μm。
10.如权利要求7所述的射频集成电路芯片，其特征在于，所述埋氧化层和所述浅沟槽隔离结构的总厚度范围为2mm～3mm。
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