JP2003174082A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003174082A JP2003174082A JP2001372227A JP2001372227A JP2003174082A JP 2003174082 A JP2003174082 A JP 2003174082A JP 2001372227 A JP2001372227 A JP 2001372227A JP 2001372227 A JP2001372227 A JP 2001372227A JP 2003174082 A JP2003174082 A JP 2003174082A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- groove
- substrate
- semiconductor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 安価で、ノイズの伝搬が低減されるように改
良された高周波用シリコン半導体装置を提供することを
主要な目的とする。 【解決手段】 半導体基板１を溝１０が上下に貫通して
いる。溝１０内に絶縁物１１が埋め込まれている。半導
体基板１の上にゲート電極２を含むトランジスタが形成
されている。トランジスタに配線３が接続されている。
この発明によれば、半導体基板１を貫通する溝１０を設
けたことにより、半導体基板１を介したノイズの伝搬を
低減することができる。
良された高周波用シリコン半導体装置を提供することを
主要な目的とする。 【解決手段】 半導体基板１を溝１０が上下に貫通して
いる。溝１０内に絶縁物１１が埋め込まれている。半導
体基板１の上にゲート電極２を含むトランジスタが形成
されている。トランジスタに配線３が接続されている。
この発明によれば、半導体基板１を貫通する溝１０を設
けたことにより、半導体基板１を介したノイズの伝搬を
低減することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に、半導体
装置に関するものであり、より特定的には、安価で、ノ
イズの伝搬を低減することができるように改良された半
導体装置に関する。
装置に関するものであり、より特定的には、安価で、ノ
イズの伝搬を低減することができるように改良された半
導体装置に関する。
【０００２】この発明は、また、そのような半導体装置
の製造方法に関する。
の製造方法に関する。
【０００３】
【従来の技術】図１２は、従来の高周波用シリコン半導
体装置の断面図である。シリコン基板１中に、酸化膜層
５が形成されている。酸化膜層５の上に、トレンチ分離
６が形成されている。シリコン基板１の上にトランジス
タのゲート電極２をトランジスタの形成されている。ト
ランジスタに、配線３が接続されている。トランジスタ
や配線間の絶縁のために、シリコン基板１の上に層間絶
縁膜４が形成されている。
体装置の断面図である。シリコン基板１中に、酸化膜層
５が形成されている。酸化膜層５の上に、トレンチ分離
６が形成されている。シリコン基板１の上にトランジス
タのゲート電極２をトランジスタの形成されている。ト
ランジスタに、配線３が接続されている。トランジスタ
や配線間の絶縁のために、シリコン基板１の上に層間絶
縁膜４が形成されている。
【０００４】このように、従来の高周波用シリコン半導
体装置においては、高抵抗シリコン基板をベースとした
ＳＯＩ（Silicon on Insulator）基板を用い、さらにト
レンチ分離などの分離技術と組合せることにより、クロ
ストークノイズの低減を図っている。すなわち、トレン
チ分離６によって、ノイズを発生する回路ブロックとノ
イズレベルを低く抑えたい回路ブロックを分離し、シリ
コン基板１を伝搬するノイズを低減する構成となってい
る。
体装置においては、高抵抗シリコン基板をベースとした
ＳＯＩ（Silicon on Insulator）基板を用い、さらにト
レンチ分離などの分離技術と組合せることにより、クロ
ストークノイズの低減を図っている。すなわち、トレン
チ分離６によって、ノイズを発生する回路ブロックとノ
イズレベルを低く抑えたい回路ブロックを分離し、シリ
コン基板１を伝搬するノイズを低減する構成となってい
る。
【０００５】
【発明が解決しようとする課題】このような高周波用シ
リコン半導体装置は、送受信用の数ＧＨｚ帯の高周波を
発生するものであり、携帯電話、無線ローカルエリアネ
ットワーク、その他の高速通信用機器などに利用されて
いる。
リコン半導体装置は、送受信用の数ＧＨｚ帯の高周波を
発生するものであり、携帯電話、無線ローカルエリアネ
ットワーク、その他の高速通信用機器などに利用されて
いる。
【０００６】従来の高周波用シリコン半導体装置は、以
上のように構成されている。ＳＯＩ基板はイオン注入あ
るいはシリコン基板の貼り合わせ、研磨など複雑な工程
を経て製造されるため、従来のシリコン基板に対して、
価格が高いというデメリットがある。
上のように構成されている。ＳＯＩ基板はイオン注入あ
るいはシリコン基板の貼り合わせ、研磨など複雑な工程
を経て製造されるため、従来のシリコン基板に対して、
価格が高いというデメリットがある。
【０００７】この発明は、上記のような問題点を解決す
るためになされたもので、安価に作ることができるよう
に改良された高周波用シリコン半導体装置を提供するこ
とを目的とする。
るためになされたもので、安価に作ることができるよう
に改良された高周波用シリコン半導体装置を提供するこ
とを目的とする。
【０００８】この発明の他の目的は、安価な方法で、シ
リコン基板を伝搬するノイズを低減することができるよ
うに改良された半導体装置を提供することにある。
リコン基板を伝搬するノイズを低減することができるよ
うに改良された半導体装置を提供することにある。
【０００９】この発明の他の目的は、そのような半導体
装置の製造方法を提供することにある。
装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板と、該半導体基板を上下に貫通する溝
と、該半導体基板の上に形成された半導体素子とを備え
る。
置は、半導体基板と、該半導体基板を上下に貫通する溝
と、該半導体基板の上に形成された半導体素子とを備え
る。
【００１１】本発明によれば、半導体基板を貫通する溝
を設けたことにより、半導体基板を介したノイズの伝搬
を低減することができる。
を設けたことにより、半導体基板を介したノイズの伝搬
を低減することができる。
【００１２】請求項２に係る半導体装置は、請求項１に
記載の半導体装置において、上記溝は、ノイズ発生源と
なり得る領域を取り囲むように形成されている。
記載の半導体装置において、上記溝は、ノイズ発生源と
なり得る領域を取り囲むように形成されている。
【００１３】この発明によれば、ノイズ発生源を取り囲
むように溝を形成することで、ノイズ発生源付近から外
へ伝搬するのを抑制することができる。
むように溝を形成することで、ノイズ発生源付近から外
へ伝搬するのを抑制することができる。
【００１４】請求項３に係る半導体装置は、請求項１に
記載の半導体装置において、上記溝は、ノイズレベルを
抑制したい領域を取り囲むように形成されている。
記載の半導体装置において、上記溝は、ノイズレベルを
抑制したい領域を取り囲むように形成されている。
【００１５】この発明によれば、ノイズレベルを抑制し
たい領域を取り囲むように溝を形成することで、その領
域内に侵入するノイズを低減することができる。
たい領域を取り囲むように溝を形成することで、その領
域内に侵入するノイズを低減することができる。
【００１６】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置において、上記溝に埋め込まれた絶
縁物をさらに備える。
に記載の半導体装置において、上記溝に埋め込まれた絶
縁物をさらに備える。
【００１７】この発明によれば、溝を絶縁物で埋め込む
ことで、機械的強度を向上させることができる。
ことで、機械的強度を向上させることができる。
【００１８】請求項５に係る半導体装置は、請求項１に
記載の半導体装置において、上記半導体基板の裏面に絶
縁膜層もしくは接地された金属層が設けられている。
記載の半導体装置において、上記半導体基板の裏面に絶
縁膜層もしくは接地された金属層が設けられている。
【００１９】半導体基板の裏面に絶縁物層もしくは接地
された金属層を形成することで、機械的強度が向上す
る。
された金属層を形成することで、機械的強度が向上す
る。
【００２０】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置において、上記溝は、複数個並列さ
せて設けられている。
に記載の半導体装置において、上記溝は、複数個並列さ
せて設けられている。
【００２１】複数個の溝を並べて設けることにより、ノ
イズレベルをさらに抑制することができる。
イズレベルをさらに抑制することができる。
【００２２】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置において、上記基板はシリコン基板
を含むことを特徴とする。シリコン基板を用いるので安
価に半導体装置を製造することができる。
に記載の半導体装置において、上記基板はシリコン基板
を含むことを特徴とする。シリコン基板を用いるので安
価に半導体装置を製造することができる。
【００２３】請求項８に記載の半導体装置は、請求項１
に記載の半導体装置において、上記半導体基板の厚み
は、３０μｍ〜５０μｍに調節されている。半導体基板
の厚みを３０μｍ〜５０μｍにすることにより、基板中
を貫通する溝を形成しやすくすることができる。
に記載の半導体装置において、上記半導体基板の厚み
は、３０μｍ〜５０μｍに調節されている。半導体基板
の厚みを３０μｍ〜５０μｍにすることにより、基板中
を貫通する溝を形成しやすくすることができる。
【００２４】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置において、上記溝は、平面形状にお
いて四角形状に形成されていることを特徴とする。
に記載の半導体装置において、上記溝は、平面形状にお
いて四角形状に形成されていることを特徴とする。
【００２５】請求項１０に係る方法は、上下に貫通する
溝が形成された半導体基板を有する半導体装置の製造方
法に係る。まず、上記半導体基板の上記溝を形成する部
分を、基板の途中まで掘り下げる。上記掘り下げられた
部分に絶縁物を完全にまたは部分的に埋め込む。上記半
導体基板の上記溝を形成する部分を、基板の反対側か
ら、上記絶縁物が現れるまで掘る。
溝が形成された半導体基板を有する半導体装置の製造方
法に係る。まず、上記半導体基板の上記溝を形成する部
分を、基板の途中まで掘り下げる。上記掘り下げられた
部分に絶縁物を完全にまたは部分的に埋め込む。上記半
導体基板の上記溝を形成する部分を、基板の反対側か
ら、上記絶縁物が現れるまで掘る。
【００２６】請求項１１に記載の方法は、上下に貫通す
る溝が形成された半導体基板を有する半導体装置の製造
方法に係る。まず、上記半導体基板の裏面に絶縁物層を
形成する。上記半導体基板の上記溝を形成する部分を、
基板表面から基板の裏面に至るまで掘り下げる。
る溝が形成された半導体基板を有する半導体装置の製造
方法に係る。まず、上記半導体基板の裏面に絶縁物層を
形成する。上記半導体基板の上記溝を形成する部分を、
基板表面から基板の裏面に至るまで掘り下げる。
【００２７】請求項１２に記載の半導体装置の製造方法
は、請求項１０または１１に記載の半導体装置の製造方
法において、上記溝を、平面形状において四角形状に形
成することを特徴とする。
は、請求項１０または１１に記載の半導体装置の製造方
法において、上記溝を、平面形状において四角形状に形
成することを特徴とする。
【００２８】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００２９】実施の形態１
図１は、実施の形態１に係る高周波用シリコン半導体装
置の断面図である。
置の断面図である。
【００３０】図１を参照して、シリコン基板１中に、基
板を貫通する溝１０が設けられている。溝１０内に、絶
縁物１１が埋め込まれている。シリコン基板１の厚み
は、３０μｍ〜５０μｍにされるのが好ましい。シリコ
ン基板１の上にトランジスタのゲート電極２が形成され
ている。トランジスタに、配線３が接続されている。ト
ランジスタや配線間の絶縁のために、シリコン基板１の
上に絶縁層４が設けられている。溝１０は、ノイズを発
生する回路モジュールまたはノイズレベルを低く抑えた
い回路モジュールを取り囲むように設けられている。
板を貫通する溝１０が設けられている。溝１０内に、絶
縁物１１が埋め込まれている。シリコン基板１の厚み
は、３０μｍ〜５０μｍにされるのが好ましい。シリコ
ン基板１の上にトランジスタのゲート電極２が形成され
ている。トランジスタに、配線３が接続されている。ト
ランジスタや配線間の絶縁のために、シリコン基板１の
上に絶縁層４が設けられている。溝１０は、ノイズを発
生する回路モジュールまたはノイズレベルを低く抑えた
い回路モジュールを取り囲むように設けられている。
【００３１】溝１０により、半導電性のシリコン基板１
は２つの部分に分離され、ノイズの伝搬が抑制される。
本実施の形態によれば、基板は通常のシリコン基板でよ
く、高価なＳＯＩ基板を使用する必要がない。したがっ
て、安価に、ノイズの伝搬が低減されるように改良され
た高周波用シリコン半導体装置が得られる。
は２つの部分に分離され、ノイズの伝搬が抑制される。
本実施の形態によれば、基板は通常のシリコン基板でよ
く、高価なＳＯＩ基板を使用する必要がない。したがっ
て、安価に、ノイズの伝搬が低減されるように改良され
た高周波用シリコン半導体装置が得られる。
【００３２】なお、このような半導体装置の製造方法に
ついては、後述する。実施の形態２ 図１を参照して、シリコン基板１を貫通する溝１０は、
絶縁物１１で埋め込まれているが、このような固体絶縁
物がなくてもよく、中空にしてもよい。この場合、溝１
１を絶縁物で埋め込む工程を省略することができ、製造
工程をさらに簡略化することができるという利点があ
る。
ついては、後述する。実施の形態２ 図１を参照して、シリコン基板１を貫通する溝１０は、
絶縁物１１で埋め込まれているが、このような固体絶縁
物がなくてもよく、中空にしてもよい。この場合、溝１
１を絶縁物で埋め込む工程を省略することができ、製造
工程をさらに簡略化することができるという利点があ
る。
【００３３】実施の形態３
１つの半導体装置内にノイズを発生する部分とノイズレ
ベルを小さく抑えたい部分が共存しているとき、ノイズ
の伝搬を抑制する方法として、ノイズを発生源から外へ
出さないようにすることが考えられる。
ベルを小さく抑えたい部分が共存しているとき、ノイズ
の伝搬を抑制する方法として、ノイズを発生源から外へ
出さないようにすることが考えられる。
【００３４】図２に、本実施の形態に係る半導体装置の
平面図を示す。ノイズを発生している回路ブロック２０
を溝１０で囲み、その外であるノイズレベルを低く抑え
たい回路ブロック２１へのノイズ伝搬を低減する。図２
におけるＩ−Ｉ線に沿う断面図は、例えば図１に示す断
面図で表される。
平面図を示す。ノイズを発生している回路ブロック２０
を溝１０で囲み、その外であるノイズレベルを低く抑え
たい回路ブロック２１へのノイズ伝搬を低減する。図２
におけるＩ−Ｉ線に沿う断面図は、例えば図１に示す断
面図で表される。
【００３５】実施の形態４
図３は、実施の形態４に係る高周波用シリコン半導体装
置の平面図である。図２の装置では、回路ブロック２１
へ侵入するノイズを低減するために、ノイズ発生源であ
る回路ブロック２０を溝１０で取り囲む構成を採用して
いる。しかしこの発明はこれに限られるものではなく、
図３に示すように、ノイズレベルを低く抑えたい回路ブ
ロック２１の方を溝１０で取り囲む構成にすることによ
って、ノイズの低減を図ることができる。
置の平面図である。図２の装置では、回路ブロック２１
へ侵入するノイズを低減するために、ノイズ発生源であ
る回路ブロック２０を溝１０で取り囲む構成を採用して
いる。しかしこの発明はこれに限られるものではなく、
図３に示すように、ノイズレベルを低く抑えたい回路ブ
ロック２１の方を溝１０で取り囲む構成にすることによ
って、ノイズの低減を図ることができる。
【００３６】実施の形態５
発生したノイズが大きい場合、あるいは許容ノイズレベ
ルを小さく設定したい場合には、単一の溝だけでは十分
でないことがあり得る。このような場合には、たとえ
ば、図４（断面図）と図５（平面図）に示すように、溝
１０ａ，１０ｂを複数本並べることにより、ノイズレベ
ルをさらに低減させることができる。
ルを小さく設定したい場合には、単一の溝だけでは十分
でないことがあり得る。このような場合には、たとえ
ば、図４（断面図）と図５（平面図）に示すように、溝
１０ａ，１０ｂを複数本並べることにより、ノイズレベ
ルをさらに低減させることができる。
【００３７】なお、図４および図５の装置では、溝が２
本の場合について示しているが、本数を増やせば、さら
に大きな効果が得られる。
本の場合について示しているが、本数を増やせば、さら
に大きな効果が得られる。
【００３８】実施の形態６
図６〜図９は、実施の形態６に係る高周波用シリコン半
導体装置の製造方法を示す図である。
導体装置の製造方法を示す図である。
【００３９】図６を参照して、シリコン基板１の溝を形
成する部分を、基板の途中まで掘り下げ、溝１３を形成
する。
成する部分を、基板の途中まで掘り下げ、溝１３を形成
する。
【００４０】図７を参照して、溝１３内に絶縁物１１を
埋め込む。図８を参照して、シリコン基板１の溝を形成
する部分を、基板の反対側から、絶縁物１１が現われる
まで掘る。図９を参照して、掘り下げられた部分に、絶
縁物１１をさらに埋め込む。この上に、図１を参照し
て、ゲート電極２を含むトランジスタと配線３と絶縁層
４を形成することによって、高周波用シリコン半導体装
置が完成する。
埋め込む。図８を参照して、シリコン基板１の溝を形成
する部分を、基板の反対側から、絶縁物１１が現われる
まで掘る。図９を参照して、掘り下げられた部分に、絶
縁物１１をさらに埋め込む。この上に、図１を参照し
て、ゲート電極２を含むトランジスタと配線３と絶縁層
４を形成することによって、高周波用シリコン半導体装
置が完成する。
【００４１】実施の形態７
図１０〜図１１は、実施の形態７に係る高周波用シリコ
ン半導体装置の製造方法を説明するための図である。図
１０を参照して、シリコン基板１の裏面に絶縁物層また
は接地された金属層１４を形成する。
ン半導体装置の製造方法を説明するための図である。図
１０を参照して、シリコン基板１の裏面に絶縁物層また
は接地された金属層１４を形成する。
【００４２】図１１を参照して、シリコン基板１の溝を
形成する部分を、基板表面から基板の裏面に至るまで掘
り下げ、貫通溝１０を形成する。その後、貫通溝１０内
に、絶縁物を部分的あるいは完全に埋め込み、トランジ
スタと配線を形成することにより、図１に示す高周波用
シリコン半導体装置が得られる。
形成する部分を、基板表面から基板の裏面に至るまで掘
り下げ、貫通溝１０を形成する。その後、貫通溝１０内
に、絶縁物を部分的あるいは完全に埋め込み、トランジ
スタと配線を形成することにより、図１に示す高周波用
シリコン半導体装置が得られる。
【００４３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４４】
【発明の効果】以上説明したように、この発明によれ
ば、従来のシリコン基板と同様の価格で、ノイズの伝搬
が低減された高周波用シリコン半導体装置が得られると
いう効果を奏する。
ば、従来のシリコン基板と同様の価格で、ノイズの伝搬
が低減された高周波用シリコン半導体装置が得られると
いう効果を奏する。
【図１】 実施の形態１に係る高周波用シリコン半導体
装置の断面図である。
装置の断面図である。
【図２】 実施の形態３に係る高周波用シリコン半導体
装置の平面図である。
装置の平面図である。
【図３】 実施の形態４に係る高周波用シリコン半導体
装置の平面図である。
装置の平面図である。
【図４】 実施の形態５に係る高周波用シリコン半導体
装置の断面図である。
装置の断面図である。
【図５】 図４に示す装置の平面図である。
【図６】 実施の形態６に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図７】 実施の形態６に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
順序の第２の工程における半導体装置の断面図である。
【図８】 実施の形態６に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
順序の第３の工程における半導体装置の断面図である。
【図９】 実施の形態６に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
順序の第４の工程における半導体装置の断面図である。
【図１０】 実施の形態７に係る高周波用シリコン半導
体装置の製造方法の順序の第１の工程における半導体装
置の断面図である。
体装置の製造方法の順序の第１の工程における半導体装
置の断面図である。
【図１１】 実施の形態７に係る高周波用シリコン半導
体装置の製造方法の順序の第２の工程における半導体装
置の断面図である。
体装置の製造方法の順序の第２の工程における半導体装
置の断面図である。
【図１２】 従来の高周波用シリコン半導体装置の断面
図である。
図である。
１ シリコン基板、２ トランジスタのゲート電極、３
配線、４ 絶縁層、１０ 貫通溝、１１ 絶縁物。
配線、４ 絶縁層、１０ 貫通溝、１１ 絶縁物。
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板を上下に貫通する溝と、 前記半導体基板の上に形成された半導体素子とを備えた
半導体装置。 - 【請求項２】 前記溝は、ノイズ発生源となり得る領域
を取り囲むように形成されている、請求項１に記載の半
導体装置。 - 【請求項３】 前記溝は、ノイズレベルを抑制したい領
域を取り囲むように形成されている、請求項１に記載の
半導体装置。 - 【請求項４】 前記溝に埋め込まれた絶縁物をさらに備
える、請求項１に記載の半導体装置。 - 【請求項５】 前記半導体基板の裏面に絶縁膜層もしく
は接地された金属層が設けられている、請求項１に記載
の半導体装置。 - 【請求項６】 前記溝は、複数個並列させて設けられて
いる、請求項１に記載の半導体装置。 - 【請求項７】 前記基板は、シリコン基板を含む請求項
１に記載の半導体装置。 - 【請求項８】 前記半導体基板の厚みは、３０μｍ〜５
０μｍに調節されている、請求項１に記載の半導体装
置。 - 【請求項９】 前記溝は、平面形状において四角形状に
形成されている、請求項１に記載の半導体装置。 - 【請求項１０】 上下に貫通する溝が形成された半導体
基板を有する半導体装置の製造方法であって、 前記半導体基板の前記溝を形成する部分を、基板の途中
まで掘り下げる工程と、 前記掘り下げられた部分に完全に、または部分的に絶縁
物を埋め込む工程と、 前記半導体基板の前記溝を形成する部分を、基板の反対
側から、前記絶縁物が現れるまで掘る工程と、を備えた
半導体装置の製造方法。 - 【請求項１１】 上下に貫通する溝が形成された半導体
基板を有する半導体装置の製造方法であって、 前記半導体基板の裏面に絶縁物層を形成する工程と、 前記半導体基板の前記溝を形成する部分を、基板表面か
ら基板の裏面に至るまで掘り下げる工程と、を備えた半
導体装置の製造方法。 - 【請求項１２】 前記溝は、平面形状において四角形状
に形成する、請求項１０または１１に記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372227A JP2003174082A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置およびその製造方法 |
| US10/164,427 US6787874B2 (en) | 2001-12-06 | 2002-06-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372227A JP2003174082A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174082A true JP2003174082A (ja) | 2003-06-20 |
Family
ID=19181154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001372227A Pending JP2003174082A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6787874B2 (ja) |
| JP (1) | JP2003174082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010016296A (ja) * | 2008-07-07 | 2010-01-21 | Seiko Instruments Inc | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003174082A (ja) * | 2001-12-06 | 2003-06-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3765314B2 (ja) * | 2004-03-31 | 2006-04-12 | セイコーエプソン株式会社 | マスク、マスクの製造方法、電気光学装置の製造方法および電子機器 |
| SE533579C2 (sv) * | 2007-01-25 | 2010-10-26 | Silex Microsystems Ab | Metod för mikrokapsling och mikrokapslar |
| US8710568B2 (en) * | 2007-10-24 | 2014-04-29 | Denso Corporation | Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same |
| US7911023B2 (en) * | 2007-11-06 | 2011-03-22 | Denso Corporation | Semiconductor apparatus including a double-sided electrode element and method for manufacturing the same |
| US9673275B2 (en) | 2015-10-22 | 2017-06-06 | Qualcomm Incorporated | Isolated complementary metal-oxide semiconductor (CMOS) devices for radio-frequency (RF) circuits |
| US10546816B2 (en) * | 2015-12-10 | 2020-01-28 | Nexperia B.V. | Semiconductor substrate with electrically isolating dielectric partition |
| JP6584977B2 (ja) | 2016-02-24 | 2019-10-02 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3343256A (en) * | 1964-12-28 | 1967-09-26 | Ibm | Methods of making thru-connections in semiconductor wafers |
| US3801949A (en) * | 1973-03-08 | 1974-04-02 | Rca Corp | Thermal detector and method of making the same |
| US3963489A (en) * | 1975-04-30 | 1976-06-15 | Western Electric Company, Inc. | Method of precisely aligning pattern-defining masks |
| US4238278A (en) * | 1979-06-14 | 1980-12-09 | International Business Machines Corporation | Polycrystalline silicon oxidation method for making shallow and deep isolation trenches |
| US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| JP2604071B2 (ja) * | 1991-05-14 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
| US5453713A (en) * | 1992-07-06 | 1995-09-26 | Digital Equipment Corporation | Noise-free analog islands in digital integrated circuits |
| US5485029A (en) * | 1994-06-30 | 1996-01-16 | International Business Machines Corporation | On-chip ground plane for semiconductor devices to reduce parasitic signal propagation |
| US5864168A (en) * | 1997-02-18 | 1999-01-26 | Texas Instruments Incorporated | Apparatus and method for reduced substrate noise coupling |
| JP2003174082A (ja) * | 2001-12-06 | 2003-06-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-12-06 JP JP2001372227A patent/JP2003174082A/ja active Pending
-
2002
- 2002-06-10 US US10/164,427 patent/US6787874B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010016296A (ja) * | 2008-07-07 | 2010-01-21 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030107061A1 (en) | 2003-06-12 |
| US6787874B2 (en) | 2004-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5209301B2 (ja) | 混合信号についての基板クロストークを低減する技術及びｒｆ回路設計 | |
| KR100423780B1 (ko) | 반도체 기판 및 그의 제조 방법 | |
| US7906381B2 (en) | Method for integrating silicon-on-nothing devices with standard CMOS devices | |
| US6387720B1 (en) | Waveguide structures integrated with standard CMOS circuitry and methods for making the same | |
| EP1291907A3 (en) | Method of making high-voltage semiconductor devices | |
| US6635550B2 (en) | Semiconductor on insulator device architecture and method of construction | |
| US20020195637A1 (en) | Semiconductor device having trench capacitor formed in SOI substrate, and method of manufacturing the same | |
| US7651921B2 (en) | Semiconductor device having a frontside contact and vertical trench isolation and method of fabricating same | |
| JP2008041901A (ja) | 半導体装置及びその製造方法 | |
| JP2018077264A (ja) | 半導体装置およびその製造方法 | |
| JP3582890B2 (ja) | 半導体装置 | |
| JP2003174082A (ja) | 半導体装置およびその製造方法 | |
| US6844236B2 (en) | Method and structure for DC and RF shielding of integrated circuits | |
| US6191467B1 (en) | Semiconductor device and method for fabricating the same | |
| CN109545776B (zh) | 集成电路中的屏蔽 | |
| JPH0945904A (ja) | 半導体装置およびその製造方法 | |
| US7476574B2 (en) | Method for forming an integrated circuit semiconductor substrate | |
| JP2001237249A (ja) | 半導体装置およびその製造方法 | |
| JP2004253633A (ja) | 半導体装置及びその製造方法 | |
| US6175135B1 (en) | Trench contact structure of silicon on insulator | |
| JP2006148002A (ja) | 半導体装置およびその製造方法 | |
| KR20070067441A (ko) | 중첩된 셀 구조에서 트랜지스터의 제조 방법 | |
| KR20050091500A (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH11214502A (ja) | 半導体装置およびその製造方法 | |
| KR20000003958A (ko) | 반도체소자의 매립배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040927 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041202 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060214 |