KR100423780B1 - 반도체 기판 및 그의 제조 방법 - Google Patents

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Abstract

반도체 기판 장치는 요철면을 포함하는 제 1 반도체 기판 및 표면에 절연막을 갖는 제 2 반도체 기판을 포함한다. 제 1 반도체 기판의 요철면과 제 2 반도체 기판의 표면에 제공되는 절연막이 서로 접촉하도록 제 1 반도체 기판 및 제 2 반도체 기판을 접합하여, 반도체 기판 장치 내에 공동을 형성한다.

Description

반도체 기판 및 그의 제조 방법 {SEMICONDUCTOR SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 기판과 금속 배선, 수동 소자, 능동 소자 등의 회로 소자들 사이에서 기생 커패시턴스가 발생하는 반도체 기판 장치 및 그 반도체 기판 장치를 제조하는 방법에 관한 것이다.
최근, 디지털 휴대 전화 및 PHS (personal handy-phone system) 장치 등의 디지털 코드리스 전화와 같은 휴대용 정보 장치를 포함하는 무선 통신을 사용하는 이동 멀티미디어 시장이 확대되고 있다. 이동 멀티미디어 장치를 생산하는 업체의 연구소, 대학 등에서는 이동 멀티미디어 장치에서 사용되는 고주파 장치 (예를 들어, 박막 트랜지스터) 의 고주파 특성을 향상시키는 기술이 활발히 연구되고 있다. 고주파 특성을 향상시키는 방법 중 하나는, 실리콘 기판 등의 반도체 기판과 금속 배선 등의 배선을 포함하고 수동 소자 및 능동 소자 등의 소자들을 포함하는 회로 소자들 사이에서 발생하는 기생 커패시턴스를 감소시키는 것이다.
고주파 특성을 향상시키기 위해 기생 커패시턴스를 감소시킨 반도체 장치를 제조하는 방법은, 예를 들어, 일본 특허공개공보 제03-196644호 (이하, "종래기술 1" 이라 함) 및 IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 45, No. 5, May 1998, pp. 1039-1045 (이하, "종래기술 2" 라 함) 에 개시되어 있다.
우선, 종래기술 1의 방법을 도 4a 내지 4d를 참조하여 설명하기로 한다.
도 4a 내지 4d 는 기생 커패시턴스가 감소된 반도체 집적회로의 제조 방법의각 단계를 나타내는 단면도들이다.
(1) 도 4a 에 도시된 바와 같이, 회로 소자 (미도시) 를 포함하는 반도체 기판 (1) 의 상면에서 본딩 패드 (2) 가 소정 위치에 제공된다. 반도체 기판 (1) 은 약 150 ㎛ 의 두께를 갖도록 바닥면으로부터 연마된다.
(2) 도 4b 에 도시된 바와 같이, 본딩 패드 (2) 를 덮도록 반도체 기판 (1) 의 상면 및 바닥면 전체에 각각 2 내지 5 ㎛ 의 두께를 갖는 포토레지스트층들 (7, 8) 을 형성한다. 그 후, 본딩 패드 (2) 와 대향하는 위치에서 반도체 기판 (1) 의 바닥면의 포토레지스트층 (8) 내에 오프닝 (8a) 을 형성한다.
(3) 도 4c 에 도시된 바와 같이, 포토레지스트층들 (7, 8) 을 마스크로 사용하여 등방성 습식 에칭에 의해 반도체 기판 (1) 의 바닥부 내에 공동 (3) 을 형성한다. 이때, 1 내지 4 : 1 : 1 의 비율로 황산, 과산화수소, 물을 포함하는 에천트를 사용한다.
(4) 도 4d 에 도시된 바와 같이, 포토레지스트층들 (7, 8) 을 제거한다. 그 후, 공동 (3) 의 내부 표면에 실리콘 질화막 (6) 을 증착한다. 다음에, 결과물인 적층체를 세라믹 패키지 (4) 의 금속화층 (5) 상에 장착한다.
단계 (1) 내지 (4) 에 의해 제조된 반도체 집적회로에서, 공동 (3) 은 본딩 패드 (2) 와 대향하는 위치에서 반도체 기판 (1) 의 바닥부 내에 형성된다. 이러한 위치에 공동 (3) 을 제공함으로써, 반도체 기판 (1) 과 본딩 패드 (2) 사이에서 발생하는 기생 커패시턴스를 감소시킬 수 있다.
다음, 종래기술 2 의 방법을 설명하기로 한다. 종래기술 2 는 기판과 회로 소자 사이에서 발생하는 기생 커패시턴스를 감소시킨 반도체 장치 (예를 들어, SOI (silicon on insulator) 기판 장치) 를 제조하는 방법을 기술하고 있다. 수동 소자인 반도체 장치의 인덕터는 반도체 장치와 함께 고주파 장치에서 사용된다. 기판과 인덕터 사이에서 발생하는 기생 커패시턴스가 감소되고, 이에 따라 인덕터의 품질이 향상된다. 따라서, 고주파 장치의 고주파 특성을 향상시키게 된다.
도 5a 내지 5e 는 반도체 장치의 제조 방법의 각 단계를 나타내는 단면도들이다.
(1) 도 5a 에 도시된 바와 같이, 300 ㎚ 의 두께를 갖는 SOI 기판 (10) 상에 두께가 70 ㎚ 인 절연층 (11) 을 적층한다. 다음에, 절연층 (11) 상에 LOCOS (Local Oxidation of Silicon) 방법으로 소자 분리막 (12) 및 2 개의 게이트 산화막 (13) 을 형성한다. 2 개의 게이트 산화막 (13) 은 소자분리막 (12) 을 사이에 두고 배치되어 있다. 각각의 게이트 산화막 (13) 상에 게이트 전극 (14) 을 형성한다.
(2) 도 5b 에 도시된 바와 같이, 각각의 게이트 전극 (14) 및 각각의 게이트 전극의 양옆에 형성된 소오스 영역 및 드레인 영역 상에 선택적인 CVD (Chemical Vapor Deposition) 방법으로 텅스텐 (W) 막 (15) 을 성장시킨다. 이에 따라, 복수개의 소자들 (19) 이 형성된다.
(3) 도 5c 에 도시된 바와 같이, 소오스 영역 및 드레인 영역 상부의 텅스텐막 (15) 상에 3 층의 금속 배선을 형성한다. 3 층 금속 배선의 상면에 인덕터를 형성하는 알루미늄 (Al) 배선 (16) 을 형성한다. 다음에, 패시베이션 공정을 수행한다. 이에 따라, 회로 소자가 형성된다.
(4) 도 5d 에 도시된 바와 같이, 이방성 에칭으로 오프닝 (17) 을 제공한다. 오프닝 (17) 은 3 층 금속 배선의 상면으로부터 SOI 기판 (10) 의 상면까지 적층체를 관통한다.
(5) 도 5e 에 도시된 바와 같이, SOI 기판 (10) 의 상면으로부터 약 100 ㎚ 의 깊이를 갖는 공동 (18) 을 형성한다. 공동 (18) 은 오프닝 (17) 을 통하여 SF6를 주입하는 등방성 에칭에 의해 형성한다. 공동 (18) 은 오프닝 (17) 에 가장 근접한 소자 (19) 중 하나의 하부로 확장한다.
단계 (1) 내지 (5) 를 수행한 결과로서, 공동 (18) 을 제공하여 SOI 기판 (10) 과 인덕터 (16) 사이에 발생하는 기생 커패시턴스를 감소시킨 반도체 장치가 제공된다. 그러한 구조의 반도체 장치는 인덕터 (16) 의 고주파 특성을 향상시킬 수 있다.
종래기술 1 및 2 각각에 기재된 방법들에 의하면, 기판과 회로 소자들 사이에서 발생하는 기생 커패시턴스는 회로 소자들 (배선, 소자 등) 하부의 반도체 기판 내에 저유전상수를 갖는 공동을 형성함으로써 감소시킬 수 있다.
그러나, 이러한 방법들은 다음의 문제들을 갖는다.
(1) LSI 등을 제조하기 위해 반도체 기판 상에 회로 소자 등을 형성한 후에반도체 기판 내에 공동을 형성하는 것이 요구된다. 따라서, 제조 방법의 단계들의 수가 증가하고 기판 상에 형성된 회로 소자들이 공동을 형성할 때 손상될 수도 있다.
(2) 특히, 종래기술 2의 방법에서는, 회로 소자들을 갖는 상면으로부터 반도체 장치의 반도체 기판을 관통하는 오프닝을 형성하기 위한 영역을 확보하는 것이 요구된다. 따라서, 다층 배선의 배열이 복잡해지고 회로 소자들이 서로 근접하게 위치되는 경우에, 오프닝을 정확히 형성하는 것이 어려워진다.
도 1a 내지 1e 는 본 발명의 제 1 실시예에 의한 반도체 기판 장치의 제조 방법의 각 단계를 나타낸 단면도.
도 2 는 본 발명의 제 1 실시예에 의한 반도체 기판 장치를 위해 사용되는 제 1 반도체 기판의 평면도.
도 3a 내지 3e 는 본 발명의 제 2 실시예에 의한 반도체 기판 장치의 제조 방법의 각 단계를 나타내는 단면도.
도 4a 내지 4d 는 종래기술 1 에 의한 반도체 집적회로의 제조 방법의 각 단계를 나타내는 단면도.
도 5a 내지 5e 는 종래기술 2 에 의한 반도체 장치의 제조 방법의 각 단계를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명
21, 31 : 제 1 반도체 기판 21a, 31a : 오목부
21b, 31b : 볼록부 21c, 31c : 공동
22 : 제 1 산화막 23 : 레지스트층
24 : 제 2 반도체 기판 25 : 산화막
본 발명의 일 측면에 의하면, 요철면을 포함하는 제 1 반도체 기판; 및 표면에 절연막을 갖는 제 2 반도체 기판을 포함하는 반도체 기판 장치가 제공된다. 제 1 반도체 기판의 요철면과 제 2 반도체 기판의 표면에 제공된 절연막이 서로 접촉하도록 제 1 반도체 기판과 제 2 반도체 기판을 접합하여 반도체 기판 장치 내에 공동을 형성한다.
본 발명의 제 1 실시예에서, 제 1 반도체 기판의 요철면은 동일 간격으로 형성된 복수개의 볼록부에 의해 정의된다.
본 발명의 또 다른 측면에 의하면, 제 1 반도체 기판 상의 제 1 절연막 상에 소정 패턴을 갖는 레지스트층을 제공하는 단계; 레지스트층을 마스크로 사용하여 제 1 절연막을 등방성 또는 이방성 에칭하고, 레지스트층을 마스크로 사용하여 제 1 반도체 기판을 이방성 에칭하여, 제 1 반도체 기판의 표면에 요철면을 형성함으로써 요철면을 갖는 제 1 반도체 기판을 제공하는 단계; 및 레지스트층 및 상기 제1 절연막을 제거한 후, 제 1 반도체 기판의 요철면과 제 2 반도체 기판의 표면에 제공된 제 2 절연막이 서로 접촉하도록 제 1 반도체 기판과 제 2 반도체 기판을 접합하는 단계를 포함하는 반도체 기판 장치의 제조 방법이 제공된다.
본 발명의 일 실시예에서, 본 방법은 제 1 반도체 기판과 제 2 반도체 기판을 접합하는 단계 후에, 제 2 절연막이 제공된 표면에 대향하는 표면으로부터 제 2 반도체 기판을 얇게 하는 단계를 포함한다.
본 발명의 일 실시예에서, 제 1 반도체 기판의 이방성 에칭은 KOH 를 사용하여 수행된다.
따라서, 여기에 기재된 본 발명은 그 위에 소자들이 제공될 때 기생 커패시턴스를 감소시킬 수 있는 반도체 기판 장치 및 그러한 반도체 기판 장치의 제조 방법을 제공하는 이점을 가능하게 한다.
본 발명의 이러한 이점들 및 다른 이점들은, 첨부된 도면들을 참조하여 다음의 상세한 설명을 읽고 이해한다면, 당업자들에게 명확해질 것이다.
(실시예 1)
이하, 도 1a 내지 1e 를 참조하여 본 발명의 제 1 실시예에 의한 반도체 기판 장치 및 그 반도체 기판 장치의 제조 방법에 관해 상세히 설명하기로 한다.
도 1a 내지 1e 는 본 발명의 제 1 실시예에 의한 반도체 기판 장치의 제조 방법의 각 단계를 나타내는 단면도이다.
(1) 도 1a 에 도시된 바와 같이, 제 1 반도체 기판 (21) 을 준비한다. 제 1 반도체 기판 (21) 의 상면에 약 20 ㎚ 의 두께를 갖는 제 1 실리콘 산화막(22) 을 형성한다. 제 1 반도체 기판 (21) 은, 예를 들어, 실리콘을 포함한다.
(2) 도 1b 에 도시된 바와 같이, 포토리소그래피 기술을 사용하여 제 1 실리콘 산화막 (22) 상에 동일 간격으로 복수개의 사각형 영역을 갖도록 패터닝된 레지스트층 (23) 을 형성한다. 다음에, 레지스트층 (23) 을 마스크로 사용하여, 이방성 에칭 또는 등방성 에칭으로 레지스트층 (23) 의 오프닝에 대응하는 제 1 실리콘 산화막 (22) 내의 영역을 제거한다. 이어서, 레지스트층 (23) 을 마스크로 사용하여, 건식 에칭으로 레지스트층 (23) 의 오프닝에 대응하는 제 1 반도체 기판 (21) 내의 영역을 제거한다. 제 1 반도체 기판 (21) 은 반도체 기판 (21) 의 상면으로부터 약 1.5 ㎛ 의 깊이로 에칭되고, 에칭된 표면은 거의 평탄하게 된다.
(3) 도 1c 에 도시된 바와 같이, 레지스트층 (23) 및 제 1 실리콘 산화막 (22) 의 잔여부를 제거한다. 그 결과, 도 2에 도시된 바와 같이, 거의 평탄한 오목부 (21a) 내에 복수개의 볼록부 (21b) 를 갖는 반도체 기판 (21) 이 얻어진다. 볼록부 (21b) 는 사각형의 단면을 갖고, 웨이퍼의 전면에 걸쳐 동일 간격으로 배치된다. 따라서, 반도체 기판 (21) 은 요철면을 갖게 된다.
(4) 도 1d 에 도시된 바와 같이, 표면에 산화막 (25) 을 가진 제 2 반도체 기판 (24) 을 준비한다. 산화막 (25) 과 제 1 반도체 기판 (21) 의 요철면이 서로 접촉하도록, ELTRAN (Epitaxial Layer Transfer) 방법으로 제 2 반도체 기판 (24) 과 제 1 반도체 기판 (21) 을 접합한다.
ELTRAN 방법에서는, 제 1 반도체 기판 상에 박막 Si 층을 에피택셜하게 성장시킨다. 두 기판 사이에 박막 Si 층이 개재되도록 제 1 반도체 기판과 제 2 반도체 기판을 접합한다. 그 후, 열처리를 수행하여 두 기판 사이의 접착 강도를 향상시킨다.
제 1 반도체 기판 (21) 과 제 2 반도체 기판 (24) 을 접합하기 위해, UNIBOND 방법 등의 다른 방법을 사용할 수도 있다.
UNIBOND 방법에서는, 제 1 반도체 기판으로 수소 이온들을 주입한다. 제 2 반도체 기판은 실리콘 산화막을 갖는다. 수소가 이온주입된 영역의 취성 파괴 특성을 활용하여, 두 기판들 사이에 실리콘 산화막이 개재되도록 제 1 반도체 기판과 제 2 반도체 기판을 접합한다. 그 후, 열처리를 수행한다.
(5) 도 1e에 도시된 바와 같이, 그 대향면으로부터 제 1 반도체 기판 (21) 에 접착된 면측으로 제 2 반도체 기판 (24) 을 연마하여 박막을 형성한다. 따라서, 원하는 두께를 갖는 SOI 기판 장치 (즉, 반도체 기판 장치) 가 얻어진다.
상술한 단계 (1) 내지 (5) 에 의해 제조된 반도체 기판 장치에서는, 회로 소자들 (미도시) 을 형성하기 전에 제 1 반도체 기판 (21) 내에 공동 (21c) 을 형성한다. 그러므로, 회로 소자들을 형성한 후에 반도체 기판 장치 내에 공동 (21c) 을 형성할 필요가 없어진다. 따라서, 종래기술 1 및 2 의 방법들과는 달리, 회로 소자들을 형성한 후에 공동을 형성하는 경우 발생할 수도 있는 회로 소자들의 손상을 피할 수 있다.
또한, 본 발명에 따르면, 종래기술 2 의 반도체 집적회로와는 달리, 회로 소자들을 갖는 반도체 기판 장치의 표면으로부터 반도체 기판을 관통하는 오프닝을 형성할 필요가 없다. 따라서, 본 발명의 반도체 기판 장치는 복잡한 배열을 갖는 고주파 장치용으로도 바람직하게 사용될 수 있다.
회로 소자들을 형성하기 위해 수행되는 열처리는 본 발명의 반도체 기판 장치에서 제 1 반도체 기판 (21) 내의 공동 (21c) 의 과도한 열팽창을 유발할 수도 있다. 그런 경우라도, 볼록부들 (21b) 이 제 1 반도체 기판 (21) 내에 동일 간격으로 배치되어 있기 때문에, 열적 스트레스는 반도체 기판 장치에 걸쳐서 균일해진다. 따라서, 불균일한 스트레스에 의해 유발되는 크랙과 같은 반도체 기판 장치 내의 결함도 방지할 수 있다.
제 1 반도체 기판 (21) 에서, 볼록부들 (21b) 의 크기는 가능한 한 작은 것이 바람직하지만, 예를 들어 제 1 반도체 기판 (21) 과 제 2 반도체 기판 (24) 사이에 충분한 접착 강도를 제공하기 위해서는 충분히 커야한다.
(실시예 2)
이제, 도 3a 내지 3e 를 참조하여, 본 발명의 제 2 실시예에 의한 반도체 기판 장치 및 그 반도체 기판 장치의 제조 방법을 상세히 설명하기로 한다.
도 3a 내지 3e 는 본 발명의 제 2 실시예에 의한 반도체 기판 장치의 제조 방법의 각 단계를 나타내는 단면도이다.
(1) 도 3a 에 도시된 바와 같이, 제 1 반도체 기판 (31) 의 상면에 약 20 ㎚ 의 두께를 갖는 제 1 실리콘 산화막 (22) 을 형성하여 제 1 반도체 기판 (31) 을 준비한다. 제 1 반도체 기판 (31) 은, 예를 들어 실리콘을 포함한다.
(2) 도 3b 에 도시된 바와 같이, 포토리소그래피 기술을 사용하여, 제 1 실리콘 산화막 (22) 상에 동일 간격으로 복수개의 사각형 영역을 갖도록 패터닝된 레지스트층 (23) 을 형성한다. 다음에, 레지스트층 (23) 을 마스크로 사용하여, 이방성 에칭 또는 등방성 에칭으로 레지스트층 (23) 의 오프닝에 대응하는 제 1 실리콘막 (22) 내의 영역을 제거한다. 이어서, 레지스트층 (23) 을 다시 마스크로 사용하여, 레지스트층 (23) 의 오프닝에 대응하는 제 1 반도체 기판 (31) 내의 영역을 제거한다. KOH 와 같은 이방성 에천트를 사용하여, 오목부 (31a) 의 깊이가 증가함에 따라 형성된 오목부 (31a) 의 폭이 좁아지도록 (예를 들어, 도 3b에서 삼각형 형태인 오목부로 도시됨), 약 1.5 ㎛ 의 깊이로 제 1 반도체 기판 (31) 을 에칭한다.
(3) 도 3c 에 도시된 바와 같이, 레지스트층 (23) 및 제 1 실리콘 산화막 (22) 의 잔여부를 제거한다. 그 결과, 도 2에 도시된 바와 같이, 오목부 (31a) 내에 복수개의 볼록부들 (31b) 을 갖는 제 1 반도체 기판 (31) 이 얻어진다. 볼록부들 (31b) 은 사각형의 단면을 가지며 웨이퍼의 전면에 걸쳐 동일 간격으로 배치된다. 따라서, 반도체 기판 (31) 은 요철면을 갖게 된다.
(4) 도 3d 에 도시된 바와 같이, 표면에 산화막 (25) 을 갖는 제 2 반도체 기판 (24) 이 준비된다. 산화막 (25) 및 제 1 반도체 기판 (31) 의 요철면이 서로 접촉하도록, ELTRAN 방법으로 제 2 반도체 기판 (24) 및 제 1 반도체 기판 (31) 을 접합한다.
제 1 반도체 기판 (31) 과 제 2 반도체 기판 (24) 을 접합하기 위해, UNIBOND 방법 등의 다른 방법들을 사용할 수도 있다.
(5) 도 3e 에 도시된 바와 같이, 그 대향면으로부터 제 1 반도체 기판 (31)에 접착된 면측으로 제 2 반도체 기판 (24) 을 연마하여 박막을 형성한다. 이에 따라, 원하는 두께를 갖는 SOI 기판 장치 (즉, 반도체 기판 장치) 가 얻어진다.
상술한 단계 (1) 내지 (5) 에 의해 제조된 반도체 기판 장치에서, 회로 소자들 (미도시) 을 형성하기 전에 제 1 반도체 기판 (31) 내에 공동 (31c) 을 형성한다. 그러므로, 회로 소자들을 형성한 후에 반도체 기판 장치 내에 공동 (31c) 을 형성할 필요가 없어진다. 이에 따라, 종래기술 1 및 2 의 방법들과는 달리, 회로 소자들을 형성한 후에 공동을 형성하는 경우에 발생할 수도 있는 회로 소자들의 손상을 피할 수 있다.
또한, 본 발명에 의하면, 종래기술 2의 반도체 집적회로와는 달리, 회로 소자들을 갖는 반도체 기판 장치의 표면으로부터 반도체 기판을 관통하는 오프닝을 형성할 필요가 없다. 따라서, 본 발명의 반도체 기판 장치는 복잡한 배열을 갖는 고주파 장치용으로 바람직하게 사용될 수 있다.
회로 소자들을 형성하기 위해 수행되는 열처리는 본 발명의 반도체 기판 장치에서 제 1 반도체 기판 (31) 내의 공동 (31c) 의 과도한 열팽창을 유발할 수도 있다. 그런 경우라도, 볼록부 (31b) 들이 제 1 반도체 기판 (31) 내에 동일 간격으로 배치되어 있기 때문에, 열적 스트레스는 반도체 기판 장치에 걸쳐서 균일해진다. 따라서, 불균일한 스트레스에 의해 유발되는 크랙과 같은 반도체 기판 장치 내의 결함도 방지할 수 있다.
본 발명의 사상 및 범위를 벗어나지 않는 한, 다양한 다른 변형들이 존재하고 당업자들에 의해 용이하게 실시될 수 있음은 자명하다. 따라서, 첨부된 청구항들의 범위는 여기에서 제시한 기재로 한정해서는 안되며, 오히려 폭넓게 해석해야 한다.
본 발명에 의한 반도체 기판 장치는 어떤 회로 소자들도 없는 상태에서 공동을 갖는다. 반도체 기판 장치 상에 회로 소자들이 제공되는 경우, 반도체 기판 장치 내의 공동은 저유전상수부로서 작용하고, 이에 따라, 반도체 기판 장치와 결합된 고주파 장치의 고주파 특성의 저하를 유발할 수도 있는, 기판과 회로 소자들 사이에 발생하는 기생 커패시턴스를 감소시키게 된다. 따라서, 본 발명에 의한 반도체 기판 장치는 양호한 고주파 특성을 가지며 고주파 장치용으로 바람직하게 사용될 수 있다.

Claims (5)

  1. 요철면을 포함하는 제 1 반도체 기판; 및
    표면 상에 절연막을 갖는 제 2 반도체 기판을 포함하고,
    상기 제 1 반도체 기판의 상기 요철면과 상기 제 2 반도체 기판의 상기 표면 상에 제공된 상기 절연막이 서로 접촉하도록 상기 제 1 반도체 기판과 상기 제 2 반도체 기판이 접합되어, 반도체 기판 장치 내에 공동이 형성되는 것을 특징으로 하는 반도체 기판 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 기판의 상기 요철면은 동일 간격으로 형성된 복수개의 볼록부에 의해 정의되는 것을 특징으로 하는 반도체 기판 장치.
  3. 제 1 반도체 기판 상의 제 1 절연막 상에 소정 패턴을 갖는 레지스트층을 제공하는 단계;
    상기 레지스트층을 마스크로 사용하여 상기 제 1 절연막을 등방성 또는 이방성 에칭하고, 상기 레지스트층을 마스크로 사용하여 상기 제 1 반도체 기판을 이방성 에칭하여, 상기 제 1 반도체 기판의 표면에 요철면을 형성함으로써, 상기 요철면을 갖는 상기 제 1 반도체 기판을 제공하는 단계; 및
    상기 레지스트층 및 상기 제 1 절연막을 제거하고, 상기 제 1 반도체 기판의 상기 요철면과 제 2 반도체 기판의 표면 상에 제공된 제 2 절연막이 서로 접촉하도록 상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계 후에, 상기 제 2 절연막이 제공된 표면에 대향하는 표면으로부터 상기 제 2 반도체 기판을 박막화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 1 반도체 기판의 상기 이방성 에칭은 KOH 를 사용하여 수행하는 것을 특징으로 하는 반도체 기판 장치의 제조 방법.
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