JPH03196644A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03196644A JPH03196644A JP33960989A JP33960989A JPH03196644A JP H03196644 A JPH03196644 A JP H03196644A JP 33960989 A JP33960989 A JP 33960989A JP 33960989 A JP33960989 A JP 33960989A JP H03196644 A JPH03196644 A JP H03196644A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/10158—Shape being other than a cuboid at the passive surface
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に化合物半導体から
なる半絶縁性半導体基板を用いた半導体集積回路に関す
る。
なる半絶縁性半導体基板を用いた半導体集積回路に関す
る。
従来技術による半導体集積回路について、第４図を参照
して説明する。
して説明する。
回路素子が形成されたＧａＡｓ、ＩｎＰをはじめとする
化合物半導体からなる半絶縁性半導体基板１の表面に金
またはアルミニウムの良導体からなるボンディングパッ
ド２が形成され、さらに基板１がセラミックパッケージ
４のメタライズ層５にろう付け（マウント）されている
。
化合物半導体からなる半絶縁性半導体基板１の表面に金
またはアルミニウムの良導体からなるボンディングパッ
ド２が形成され、さらに基板１がセラミックパッケージ
４のメタライズ層５にろう付け（マウント）されている
。
メタライズ層５は接地電位になっていることが多い。
電源電位になっている場合も、高周波に対しては接地電
位と見做すことができる。
位と見做すことができる。
このような構造においては、例えば半絶縁性半導体基板
１の厚さを１５０μｍ、ボンディングパッド２の大きさ
を１００μｍとして、ボンディングパッド２とメタライ
ズ層５との間の寄生容量は３０〜８０ｆＦになる。
１の厚さを１５０μｍ、ボンディングパッド２の大きさ
を１００μｍとして、ボンディングパッド２とメタライ
ズ層５との間の寄生容量は３０〜８０ｆＦになる。
Ｔ Ｅ Ｇ （Ｔｅ５ｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ
）を用いて高周波特性を測定するとき、単体トランジス
タに設けられたボンディングパッドの寄生容量のために
測定誤差が大きくて、実用に耐える設計データが得られ
なかった。
）を用いて高周波特性を測定するとき、単体トランジス
タに設けられたボンディングパッドの寄生容量のために
測定誤差が大きくて、実用に耐える設計データが得られ
なかった。
また高周波高出力トランジスタにおいては、入出力イン
ピーダンスを低減する目的で、多数のボンディングワイ
ヤを結線するため複数の大面積ボンディングパッドが採
用されることが多い、そのため寄生容量が高周波特性を
劣化させている。
ピーダンスを低減する目的で、多数のボンディングワイ
ヤを結線するため複数の大面積ボンディングパッドが採
用されることが多い、そのため寄生容量が高周波特性を
劣化させている。
本発明の半導体集積回路は半絶縁性半導体基板に形成さ
れた半導体集積回路において、ボンディングパッドまた
はプロービング用パッド直下に空洞を設けたものである
。
れた半導体集積回路において、ボンディングパッドまた
はプロービング用パッド直下に空洞を設けたものである
。
本発明の第１の実施例について、製造工程を示す第２図
（ａ）〜（ｃ）と完成図である第１図とを参照して説明
する。
（ａ）〜（ｃ）と完成図である第１図とを参照して説明
する。
はじめに第２図（ａ）に示すように、回路素子が形成さ
れた半絶縁性半導体基板１の厚さが１５０μｍに達する
まで裏面を研磨する。
れた半絶縁性半導体基板１の厚さが１５０μｍに達する
まで裏面を研磨する。
つぎに第２図（ｂ）に示すように、厚さ２〜５μｍのフ
ォトレジストア、８を形成する。
ォトレジストア、８を形成する。
つぎに第２図（ｃ）に示すように、硫酸二過酸化水素：
水＝１〜４：１：１を用いた等方性ウェットエツチング
により、空洞３を形成する。
水＝１〜４：１：１を用いた等方性ウェットエツチング
により、空洞３を形成する。
フォトレジストア、８を除去して完成したチップを第１
図に示すように、金−錫合金半田を用いてセラミックパ
ッケージ１のメタライズ層５にマウントする。
図に示すように、金−錫合金半田を用いてセラミックパ
ッケージ１のメタライズ層５にマウントする。
つぎに本発明の第２の実施例について、第３図を参照し
て説明する。
て説明する。
ここでは空洞３の内面に窒化シリコン（ＳｉＮＸ）膜６
を堆積することにより、マウント用の金−錫合金半田が
這い上がって寄生容量が増加するという危惧を解消する
ことができな。
を堆積することにより、マウント用の金−錫合金半田が
這い上がって寄生容量が増加するという危惧を解消する
ことができな。
なお本発明において、ボンディングパッド２を覆うよう
に空洞３の方が大きいほうが寄生容量が低減されるが、
小さくても数十％の効果を見込むことができる。
に空洞３の方が大きいほうが寄生容量が低減されるが、
小さくても数十％の効果を見込むことができる。
空洞３の深さは、ワイヤボンディング時の強度を確保す
るため、基板１の厚さの１／３〜１／２とするのが良い
。
るため、基板１の厚さの１／３〜１／２とするのが良い
。
また空洞を等方性のウェットエツチングによる替りに、
ＲＩＥ法による異方性ドライエツチングなどによって形
成することも可能である。
ＲＩＥ法による異方性ドライエツチングなどによって形
成することも可能である。
ＧａＡｓ、ＩｎＰなどの半絶縁性半導体基板の裏面に比
誘電率が１０分の１になる空洞を設けることにより、パ
ッケージにマウントしたときのボンディングあるいはプ
ロービング用パッドの寄生容量を数分の１まで低減する
ことができた。
誘電率が１０分の１になる空洞を設けることにより、パ
ッケージにマウントしたときのボンディングあるいはプ
ロービング用パッドの寄生容量を数分の１まで低減する
ことができた。
ＴＥＧによる高周波測定における測定精度が向上し、ま
た高周波高出力トランジスタにおける寄生容量による高
周波特性の劣化を解消することができな。
た高周波高出力トランジスタにおける寄生容量による高
周波特性の劣化を解消することができな。
さらにボンディングパッドを極限まで縮小して寄生容量
を低減するという無理をする必要がなくなった。
を低減するという無理をする必要がなくなった。
工程順に示す断面図、第３図は本発明の第２の実施例を
示す断面図、第４図は従来技術を示す断面図である。
示す断面図、第４図は従来技術を示す断面図である。
１・・・半絶縁性半導体基板、２・・・ボンディングパ
ッド、３・・・空洞、４・・・セラミックパッケージ、
５・・・メタライズ層、６・・・窒化シリコン（ＳｉＮ
ｘ）膜、７．８・・・フォトレジスト。
ッド、３・・・空洞、４・・・セラミックパッケージ、
５・・・メタライズ層、６・・・窒化シリコン（ＳｉＮ
ｘ）膜、７．８・・・フォトレジスト。
Claims (1)
- 半絶縁性半導体基板に形成された半導体集積回路におい
て、ボンディングパッドまたはプロービング用パッド直
下に前記半導体基板裏面を加工して形成した空洞を有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33960989A JPH03196644A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33960989A JPH03196644A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196644A true JPH03196644A (ja) | 1991-08-28 |
Family
ID=18329107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33960989A Pending JPH03196644A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812508B2 (en) | 2000-11-28 | 2004-11-02 | Sharp Kabushiki Kaisha | Semiconductor substrate and method for fabricating the same |
-
1989
- 1989-12-26 JP JP33960989A patent/JPH03196644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812508B2 (en) | 2000-11-28 | 2004-11-02 | Sharp Kabushiki Kaisha | Semiconductor substrate and method for fabricating the same |
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