KR102664372B1

KR102664372B1 - 큐비트용 파라메트릭 증폭기

Info

Publication number: KR102664372B1
Application number: KR1020227006391A
Authority: KR
Inventors: 테오도어 찰스 화이트; 앤서니 에드워드 메그란트
Original assignee: 구글 엘엘씨
Priority date: 2019-08-05
Filing date: 2020-08-03
Publication date: 2024-05-10
Also published as: US20220311400A1; CN114503431A; WO2021026070A1; KR20220041156A; AU2020324398A1; CA3150036A1; AU2020324398B2; JP7436631B2; EP3948953A1; JP2022543639A

Abstract

파라메트릭 진행파 증폭기가 개시되며, 그 증폭기는 동평면 도파관과, 상기 동평면 도파관은 동평면 도파관의 중심 트레이스를 차단하는 적어도 하나의 조셉슨 접합을 포함하는 동평면 도파관; 그리고 동평면 도파관에 결합된 적어도 하나의 션트 커패시터를 포함하고, 상기 적어도 하나의 션트 커패시터의 각 션트 커패시터는 동평면 도파관의 중심 트레이스의 상부 표면 위로 연장되는 대응하는 초전도체 트레이스를 포함하고, 갭은 초전도체 트레이스를 중심 트레이스의 상부 표면과 분리시키고, 그리고 상기 적어도 하나의 조셉슨 접합 및 션트 커패시터를 포함하는 동평면 도파관은 진행파 파라메트릭 증폭기에 대해 기정의된 전체 임피던스를 설정한다.

Description

큐비트용 파라메트릭 증폭기

본 개시는 큐비트용 파라메트릭 증폭기에 관한 것이다.

양자 컴퓨팅은 두 양자 상태의 중첩 및 별도의 개체에 속하는 양자 상태들 간 얽힘과 같은 양자 역학적 현상을 이용하는 새로운 컴퓨팅 기술이다. 두 개의 쌍안정 상태(예를 들어, "0" 및 "1")로 구성된 "비트"를 사용하여 정보를 저장하고 조작하는 디지털 컴퓨터와 달리, 양자 컴퓨팅 시스템은 양자 상태의 중첩(예를 들어, a|0>+b|1>)으로 구성된 "큐비트"를 사용하여 정보를 조작하는 것을 목표로 한다. 각 큐비트의 양자 상태는 서로 얽힐 수 있으므로 한 큐비트의 측정 결과는 다른 큐비트의 측정 결과와 강한 상관 관계가 있다. 특정 구현에서, 이러한 속성은 고전적인 컴퓨팅 기술에 비해 이점을 제공할 수 있다.

TWPA(진행파 파라메트릭 증폭기)에는 집중 소자 인덕터 및 커패시터로 구성된 전송 라인을 기반으로 하는 증폭기가 포함된다. 조셉슨 접합 TWPA(조셉슨 TWPA라고도 함)으로 지칭되는 특정 유형의 TWPA에서, 인덕터는 비선형 인덕턴스를 제공하는 조셉슨 접합을 포함하는 전송 라인에서 형성된다. 큰 펌프 톤으로 이 인덕턴스를 변조하면 디바이스를 통해 전파되는 다른 신호에 에너지를 전달하여 파라메트릭 증폭을 유도할 수 있다. 파라메트릭 증폭은 양자 제한에 가까운 노이즈로 초전도 큐비트의 높은 충실도 상태 측정을 제공할 수 있기 때문에 TWPA는 초전도체 기반 양자 컴퓨팅 시스템에서 유용한 도구일 수 있다.

일부 구현에서, TWPA는 전자기 반사를 줄이기 위해 TWPA가 연결된 부하의 임피던스와 매칭하는 임피던스를 갖도록 설계된다. 이러한 임피던스 매칭은 TWPA의 커패시턴스 수정이 필요할 수 있다. 일반적으로, 일부 양태에서, 본 개시의 주제는 그렇지 않았다면 신호들을 흡수하고 TWPA 동작에 노이즈를 추가할 수 있는 손실성 유전 물질을 도입할 필요 없이 커패시턴스가 TWPA 내에 통합될 수 있는 기술 및 장치를 다룬다.

특히, 본 개시의 주제는 동(일)평면(co-planar) 도파관의 중심 트레이스를 차단하는 적어도 하나의 조셉슨 접합을 갖는 동평면 도파관; 및 동평면 도파관의 중심 트레이스와 교차하고 갭만큼 그로부터 분리되는 접지된 초전도체 트레이스로 형성된 적어도 하나의 션트 커패시터를 포함한다. 따라서 초전도체 트레이스와 동평면 도파관은 갭 높이만큼 분리되는 션트 커패시터의 플레이트를 형성한다. 플레이트 사이의 공간이 손실성 유전 고체가 아닌 갭으로 형성되기 때문에(예를 들어, 공기 또는 진공으로 만들어짐), TWPA 내의 신호 흡수 및 노이즈는 특히 TWPA가 진공 조건에서 작동될 때 감소될 수 있다.

파라메트릭 진행파 증폭기 디바이스는 동평면 도파관과, 동평면 도파관은 동평면 도파관의 중심 트레이스를 차단하는 적어도 하나의 조셉슨 접합을 포함하고; 그리고 동평면 도파관에 결합된 적어도 하나의 션트 커패시터를 포함하고, 적어도 하나의 션트 커패시터의 각 션트 커패시터는 동평면 도파관의 중심 트레이스의 상부 표면 위로 연장되는 대응하는 초전도체 트레이스를 포함하고, 갭은 초전도체 트레이스를 중심 트레이스의 상부 표면과 분리하고, 적어도 하나의 조셉슨 접합과 션트 커패시터를 포함하는 동평면 도파관은 진행파 파라메트릭 증폭기에 대해 기정의된 전체 임피던스를 설정한다.

디바이스의 구현에는 다음 기능들 중 하나 이상이 포함될 수 있다. 진행파 파라메트릭 증폭기의 임피던스는 각 션트 커패시터의 갭 높이의 함수이다. 초전도체 트레이스는 적어도 하나의 조셉슨 접합 위로 연장되지 않고 중심 트레이스 위로 연장된다. 초전도체 트레이스는 중심 트레이스의 연장 방향과 직교하는 방향으로 연장된다. 초전도체 트레이스는 중심 트레이스 위에 에어 브리지를 제공한다. 동평면 도파관은 중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면 및 중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고, 에어 브리지의 제1 단부는 제1 접지 평면에 전기적으로 연결되고 에어 브리지의 제 2 단부는 제2 접지 평면에 전기적으로 연결된다. 디바이스는 제1 기판; 및 제1 기판에 본딩(접합)된 제2 기판을 포함하고, 동평면 도파관은 제1 기판의 상부 표면상에 배열되고, 그리고 초전도체 트레이스는 제2 기판상에 배열된다. 제1 기판은 제2 기판에 범프 본딩된다. 동평면 도파관은 중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면; 및 중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고, 초전도체 트레이스는 제1 단부에서 제1 범프 본드를 통해 제1 접지 평면에 전기적으로 연결되고 제2 단부에서 제1 범프 본드를 통해 제2 접지 평면에 전기적으로 연결된다. 디바이스는 진행파 파라메트릭 증폭기의 기정의된 전체 임피던스가 제2 구성요소의 임피던스와 매칭하는 제2 구성요소를 포함한다. 기정의된 전체 임피던스는 약 50옴이다.

하나의 일반적인 양태는 파라메트릭 진행파 증폭기를 제조하는 방법을 포함하며, 이 방법은 제1 기판을 제공하는 단계; 제1 기판 상에, 동평면 도파관의 중심 트레이스를 차단하는 적어도 하나의 조셉슨 접합을 포함하는 동평면 도파관을 형성하는 단계; 적어도 하나의 션트 커패시터를 각각 형성하도록 동평면 도파관 위에 적어도 하나의 초전도체 트레이스를 각각 고정하는 단계, 적어도 하나의 션트 커패시터의 각 초전도체 트레이스는 동평면 도파관의 중심 트레이스의 상부 표면 위로 연장되고 대응하는 갭만큼 상부 표면으로부터 분리되며, 적어도 하나의 조셉슨 접합 및 적어도 하나의 션트 커패시터를 포함하는 동평면 도파관은 진행파 파라메트릭 증폭기에 대해 기정의된 전체 임피던스를 설정한다.

구현들은 다음 기능들 중 하나 이상을 포함할 수 있다. 각 초전도체 트레이스에 대해, 동평면 도파관 위에 적어도 하나의 초전도체 트레이스를 고정하는 단계는 동평면 도파관 위에 유전 물질의 층을 제공하는 단계; 유전 물질의 패드를 형성하고 동평면 도파관의 일부를 노출하도록 유전 물질의 층을 패터닝하는 단계; 유전 물질의 패드 및 동평면 도파관의 일부상에 초전도체 층을 형성하는 단계; 초전도체 트레이스를 형성하도록 초전도체 층을 패터닝하는 단계; 및 갭을 형성하도록 유전 물질의 패드를 제거하는 단계를 포함하며, 초전도체 트레이스는 중심 트레이스 위에 에어 브리지를 제공한다. 동평면 도파관은 중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면 및 중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고, 그리고 초전도체 트레이스를 형성하도록 초전도체 층을 패터닝하는 단계는 초전도체 트레이스의 제1 단부와 제1 접지 평면 사이에 제1 전기 접점을 형성하는 단계 및 초전도체 트레이스의 제2 단부와 제2 접지 평면 사이에 제2 전기 접점을 형성하는 단계를 포함한다. 적어도 하나의 초전도체 트레이스의 각 초전도체 트레이스에 대해, 동평면 도파관 위에 초전도체 트레이스를 고정하는 단계는 초전도체 트레이스를 포함하는 제2 기판을 제공하는 단계; 초전도체 트레이스가 중심 트레이스의 상부 표면 위에 위치되고 상응하는 갭만큼 상부 표면과 분리되도록 제2 기판을 제1 기판에 본딩하는 단계를 포함한다.

동평면 도파관은 중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면 및 중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고, 본딩은: 제1 범프 본드를 형성하는 단계를 포함하고, 그리고 본딩하는 단계는 초전도체 트레이스의 제1 단부와 제1 접지 평면 사이에 제1 범프 본드를 형성하는 단계; 및 초전도체 트레이스의 제2 단부와 제2 접지 평면 사이에 제2 범프 본드를 형성하는 단계를 포함한다. 적어도 하나의 초전도체 트레이스의 각 초전도체 트레이스는 중심 트레이스의 연장 방향에 직교하는 방향으로 연장된다. 적어도 하나의 초전도체 트레이스의 각 초전도체 트레이스는 적어도 하나의 조셉슨 접합 위로 연장되지 않고 중심 트레이스 위로 연장된다. 방법은 기정의된 전체 임피던스가 제2 구성요소의 임피던스와 매칭하는 제2 구성요소를 형성한다. 기정의된 임피던스는 약 50옴이다.

본 명세서에 개시된 주제의 다양한 구현은 하나 이상의 이점을 가질 수 있다. 예를 들어, 일부 구현에서

본 개시의 목적을 위해, 초전도체(또는 초전도) 물질은 초전도 임계 온도 또는 그 이하에서 초전도 특성을 나타내는 물질로 이해될 수 있다. 초전도체 물질의 예는 알루미늄(예를 들어, 1.2 켈빈의 초전도 임계 온도), 니오븀(예를 들어, 9.3 켈빈의 초전도 임계 온도) 및 티타늄 질화물(예를 들어, 5.6 켈빈의 초전도 임계 온도)을 포함하지만 이에 한정되지 않는다.

하나 이상의 구현의 세부 사항은 첨부 도면 및 아래의 설명에 설명되어 있다. 다른 특징 및 이점은 설명, 도면 및 청구범위에서 명백할 것이다.

도 1은 예시적인 진행파 파라메트릭 증폭기의 회로 개략도를 도시하는 다이어그램이다.
도 2a는 예시적인 진행파 파라메트릭 증폭기의 평면도를 도시하는 개략도이다.
도 2b는 라인 A-A를 통한 도 2a의 진행파 파라메트릭 증폭기의 단면도를 도시하는 개략도이다.
도 3a 내지 도 3i는 도 2a 및 도 2b의 에어브리지를 위한 제조 공정을 도시하는 개략도이다.
도 4a는 예시적인 진행파 파라메트릭 증폭기의 평면도를 도시하는 개략도이다.
도 4b는 라인 A-A를 통한 도 4a의 진행파 파라메트릭 증폭기의 단면도를 도시하는 개략도이다.
도 5a는 예시적인 진행파 파라메트릭 증폭기의 평면도를 도시하는 개략도이다.
도 5b는 라인 A-A를 통한 도 5a의 진행파 파라메트릭 증폭기의 단면도를 도시하는 개략도이다.
도 6a 내지 도 6d는 도 5a의 TWPA에 대한 제조 공정을 도시하는 개략도이다.

큐비트의 판독은 큐비트와 판독 디바이스(예를 들어, 측정 공진기) 사이의 분산 상호 작용을 사용하여 수행될 수 있다. 예를 들어, 큐비트의 상태/주파수에 의존하는 위상 시프트를 측정하기 위해 판독 디바이스의 주파수를 샘플링하기 위해 프로브 톤(probe tone)이 생성될 수 있다. 그러나, 일부 경우, 판독 디바이스로부터획득된 신호는 출력 라인에서 감쇠되어 신호 대 잡음비를 감소시키고 측정을 더 어렵게 만들 수 있다. 신호 대 잡음비를 개선하기 위해, 판독 디바이스의 출력에 증폭기를 배치할 수 있다. 출력 신호를 강화하는데 사용할 수 있는 증폭기의 예로는 진행파 파라메트릭 증폭기(TWPA)가 있다. TWPA는 비교적 높은 대역폭, 동적 범위 및 포화 전력을 제공하므로 잠재적으로 주파수 다중화를 허용하여 양자 프로세서의 확장성을 향상시킨다.

도 1은 예시적인 TWPA(100)의 회로 개략도를 도시하는 도면이다. TWPA(100)는 집중 소자 인덕터 및 커패시터를 포함하는 전송 라인(102)을 기반으로 하는 증폭기이다. 특정 구현에서, 전송 라인(102)은, 예를 들어, 초전도 동평면 도파관과 같은 동평면 도파관을 포함할 수 있다. 초전도성 동평면 도파관을 포함하는 동평면 도파관은 기판 상에 형성되고 접지 평면에 의해 2개의 측면이 경계를 이루는 중심 전기 전도성 트레이스를 포함할 수 있으며, 여기서 접지 평면은 중심 트레이스와 이격되어 있다. 초전도 동평면 도파관의 경우, 접지 평면과 중심 트레이스는 예를 들어, 알루미늄과 같은 초전도체 물질로 형성될 수 있다.

TWPA(100)의 인덕터는 비선형 인덕턴스를 제공하는 조셉슨 접합(104)을 포함한다. 큰 펌프 톤(ωp)으로 이 인덕턴스를 변조하면 파라메트릭 증폭으로 이어지는 디바이스를 통해 전파되는 다른 신호(예를 들어, 큐비트 측정 공진기로부터 획득된 신호(ωs))에 에너지를 전달할 것이다. 특히, 펌프 톤(ωp)은 주파수 혼합을 통해 펌프 톤(ωp)을 측정 공진기의 신호(ωs) 및 아이들러(idler) 톤(ωi)에 결합하여 ωs + ωi = 2ωp가 되도록 TWPA(100)의 전류 종속 인덕턴스를 변조한다. 펌프, 신호 및 아이들러 주파수 간의 관계는 에너지 보존을 충족하도록 조정된다. TWPA의 이득, 대역폭 및 동적 범위는 비선형 전송 라인의 결합된 모드 방정식에 의해 결정될 수 있다. TWPA의 작동 및 제조에 대한 추가 세부 사항은 T.C. White, et al., Applied Physics Letters, Vol. 106, 242601-1 내지 242601-5(2015)에 게제된 "최소 공진기 위상 매칭을 사용한 조셉슨 접합이 있는 이동파 파라메트릭 증폭기"에서 찾을 수 있으며, 그 전체는 참조로 본 명세서에 포함된다.

성능 향상을 위해서 접합 인덕턴스는 상당히 커야 한다. 예를 들어, 접합 인덕턴스는 코플라네(coplanae) 도파관의 기하학적 인덕턴스의 약 10배 이상일 수 있다. 그러나, 원치 않는 반사를 방지하기 위해, TWPA 100의 임피던스도 부하의 임피던스에 매칭되어야 한다. 많은 구현에서, 이 임피던스는 50옴으로 설정된다. TWPA(100)의 임피던스(Z)는 단위 길이당 인덕턴스(L/l)의 제곱근을 단위 길이당 커패시턴스(C/l)로 나눈 값으로 변하므로, 션트 커패시터라고도 지칭되는 접지(108)에 대한 추가 커패시터(106)가 임피던스를 원하는 임피던스에 가깝게 조정하기 위해 TWPA(100)에 추가될 수 있다. 일부 구현에서, 추가 커패시턴스는 커패시터(106)가 평행판 커패시터 설계를 사용하여 구현될 만큼 충분히 크며, 평행판 커패시터의 유전체는 예를 들어 SiO2와 같은 증착된 절연체에 의해 제공된다. 일부 구현에서, 추가 커패시터에 의해 추가된 기하학적 인덕턴스는 무시될 수 있다.

증착된 절연체는 일반적으로 마이크로파 주파수에서 손실이 많으며 증폭기(100) 내의 신호를 흡수할 뿐만 아니라 증폭기의 잡음을 증가시킬 수 있다. 그러나 이러한 증폭기가 증폭의 첫 번째 단계로 사용되는 경우, 신호의 손실이 일부 구현에서 잡음 증가와 동일하므로 이 손실은 해로울 수 있다.

본 개시의 TWPA는 증착된 절연체를 사용하지 않고 평행판 커패시터들을 포함하도록 형성될 수 있다. 예를 들어, 본 개시의 평행판 커패시터들은 유전체로서 공기 또는 진공을 사용하여 형성될 수 있다. 증착된 절연체를 제거함으로써, 일부 구현에서 TWPA 내에서 신호 흡수 및 노이즈를 줄이는 것이 가능하다.

본 개시의 TWPA는 다양한 구현으로 형성될 수 있다. 예를 들어, 일부 구현에서, 평행판 커패시터를 형성하기 위한 초전도체 트레이스는 일 단부에서 접지(예를 들어, 동평면 도파관의 하나의 접지 평면)에 연결하고, 동평면 도파관의 중심 트레이스를 가로질러 교차하고, 그리고 제2 단부에서 접지(예를 들어, 동평면 도파관의 제2 접지 평면)에 연결하는 에어 브리지일 수 있다. 다른 구현에서, 동평면 도파관의 중심 트레이스 자체는 일 단부에서 접지(예를 들어, 동평면 도파관의 하나의 접지 평면)에 연결하고 제2 단부에서 접지(예를 들어, 동평면 도파관의 제2 접지 평면)에 연결하는 초전도체 트레이스 위로 확장되는 에어 브리지이다. 또 다른 구현에서, 동평면 도파관은 제1 기판 상에 형성되고, 초전도체 트레이스는 제1 기판에 본딩되고(예를 들어, 범프 본딩을 통해) 이로부터 이격되는 제2 기판 상에 형성된다. 전술한 구현들 중 임의의 것에서, 동평면 도파관의 중심 트레이스와 초전도체 트레이스 사이의 간격은 션트 커패시터의 임피던스를 조정하는데 사용될 수 있다. 전술한 구현들 중 임의의 것에서, 중심 트레이스와 초전도체 트레이스가 연장되는 방향은 서로 직교할 수 있다. 더욱이, 초전도체 트레이스는 조셉슨 접합 위로 확장되지 않고 중심 트레이스와 중첩될 수 있다.

도 2a는 본 개시에 따른 예시적인 진행파 파라메트릭 증폭기(200)의 평면도를 도시하는 개략도이다. 도 2b는 라인 A-A를 통한 도 2a의 진행파 파라메트릭 증폭기(200)의 단면도를 도시하는 개략도이다. 도 2a에 도시된 TWPA(200)는 조셉슨 TWPA이고 기판(202) 및 기판(202) 상에 형성된 동평면 도파관을 포함한다. 본 예에서, 기판(202)은 예를 들어, 실리콘 또는 사파이어와 같은 유전(체) 물질이지만, 다른 유전체가 대신 사용될 수 있다.

기판 상에 형성된 동평면 도파관은 중심 트레이스(204)를 포함한다. 동평면 도파관은 또한 중심 트레이스(204)의 제1 측면 및 제2 측면을 따라 각각 연장되는 제1 접지 평면(206) 및 제2 접지 평면(208)을 포함한다. 접지 평면(206, 208) 및 중심 트레이스는 전기 전도성 물질(재료)로 형성된다. 특정 예에서, 전기 전도성 물질은 알루미늄, 니오븀 또는 티타늄 질화물과 같은 초전도체 박막이다. 접지 평면(206, 208)은 트레이스(204)의 길이를 따라 일정할 수 있는 거리(201)만큼 중심 트레이스(204)로부터 이격된다.

TWPA(200)는 또한 동평면 도파관의 중심 트레이스(204)를 차단하는 적어도 하나의 조셉슨 접합(210)을 포함한다. 도 2a의 예는 직렬로 연결된 2개의 조셉슨 접합(210)을 도시한다. 적어도 하나의 조셉슨 접합(210)은 TWPA(200)의 비선형 인덕턴스 부분을 제공한다. 조셉슨 접합은 예를 들어 얇은 절연막과 같은 배리어로 분리된 2개의 초전도 전극으로 만들어진 양자 역학 디바이스이다. 예를 들어, 본 예에서, 적어도 하나의 조셉슨 접합(210)은 Al/Al₂O₃/Al 박막의 삼중층으로 형성될 수 있다.

동평면 도파관의 인덕턴스 및 조셉슨 접합의 인덕턴스와 함께 TWPA(200)에 기정의된 전체 임피던스를 제공하는 추가 커패시턴스를 제공하기 위해, TWPA(200)는 또한 적어도 하나의 션트(shunt) 커패시터를 포함한다. 본 예에서, 적어도 하나의 션트 커패시터는 평행판 커패시터이고, 그 커패시터의 제1 플레이트는 동평면 도파관의 중심 트레이스(204)에 의해 제공되고, 그 커패시터의 제2 플레이트는 에어브릿지 구조를 형성하는 전기 전도성 트레이스에 의해 제공된다. 특히, 전기 전도성 트레이스는 초전도체 트레이스(214)일 수 있다. 본 예에서, 초전도체 트레이스(214)는 동평면 도파관의 중심 트레이스(204)의 상부 표면을 가로지른다. 이 예의 목적을 위해, 상부 표면은 기판(202)을 향하는 트레이스(204)의 표면과 반대인 트레이스(204)의 표면인 것으로 이해된다. 초전도체 트레이스(214)는 중심 트레이스(204)의 연장된 방향과 직교하는 방향으로 연장될 수 있다.

도 2b에 도시된 바와 같이. 초전도체 트레이스(214)의 제1 단부는 제1 접지 평면(206)과 물리적으로 접촉하고 이에 따라 제1 접지 평면(206)에 전기적으로 연결된다. 초전도체 트레이스(214)의 제2 단부는 제2 접지 평면(208)과 물리적으로 접촉하고 이에 따라 제2 접지 평면(208)에 전기적으로 연결된다. 따라서, 초전도체 트레이스(214)는 접지되어 션트 커패시터의 접지 플레이트를 형성한다. 또한 도 2b에 도시된 바와 같이, 초전도체 트레이스(214)는 중심 트레이스(204)의 상부 표면을 가로지른다. 중심 트레이스(204)의 상부 표면과 초전도체 트레이스(214)에 의해 형성된 에어 브리지의 하부 표면 사이의 공간(212)은 유전막을 포함하지 않는다. 즉, 초전도체 트레이스(214)와 중심 트레이스(204) 사이에 갭(212)이 제공된다. 이 갭은 공기를 포함할 수 있다. 대안적으로, TWPA(200)를 포함하는 디바이스는 진공 환경에서 사용될 수 있고 따라서 갭(212)은 진공일 수 있다. 갭의 높이(203)(여기서 중심 트레이스(204)와 초전도체 트레이스(214)의 대향 면을 가로질러 직접 측정된 거리로 이해됨)는 예를 들어, 약 30 nm 내지 약 10 미크론일 수 있다. 션트 커패시터의 커패시턴스는 1/d에 비례하여 변하는데, 여기서 d는 갭 높이(203)에 해당한다. 따라서, 갭(212)의 높이(203)를 조정함으로써 션트 커패시턴스 값이 변화될 수 있다. 유사하게, 중심 트레이스(204)와 초전도체 트레이스(214) 사이의 중첩 영역을 조정하는 것은 또한 션트 커패시턴스 값을 변경하는데 사용될 수 있다. 특히, 초전도 트레이스(214)의 높이 및/또는 중첩 영역은 중심 트레이스(204) 및 적어도 하나의 조셉슨 접합의 인덕턴스와 함께 진행파 파라메트릭 증폭기(200)에 대한 기정의된 전체 임피던스를 설정하는 해당 커패시턴스를 달성하도록 기정의될 수 있다. 예로서, 중첩 영역은 약 300 nm의 초전도 트레이스(214)와 중심 트레이스(204) 사이의 분리 갭에 대해 약 100 um × 약 14 um일 수 있다. 진행파 파라메트릭 증폭기의 기정의된 전체 임피던스는 칩 상의 제2 구성요소의 임피던스와 밀접하게 매칭하도록 설정될 수 있다. 예를 들어, TWPA(200)의 기정의된 전체 임피던스는 약 50옴(ohm)(표준 마이크로파 커플러의 임피던스에 해당할 수 있음)의 임피던스, 예를 들어 0옴 임피던스의 1옴 이내, 2 ohm 이내, 3옴 이내, 4옴 이내 또는 5옴 이내로 설정될 수 있다. 이것은 TWPA 임피던스의 대부분이 중심 트레이스(204)에 있는 적어도 하나의 조셉슨 접합의 인덕턴스에서 파생되기 때문이다. TWPA 디바이스가 펌핑되면, 평균 인덕턴스는 증가하지만 적어도 하나의 조셉슨 접합이 있거나 없는 동평면 도파관의 임피던스 차이에 비해 그 증가는 상대적으로 작다(예를 들어, 약 10%). 따라서, 적어도 하나의 션트 커패시터를 포함하는 제작된 TWPA는 예를 들어 펌프 신호가 인가되지 않을 때 약 47-48옴의 임피던스를 가질 수 있으며, 펌프가 최적 전력일 때 50옴으로 증가한다. 예를 들어, 전체 인덕턴스는 로 표현될 수 있으며, 여기서 L_junction은 조셉슨 접합의 인덕턴스이고, L_stray는 표류(stray) 인덕턴스이고, C_shunt는 션트 커패시턴스이며, C_stray는 표류 커패시턴스이다. 이것은 모든 값이 단위 길이당이라고 가정한다.

초전도체 TWPA(200)는 집적 회로 제조(예를 들어, 포토리소그래피, 스퍼터링 또는 화학적 증기 증착과 같은 물질 증착, 및 에칭 또는 리프트오프와 같은 물질 제거)에 사용되는 것과 동일하거나 유사한 처리 기술을 사용하여 제조될 수 있다. 도 3a 내지 도 3i는 도 2a 및 도 2b의 TWPA(200)의 초전도체 트레이스(214) 부분에 대한 예시적인 제조 공정을 도시하는 개략도이다. 특히, 도 3a 내지 도 3i는 도 2a의 단면 A-A에서의 단면도로서 처리 단계를 도시하는 개략도이다. 도 3a에 도시된 바와 같이, 제1 단계에서 기판(202)이 제공된다. 기판(202)은 예를 들어, 실리콘 또는 사파이어를 포함하는 유전 물질이다. 바람직하게는, 단결정 실리콘 또는 사파이어가 기판(202) 내의 2가지 레벨 상태(TLS)의 밀도를 감소시키기 위해 기판에 사용될 수 있다.

이어서, 예를 들어 초전도체 물질의 층과 같은 제1 전기 전도층(300)이 기판(202) 위에 균일하게 증착될 수 있다. 층(300)은 다른 초전도체 물질 중에서, 예를 들어 알루미늄, 니오븀 또는 질화 티타늄을 포함할 수 있다. 그런 다음, 전기 전도층(300)은 도 3c에 도시된 바와 같이 패터닝된다. 이 예에서, 베이스 기판(202)이 홀(301)을 통해 드러나도록 2개의 개구(301)가 층(300)에 형성되고 페이지 안팎으로(예를 들어, y축을 따라) 연장된다. 홀(301)은 제1 접지 평면(206), 중심 트레이스(204) 및 제2 접지 평면(208)을 설정한다. 다시 말해서, 홀들(301)은 중심 트레이스(204)로부터 접지 평면(206) 및 중심 트레이스(204)로부터 접지 평면(208)을 분리하는 2개의 트렌치에 대응한다. 제1 전기 전도층(300)의 패터닝은 포토레지스트 층 증착, UV 노출, 포토레지스트 층 현상 및 층(300)의 노출된 영역들의 습식 또는 건식 에칭함으로써 달성될 수 있다. 대안적으로, 일부 구현에서, 리프트오프 프로세스가 개구들(301)을 형성하는데 사용된다.

제1 전기 전도층(300)의 패터닝 후에, 유전 물질 층(302), 예를 들어 실리콘 이산화물 층은 도 3d에 도시된 바와 같이 층(300) 및 개구들(301)을 덮도록 기판(202) 위에 증착될 수 있다. 층(302)은 형성될 전기 전도성 브리지 구조를 지지하도록 의도된 층간 유전체에 대응한다. 도 3e를 참조하면, 디바이스는 화학적 기계적 연마(CMP)를 통해 평탄화될 수 있다. 이 단계는 2개의 홀 주변의 딤플에 의해 도입된 거칠기를 감소시키며, 이는 후속 층들의 두께와 균일성에 영향을 미칠 수 있다.

이어서, 유전 물질(302)의 층이 패터닝되어 도 3f에 도시된 바와 같이 형성될 전기 전도성 브리지를 지지하는 지지 구조(305) 또는 패드 영역을 형성할 수 있다. 특히, 유전 물질(302)의 층은 개구들(304)이 층(302) 내에 형성되어 제1 접지 평면(206)의 일부를 노출시키고 제2 접지 평면(208)의 일부를 노출시키도록 패터닝될 수 있다. 개구들은 예를 들어 건식 또는 습식 기반 에칭 프로세스를 사용하여 형성될 수 있다.

도 3g를 참조하면, 제2 전기 전도층(306)은 증착된 층(306)이 접촉하여 접지 평면(206, 208)의 노출된 부분 상에 형성되도록 유전체 층(302) 및 개구들(304) 위에 증착된다. 층(306)의 전기 전도성 물질은 무엇보다도 알루미늄, 니오븀 또는 질화 티타늄과 같은 초전도체 물질을 포함할 수 있다. 이어서, 도 3h에 도시된 바와 같이, 제2 전기 전도층(306)은 브리지(214)에 대응하는 제2 전기 전도층의 일부만 남고 나머지는 제거되도록 패터닝될 수 있다. 패터닝은 예를 들어 습식 또는 건식 기반 에칭 프로세스를 포함할 수 있다. 브리지(214)를 형성하도록 층(306)을 패터닝한 후, 도 3i에 도시된 바와 같이, 브리지(214) 아래 및 브리지(214) 주변의 남아 있는 유전 물질(304)이 제거된다. 예를 들어, 유전(체) 물질(304)을 제거하는 것은 건식 증기 에칭을 수행하는 것을 포함할 수 있다. 특히, 유전 물질(304)이 이산화규소인 경우, 이산화규소는 건식 증기 HF(VHF) 에칭을 사용하여 선택적으로 제거될 수 있다. 대안적으로, 일부 구현에서, 유전체(304)는 유전체 층(304)으로 사용된 특정 물질에 따라 테트라플루오로메탄 증기, 삼불화질소 증기, 또는 이불화 크세논으로 생성된 플라즈마와 같은 플라즈마 기반 에칭 프로세스를 사용하여 선택적으로 제거될 수 있다. 따라서 유전체 층(304)을 제거하면 중심 트레이스(204)를 가로지르는 "에어 브리지" 구조가 남고, 일 단은 제1 접지 평면(206)에 의해 지지되고 타단은 제2 접지 평면(208)에 의해 지지된다.

도 2a 및 도 2b의 TWPA(200)는 2개의 접지 평면을 결합하는데 사용되는 에어브리지 구조(214)를 도시하지만, 일부 구현에서, 에어브리지 구조는 대신에 중심 트레이스(204)의 일부로서 형성될 수 있다. 예를 들어, 도 4a는 중심 트레이스(204)가 제1 접지 평면(206)과 제2 접지 평면(208) 사이의 결합 링크(402)를 가로지르는 예시적인 진행파 파라메트릭 증폭기(400)의 평면도를 도시하는 개략도이다. 도 4b는 라인 A-A를 통한 도 4a의 진행파 파라메트릭 증폭기의 단면도를 도시하는 개략도이다.

특히, 예시적인 TWPA(400)에서, 결합 링크(402)는 제1 접지 평면(206) 및 제2 접지 평면(208)을 형성하는 전기 전도성 물질의 동일한 층의 일부로서 형성될 수 있고 따라서 제1 접지 평면(206) 및 제2 접지 평면(208)과 동일한 처리 단계에서 패턴닝될 수 있다. 반면에, 중심 트레이스(204)의 부분(404)은 결합 부분(204)을 가로지르는 에어 브리지로 구성된다. 도 4a 및 도 4b에 도시된 바와 같이, 중심 트레이스(204)의 에어 브리지 부분(404)은 대응하는 갭 높이(203)만큼 결합 부분(402) 위에 위치된다. 중심 트레이스(204)의 나머지 부분은 제1 접지 평면(206), 제2 접지 평면(208) 및 커플링 부분(402)과 동일한 층에 형성될 수 있다. 에어 브리지 부분(404)은 접지 평면(206, 208)과 동일한 층에 형성된 중심 트레이스(204)의 부분에 제1 단부(401)에서 고정될 수 있고, 접지 평면(206, 208)과 동일한 층에 형성된 중심 트레이스(204)의 다른 부분에 제2 단부(403)에서 고정될 수 있다. TWPA(200)과 마찬가지로, 에어 브리지와 결합 부분(402) 사이의 갭 높이(203) 및 중첩 영역 모두는 커패시턴스를 변경하도록 조정될 수 있으며, 이는 차례로 TWPA(400)의 전체 임피던스를 기정의된 값으로 변경하는데 사용될 수 있다.

에어 브리지 역할을 하는 부분(404)은 도 2a의 에어 브리지와 유사한 방식으로 제조될 수 있다. 예를 들어, 제조되는 부분(404)은 하부 결합 부분(402), 제1 접지 평면(206), 및 제2 접지 평면(208) 및 중심 트레이스(204)의 특정 부분을 포함하는 제1 전기 전도층을 형성 및 패터닝하는 단계와; 제1 전기 전도층 위에 절연층을 증착 및 패터닝하는 단계와; 에어브리지 구조를 정의하도록 상기 패터닝된 절연층 상에 제2 전기 전도층을 증착 및 패터닝하는 단계와; 그리고 에어브리지 구조를 형성하도록 절연층을 제거하는 단계를 포함한다.

에어브리지 구조 대신에, 션트 커패시터는 일부 구현에서 적층 구조를 사용하여 형성될 수 있다. 도 5a는 적층 구조를 사용하여 형성된 예시적인 진행파 파라메트릭 증폭기(500)의 평면도를 도시하는 개략도이다. 도 5b는 라인 A-A를 통한 도 5a의 진행파 파라메트릭 증폭기(500)의 단면도를 도시하는 개략도이다. 도 5a에서, 제1 접지 평면(206), 중심 트레이스(204), 제2 접지 평면(208) 및 중심 트레이스(204)를 가로지르는 초전도 트레이스(504)는 TWPA(500)에서 상대적인 배치를 나타내기 위해 점선을 사용하여 표시된다.

도 5b에 도시된 바와 같이, 초전도체 트레이스(504)는 제2 기판(502) 상에 형성되고 본딩 요소(506)를 통해 제1 기판(204)에 적층된다. 제2 기판(502)은 예를 들어, 실리콘 또는 사파이어와 같은 유전체 기판을 포함할 수 있다. 초전도체 트레이스(504)는 중심 트레이스(204)의 연장 방향에 직교하는 방향으로 연장될 수 있다. 본딩 요소(506)는 초전도체 트레이스(504)의 제1 단부와 제1 접지 평면(206) 사이의 직접적인 물리적 및 전기적 연결뿐만 아니라 초전도체 트레이스(504)의 제2 단부와 제2 접지 평면(208) 사이의 직접적인 물리적 및 전기적 연결을 제공한다. 전기적 연결을 제공하는 것 외에, 본딩 요소(506)는 또한 갭 높이(203)를 설정한다. 본딩 요소들(506)은 예를 들어 무엇보다도 알루미늄, 니오븀 또는 티타늄 질화물과 같은 초전도체 물질로 형성될 수 있다. 일부 구현에서, 본딩 요소들(506)과 그 본딜 요소들(506)이 연결되는 접지 평면들 및/또는 초전도체 트레이스(504) 사이에 확산 배리어가 제공된다. 예를 들어, 일부 경우, 배리어 층은 티타늄 질화물, 백금 또는 텅스텐으로 형성될 수 있다.

션트 커패시터를 설정(establish)하기 위해 에어 브리지 구조를 사용하는 것에 비해 범프 본딩을 사용하는 것의 장점은 일부 구현에서 범프 본딩을 통해 웨이퍼 단위가 아닌 디바이스 단위 기반으로 TWPA의 커패시턴스를 설정할 수 있다는 것이다. 예를 들어, 일부 구현에서, 스택의 바닥 부분(즉, TWPA의 접지 평면 및 중심 트레이스를 포함하는 부분)이 제조된 후 바닥 부분을 포함하는 웨이퍼가 별도의 칩으로 다이싱(diced)될 수 있다. 그런 다음, 플립-칩(Flip-chip) 본딩이 스택의 상부 부분(즉, 중심 트레이스(204)를 가로지르도록 의도된 초전도체 트레이스(504)를 포함하는 부분)을 하부 스택 부분에 본딩하는데 사용될 수 있다. 션트 커패시터의 커패시턴스 및 따라서 TWPA의 전체 임피던스는 갭 높이(203)를 변화시킴으로써 본딩 프로세스 동안 제자리에서 조정될 수 있다. 따라서, 임피던스 변동 시 TWPA 구조를 재설계할 필요를 피할 수 있다. 본 명세서에서 설명된 바와 같이, 높이(203) 및/또는 중심 트레이스(204)와 초전도 트레이스(504)의 중첩 영역은 중심 트레이스(204) 및 적어도 하나의 조셉슨 접합의 인덕턴스와 함께 진행파 파라메트릭 증폭기(500)에 대한 기정의된 전체 임피던스를 설정하는 대응하는 커패시턴스를 달성하도록 기정의될 수 있다. 진행파 파라메트릭 증폭기의 기정의된 전체 임피던스는 칩 상의 제2 구성요소의 임피던스와 밀접하게 매칭하도록 설정될 수 있다. 예를 들어, TWPA(500)의 기정의된 전체 임피던스는 약 50옴(표준 마이크로파 커플러의 임피던스에 해당할 수 있음)의 임피던스, 예를 들어 50옴 임피던스의 1옴 이내, 2옴 이내, 3옴 이내, 4옴 이내, 또는 5옴 이내로 설정될 수 있다.

도 6a 내지 도 6d는 도 5a의 TWPA에 대한 제조 공정을 도시하는 개략도이다. 제1 단계에서, 도 6a에 도시된 바와 같이, 제1 접지 평면(206), 중심 트레이스(204) 및 제2 접지 평면(208)을 포함하는 제1 기판(202)이 제공된다. 접지 평면들은 대응하는 개구들(301)에 의해 중심 트레이스로부터 분리될 수 있다. 이 기판은 본 명세서에 설명된 도 3a 내지 도 3c와 동일한 방식으로 제조될 수 있다. 추가적으로, 도 6b에 도시된 바와 같이, 초전도체 트레이스(504)를 포함하는 제2 기판(502)이 제공된다. 초전도체 트레이스(504)는 먼저 기판(502) 상에 초전도체 물질의 층을 증착하고, 트레이스(504)를 형성하도록 (예를 들어, 포토리소그래피 및 습식 또는 건식 에칭 프로세스를 통해 또는 리프트 오프 프로세스를 통해) 상기 증착된 층을 패터닝함으로써 제조될 수 있다. 본딩 요소들(506)은 도 6c에 도시된 바와 같이 형성될 수 있다. 일부 구현에서, 본딩 요소들(506)은 접지 평면들(206 및 208) 상에 형성될 수 있다. 대안적으로, 본딩 요소들(506)은 초전도체 트레이스(504) 상에 형성될 수 있다. 본딩 요소들(506)은 예를 들어 열 증발과 같은 증착 공정을 통해 형성될 수 있고 포토리소그래피와 습식 또는 건식 에칭 공정 또는 리프트오프 공정의 조합을 사용하여 패터닝될 수 있다.

그런 다음, 기판등은 도 6d에 도시된 바와 같이 함께 본딩(접합)된다. 2개의 기판은 예를 들어 압력 본딩을 사용하여 서로 결합될 수 있다. 압력 본딩은 열을 가하지 않고(예를 들어, 실온에서) 수행될 수 있다. 본드를 형성하는데 사용되는 압력의 예는 6mm 정사각형 칩의 1000개 범프에 대해 25뉴턴이다. 실온(예를 들어, 약 18°C ~ 약 30°C 범위)에서 본딩을 수행할 때의 장점은 물질 계면에서 힐록 및 보이드의 형성을 줄일 수 있다는 것이다.

본딩 요소(106)의 두께는 갭 높이(203)가 원하는 양만큼 이격되도록 설정될 수 있다. 예를 들어, 제1 칩의 표면과 제2 칩의 대향 표면 사이의 높이(203)는 약 0.5μm에서 약 100μm 사이(예를 들어, 약 0.5μm ~ 약 20μm, 약 0.5μm ~ 약 15μm, 약 0.5μm ~약 10μm, 약 0.5μm ~ 약 10μm, 약 0.5μm ~ 약 5μm 또는 약 0.5 μm ~ 약 2.5 μm)로 설정될 수 있다.

본 명세서에 기술된 양자 주제 및 양자 연산의 구현은 본 명세서에 개시된 구조 및 이들의 구조적 등가물, 또는 이들 중 하나 이상의 조합을 포함하는 적합한 양자 회로 또는 보다 일반적으로 양자 계산 시스템에서 구현될 수 있다. "양자 계산 시스템"이라는 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템, 토폴로지 양자 컴퓨터 또는 양자 시뮬레이터를 포함할 수 있지만 이에 한정되지 않는다.

양자 정보 및 양자 데이터라는 용어는 양자 시스템에 의해 운반, 보유 또는 저장되는 정보 또는 데이터를 지칭하며, 여기서 가장 작은 중요한 시스템은 큐비트(예를 들어, 양자 정보의 단위를 정의하는 시스템)이다. "큐비트"라는 용어는 해당 맥락에서 2-레벨 시스템으로 적절하게 근사될 수 있는 모든 양자 시스템을 포함하는 것으로 이해된다. 이러한 양자 시스템은 예를 들어 2개 이상의 레벨을 갖는 다중 레벨 시스템을 포함할 수 있다. 예를 들어, 이러한 시스템은 원자, 전자, 광자, 이온 또는 초전도 큐비트를 포함할 수 있다. 일부 구현에서, 계산 기본 상태는 기저(ground) 및 제1 여기(extited) 상태로 식별되지만, 계산 상태가 더 높은 수준의 여기 상태로 식별되는 다른 설정이 가능하다는 것이 이해된다. 양자 메모리는 빛을 전송에 사용하는 광물질 계면과 중첩 또는 양자 일관성과 같은 양자 데이터의 양자 특성을 저장 및 보존하는 물질과 같이 높은 충실도 및 효율성으로 장기간 양자 데이터를 저장할 수 있는 디바이스로 이해된다.

양자 회로 소자(양자 컴퓨팅 회로 소자 및 양자 정보 처리 디바이스라고도 함)는 양자 처리 연산을 수행하기 위한 회로 소자를 포함한다. 즉, 양자 회로 소자는 중첩 및 얽힘과 같은 양자 역학 현상을 이용하여 비결정적 방식으로 데이터에 대한 연산을 수행하도록 구성된다. 큐비트와 같은 특정 양자 회로 요소는 둘 이상의 상태에서 동시에 정보를 표시하고 작동하도록 구성될 수 있다. 초전도 양자 회로 소자의 예는 양자 LC 발진기, 큐비트(예를 들어, 플럭스 큐비트, 위상 큐비트 또는 전하 큐비트) 및 초전도 양자 간섭 디바이스(SQUID)(예를 들어, RF-SQUID 또는 DC-SQUID)와 같은 회로 소자를 포함한다.

대조적으로, 고전적인 회로 소자는 일반적으로 결정론적 방식으로 데이터를 처리한다. 고전적인 회로 소자는 데이터가 아날로그 또는 디지털 형식으로 표시되는 데이터에 대한 기본적인 산술, 논리 및/또는 입/출력 연산을 수행하여 컴퓨터 프로그램의 명령을 집합적으로 수행하도록 구성될 수 있다. 일부 구현에서, 고전적 회로 소자는 전기적 또는 전자기적 연결을 통해 양자 회로 소자에 데이터를 전송 및/또는 양자 회로 소자로부터 데이터를 수신하는데 사용될 수 있다. 고전적인 회로 소자의 예로는 CMOS 회로 기반의 회로 소자, RSFQ(Rapid Single Flux Quantum) 디바이스, RQL(Reciprocal Quantum Logic) 디바이스 및 바이어스 저항을 사용하지 않는 RSFQ의 에너지 효율적인 버전인 ERSFQ 디바이스가 있다.

본 명세서에 기술된 양자 회로 소자 및 고전적 회로 소자의 제조는 초전도체, 유전체 및/또는 금속과 같은 하나 이상의 물질(재료)의 증착을 수반할 수 있다. 선택된 물질에 따라, 이들 물질은 다른 증착 공정 중에서 화학적 기상 증착, 물리적 기상 증착(예를 들어, 증발 또는 스퍼터링) 또는 에피택셜 기술과 같은 증착 공정을 사용하여 증착될 수 있다. 본 명세서에 기술된 회로 소자를 제조하기 위한 공정은 제조 중에 디바이스로부터 하나 이상의 물질의 제거를 수반할 수 있다. 제거될 물질에 따라, 제거 공정은 예를 들어 습식 에칭 기술, 건식 에칭 기술, 또는 리프트-오프 공정을 포함할 수 있다. 본 명세서에 설명된 회로 소자를 형성하는 물질은 공지된 리소그래피 기술(예를 들어, 포토리소그래피 또는 e-빔 리소그래피)을 사용하여 패터닝될 수 있다.

초전도 양자 회로 소자 및/또는 본 명세서에 설명된 회로 소자와 같은 초전도 고전적 회로 소자를 사용하는 양자 계산 시스템의 작동 동안, 초전도 회로 소자는 초전도체 물질이 초전도 특성을 나타내도록 허용하는 온도로 저온 유지 장치 내에서 냉각된다. 초전도체(또는 초전도) 물질은 초전도 임계 온도 이하에서 초전도 특성을 나타내는 물질로 이해될 수 있다. 초전도 물질의 예로는 알루미늄(초전도 임계 온도 1.2 켈빈), 니오븀(초전도 임계 온도 9.3 켈빈) 및 질화 티타늄(초전도 임계 온도 5.6 켈빈)이 있다.

본 명세에는 많은 구체적인 구현 세부 사항이 포함되어 있지만, 이는 청구될 수 있는 범위에 대한 제한으로 해석되어서는 안 되며 오히려 특정 구현에 특정할 수 있는 기능에 대한 설명으로 해석되어야 한다. 별도의 구현과 관련하여 본 명세서에 설명된 특정 기능은 단일 구현에서 조합하여 구현될 수도 있다. 반대로, 단일 구현의 맥락에서 설명된 다양한 기능은 개별적으로 또는 임의의 적절한 하위 조합으로 다중 구현으로 구현될 수도 있다. 더욱이, 특징들이 특정 조합으로 작용하는 것으로 위에서 설명되고 심지어 초기에 그렇게 청구될 수도 있지만, 청구된 조합으로부터의 하나 이상의 특징은 일부 경우에는 그 조합에서 제거될 수 있으며 청구된 조합은 하위 조합 또는 하위 조합의 변형에 관한 것일 수 있다.

유사하게, 동작들이 특정 순서로 도면에 도시되어 있지만, 이는 바람직한 결과를 달성하기 위해 그러한 동작들이 도시된 특정 순서 또는 순차적인 순서로 수행되거나 도시된 모든 동작이 수행될 것을 요구하는 것으로 이해되어서는 안 된다. 예를 들어, 청구범위에 언급된 동작들은 다른 순서로 수행될 수 있으며 여전히 바람직한 결과를 얻을 수 있다. 특정 상황에서는 멀티태스킹 및 병렬 처리가 유리할 수 있다. 더욱이, 위에서 설명된 구현에서 다양한 구성요소의 분리가 모든 구현에서 그러한 분리를 요구하는 것으로 이해되어서는 안 된다.

다수의 실시예가 설명되었다. 그럼에도 불구하고, 본 발명의 정신 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음을 이해할 것이다. 예를 들어, 일부 구현에서, TWPA는 키네틱(kinetic) 인덕턴스 TWPA이며, 이는 예를 들어 약 300MHz ~ 300GHz 사이의 마이크로파 주파수 범위에서 높은 운동 인덕턴스(LK)를 나타내는 물질로 적어도 부분적으로 형성될 수 있다. 키네틱 인덕턴스 TWPA는 일반적으로 더 높은 임피던스(예를 들어, 약 200 Ohms)에서 작동되는데, 그 이유는 본 명세서에 개시된 기하학적 구조를 사용하여 커패시턴스를 제조하는 것이 어려울 수 있기 때문이다. 키네틱 인덕턴스 TWPA는 상대적으로 약한 비선형성을 나타내므로 그들은 원하는 이득을 얻기 위해 훨씬 더 긴 경향이 있다. 따라서, 키네틱 인덕턴스 TWPA는 본 명세서에 설명된 바와 같이 단위 길이당 커패시턴스를 증가시키기 위해 낮은 손실 방식을 가짐으로써 훨씬 더 많은 이점을 얻을 수 있다. 본 명세서에 설명된 예에 도시된 바와같이 중심 트레이스를 가로지르는 초전도체 트레이스는 적어도 하나의 조셉슨 접합 위로 확장하지 않고 그렇게 한다. 그러나, 일부 구현에서, 초전도체 트레이스는 중첩이 기정의된 기하학적 구조로 설계되어 단위 길이당 미리 설계된 커패시턴스를 제공하는 한 적어도 하나의 조셉슨 접합 위로 확장될 수 있다. 따라서, 다른 실시예는 다음 청구범위의 범위 내에 있다.

Claims

파라메트릭 진행파 증폭기로서,
동평면 도파관과, 상기 동평면 도파관은 동평면 도파관의 중심 트레이스를 차단하는(interrupt) 적어도 하나의 조셉슨 접합을 포함하는 동평면 도파관; 그리고
동평면 도파관에 결합된 적어도 하나의 션트 커패시터를 포함하고, 상기 적어도 하나의 션트 커패시터의 각 션트 커패시터는 동평면 도파관의 중심 트레이스의 상부 표면 위로 연장되는 대응하는 초전도체 트레이스를 포함하고, 갭은 초전도체 트레이스를 중심 트레이스의 상부 표면과 분리시키고, 상기 갭은 에어 또는 진공을 포함하며,
상기 초전도체 트레이스는 중심 트레이스 위에 에어 브리지를 제공하고, 그리고
상기 적어도 하나의 조셉슨 접합 및 션트 커패시터를 포함하는 동평면 도파관은 진행파 파라메트릭 증폭기에 대해 기정의된 전체 임피던스를 설정하는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
제1항에 있어서,
상기 진행파 파라메트릭 증폭기의 임피던스는 각 션트 커패시터의 갭 높이의 함수인 것을 특징으로 하는 파라메트릭 진행파 증폭기.
제1항에 있어서,
상기 초전도체 트레이스는 적어도 하나의 조셉슨 접합 위로 연장되지 않고 중심 트레이스 위로 연장되는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
제1항에 있어서,
상기 초전도체 트레이스는 중심 트레이스의 연장 방향과 직교하는 방향으로 연장되는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
삭제
제1항에 있어서,
상기 동평면 도파관은 중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면 및 중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고,
상기 에어브리지의 제1 단부는 제1 접지 평면에 전기적으로 연결되고 에어브리지의 제2 단부는 제2 접지 평면에 전기적으로 연결되는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
진행파 파라메트릭 증폭기로서,
동평면 도파관과, 상기 동평면 도파관은 동평면 도파관의 중심 트레이스를 차단하는 적어도 하나의 조셉슨 접합을 포함하고;
동평면 도파관에 결합된 적어도 하나의 션트 커패시터와, 상기 적어도 하나의 션트 커패시터의 각 션트 커패시터는 동평면 도파관의 중심 트레이스의 상부 표면 위로 연장되는 대응하는 초전도체 트레이스를 포함하고, 갭은 초전도체 트레이스를 중심 트레이스의 상부 표면으로부터 분리하고,
제1 기판과; 그리고
제1 기판에 본딩된 제2 기판을 포함하고, 상기 동평면 도파관은 제1 기판의 상부 표면상에 배열되고, 상기 초전도체 트레이스는 제2 기판 상에 배열되며,
상기 적어도 하나의 조셉슨 접합 및 션트 커패시터를 포함하는 동평면 도파관은 진행파 파라메트릭 증폭기에 대한 기정의된 전체 임피던스를 설정하는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
제7항에 있어서,
상기 제1 기판은 제2 기판에 범프 본딩되는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
제8항에 있어서,
상기 동평면 도파관은,
중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면; 및
중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고,
상기 초전도체 트레이스는 제1 단부에서 제1 범프 본드를 통해 제1 접지 평면에 전기적으로 연결되고, 제2 단부에서 제2 범프 본드를 통해 제2 접지 평면에 전기적으로 연결되는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
제1항에 있어서,
제2 구성요소를 포함하고, 상기 진행파 파라메트릭 증폭기의 기정의된 전체 임피던스는 제2 구성요소의 임피던스와 매칭하는 것을 특징으로 하는 파라메트릭 진행파 증폭기.
제1항에 있어서,
상기 기정의된 전체 임피던스는 약 50옴(ohm)인 것을 것을 특징으로 하는 파라메트릭 진행파 증폭기.
파라메트릭 진행파 증폭기의 제조 방법으로서, 상기 방법은,
제1 기판을 제공하는 단계;
제1 기판 상에, 동평면 도파관의 중심 트레이스를 차단하는 적어도 하나의 조셉슨 접합을 포함하는 동평면 도파관을 형성하는 단계;
적어도 하나의 션트 커패시터를 각각 형성하도록 동평면 도파관 위에 적어도 하나의 초전도체 트레이스를 고정하는 단계를 포함하고,
상기 적어도 하나의 션트 커패시터의 각 초전도체 트레이스는 동평면 도파관의 중심 트레이스의 상부 표면 위로 연장되고 대응하는 갭에 의해 상부 표면으로부터 분리되고, 그리고
상기 적어도 하나의 조셉슨 접합 및 적어도 하나의 션트 커패시터를 포함하는 동평면 도파관은 진행파 파라메트릭 증폭기에 대한 기정의된 전체 임피던스를 설정하고,
상기 각 초전도체 트레이스에 대해, 동평면 도파관 위에 적어도 하나의 초전도체 트레이스를 고정하는 단계는,
동평면 도파관 위에 유전 물질의 층을 제공하는 단계;
유전 물질의 패드를 형성하고 동평면 도파관의 일부를 노출하도록 유전 물질의 층을 패터닝하는 단계;
유전 물질의 패드 및 동평면 도파관의 일부에 초전도체 층을 형성하는 단계;
초전도체 트레이스를 형성하도록 초전도체 층을 패터닝하는 단계; 및
갭을 형성하도록 유전 물질의 패드를 제거하는 단계를 포함하고, 상기 초전도체 트레이스는 중심 트레이스 위에 에어브리지를 제공하는 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.
삭제
제12항에 있어서,
상기 동평면 도파관은 중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면 및 중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고, 그리고
상기 초전도체 트레이스를 형성하도록 초전도체 층을 패터닝하는 단계는,
초전도체 트레이스의 제1 단부와 제1 접지 평면 사이에 제1 전기 접점을 형성하는 단계 및 초전도체 트레이스의 제2 단부와 제2 접지 평면 사이에 제2 전기 접점을 형성하는 단계를 포함하는 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.
진행파 파라메트릭 증폭기의 제조 방법으로서, 상기 방법은,
제1 기판을 제공하는 단계;
제1 기판 상에, 동평면 도파관의 중심 트레이스를 차단하는 적어도 하나의 조셉슨 접합을 포함하는 동평면 도파관을 형성하는 단계;
적어도 하나의 션트 커패시터를 각각 형성하도록 동평면 도파관 위에 적어도 하나의 초전도체 트레이스를 고정하는 단계를 포함하고,
상기 적어도 하나의 션트 커패시터의 각 초전도체 트레이스는 동평면 도파관의 중심 트레이스의 상부 표면 위로 연장되고 갭에 의해 상부 표면으로부터 분리되고,
상기 적어도 하나의 조셉슨 접합 및 적어도 하나의 션트 커패시터를 포함하는 동평면 도파관은 진행파 파라메트릭 증폭기에 대한 전체 임피던스를 설정하고,
상기 적어도 하나의 초전도체 트레이스의 각 초전도체 트레이스에 대해, 동평면 도파관 위에 초전도체 트레이스를 고정하는 단계는,
초전도체 트레이스를 포함하는 제2 기판을 제공하는 단계;
초전도체 트레이스가 중심 트레이스의 상부 표면 위에 위치되고 대응하는 갭에 의해 상부 표면으로부터 분리되도록 제2 기판을 제1 기판에 본딩하는 단계를 포함하는 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.
제15항에 있어서,
상기 동평면 도파관은 중심 트레이스의 제1 측면을 따라 연장되는 제1 접지 평면 및 중심 트레이스의 제2 측면을 따라 연장되는 제2 접지 평면을 포함하고,
상기 본딩하는 단계는,
초전도체 트레이스의 제1 단부와 제1 접지 평면 사이에 제1 범프 본드를 형성하는 단계; 및
초전도체 트레이스의 제2 단부와 제2 접지 평면 사이에 제2 범프 본드를 형성하는 단계를 포함하는 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.
제12항에 있어서,
상기 적어도 하나의 초전도체 트레이스의 각 초전도체 트레이스는,
중심 트레이스의 연장 방향에 직교하는 방향으로 연장되는 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.
제12항에 있어서,
상기 적어도 하나의 초전도체 트레이스의 각 초전도체 트레이스는,
적어도 하나의 조셉슨 접합 위로 연장되지 않고 중심 트레이스 위로 연장되는 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.
제12항에 있어서,
제2 구성요소를 형성하고, 상기 기정의된 전체 임피던스는 제2 구성요소의 임피던스와 매칭하는 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.
제19항에 있어서,
상기 기정의된 임피던스는 약 50옴인 것을 것을 특징으로 하는 파라메트릭 진행파 증폭기의 제조 방법.