JP2001332685A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 シリコン多層基板あるいは半導体チップ上
に、ＬＳＩチップをマルチチップ実装する場合、ＬＳＩ
チップをフェイスダウン方式で１チップごとに搬送、実
装するため、組み立てに多大な時間を要し、コストが高
くなった。 【解決手段】 ＬＳＩチップ群４に形成された複数のＬ
ＳＩ素子単位の境界部に薄厚部を有した溝を形成し、Ｌ
ＳＩチップ群を一括して搬送してから半導体ウェハー５
にフリップチップ接続し、研削装置により、ＬＳＩチッ
プ群４の裏面から、ＬＳＩチップ群４に加工したチップ
分離溝３の底部にまで研削を行い、薄厚部を除去するこ
とで、ＬＳＩチップ群４を独立したＬＳＩチップ９に分
離する。
に、ＬＳＩチップをマルチチップ実装する場合、ＬＳＩ
チップをフェイスダウン方式で１チップごとに搬送、実
装するため、組み立てに多大な時間を要し、コストが高
くなった。 【解決手段】 ＬＳＩチップ群４に形成された複数のＬ
ＳＩ素子単位の境界部に薄厚部を有した溝を形成し、Ｌ
ＳＩチップ群を一括して搬送してから半導体ウェハー５
にフリップチップ接続し、研削装置により、ＬＳＩチッ
プ群４の裏面から、ＬＳＩチップ群４に加工したチップ
分離溝３の底部にまで研削を行い、薄厚部を除去するこ
とで、ＬＳＩチップ群４を独立したＬＳＩチップ９に分
離する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩなどの複数
の半導体素子を、回路基板または別の半導体素子に接続
した半導体装置の製造方法に関するものである。
の半導体素子を、回路基板または別の半導体素子に接続
した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ半導体装置の低コスト化お
よび小型化を図るために、互いに異なる機能を有するＬ
ＳＩまたは互いに異なるプロセスにより形成されたＬＳ
Ｉを有する複数の半導体チップがフェースダウン方式で
接続されてなるマルチチップモジュールの半導体装置が
提案されている。
よび小型化を図るために、互いに異なる機能を有するＬ
ＳＩまたは互いに異なるプロセスにより形成されたＬＳ
Ｉを有する複数の半導体チップがフェースダウン方式で
接続されてなるマルチチップモジュールの半導体装置が
提案されている。
【０００３】以下、従来のマルチチップモジュール型の
半導体装置について、図１０を参照しながら説明する。
半導体装置について、図１０を参照しながら説明する。
【０００４】図１０は、従来の半導体装置を示す断面図
である。
である。
【０００５】図１０に示すように、接続用電極１０１が
形成されたシリコン多層基板１０２に、半田バンプ１０
３が形成されたＬＳＩチップ１０４が、シリコン多層基
板１０２とＬＳＩチップ１０４との間隙に封止樹脂１０
５が注入、硬化されてフリップチップ接続されている。
そして、ＬＳＩチップ１０４が搭載されたシリコン多層
基板１０２は、ダイボンド樹脂１０６により支持基板１
０７上に固定されている。また、シリコン多層基板１０
２に形成された内部電極１０８と支持基板１０７の配線
１０９とは、金属細線１１０によって電気的に接続さ
れ、ＬＳＩチップ１０４と金属細線１１０の周囲はキャ
ップ１１１に囲まれている。また、配線１０９と外部電
極１１２とは、スルーホール１１３によって電気的に接
続されている。
形成されたシリコン多層基板１０２に、半田バンプ１０
３が形成されたＬＳＩチップ１０４が、シリコン多層基
板１０２とＬＳＩチップ１０４との間隙に封止樹脂１０
５が注入、硬化されてフリップチップ接続されている。
そして、ＬＳＩチップ１０４が搭載されたシリコン多層
基板１０２は、ダイボンド樹脂１０６により支持基板１
０７上に固定されている。また、シリコン多層基板１０
２に形成された内部電極１０８と支持基板１０７の配線
１０９とは、金属細線１１０によって電気的に接続さ
れ、ＬＳＩチップ１０４と金属細線１１０の周囲はキャ
ップ１１１に囲まれている。また、配線１０９と外部電
極１１２とは、スルーホール１１３によって電気的に接
続されている。
【０００６】以上のように構成された半導体装置の製造
方法について説明する。
方法について説明する。
【０００７】まず、シリコン多層基板１０２に、半田バ
ンプ１０３を有するＬＳＩチップ１０４を１個ずつ搬送
して実装した後、半田付けにより接続する。なお、内部
電極１０８には、銅やアルミニウム等を用いており、絶
縁層にはポリイミド、ＳｉＯ 2等を用いている。ＬＳＩ
チップ１０４とシリコン多層基板１０２との接続は、絶
縁性樹脂１０５を介して、半田バンプ１０３と接続用電
極１０１とを位置合わせし、ＬＳＩチップ１０４をシリ
コン多層基板１０２に設置した後、リフローにより行
う。
ンプ１０３を有するＬＳＩチップ１０４を１個ずつ搬送
して実装した後、半田付けにより接続する。なお、内部
電極１０８には、銅やアルミニウム等を用いており、絶
縁層にはポリイミド、ＳｉＯ 2等を用いている。ＬＳＩ
チップ１０４とシリコン多層基板１０２との接続は、絶
縁性樹脂１０５を介して、半田バンプ１０３と接続用電
極１０１とを位置合わせし、ＬＳＩチップ１０４をシリ
コン多層基板１０２に設置した後、リフローにより行
う。
【０００８】次に、ＬＳＩチップ１０４が搭載されたシ
リコン多層基板１０２をセラミック等よりなる支持基板
１０７にダイボンド樹脂１０６により固定する。その
後、シリコン多層基板１０２の内部電極１０８と支持基
板１０７の配線１０９とを金属細線１１０にて接続す
る。また、配線１０９と外部電極１１２とを、スルーホ
ール１１３によって電気的に接続している。最後に、キ
ャップ１１１を、支持基板１０７に接着剤もしくは、半
田等により固定する。ここでは、ＬＳＩチップ１０４を
シリコン多層基板１０２に接続したが、半導体チップに
接続してもよい。
リコン多層基板１０２をセラミック等よりなる支持基板
１０７にダイボンド樹脂１０６により固定する。その
後、シリコン多層基板１０２の内部電極１０８と支持基
板１０７の配線１０９とを金属細線１１０にて接続す
る。また、配線１０９と外部電極１１２とを、スルーホ
ール１１３によって電気的に接続している。最後に、キ
ャップ１１１を、支持基板１０７に接着剤もしくは、半
田等により固定する。ここでは、ＬＳＩチップ１０４を
シリコン多層基板１０２に接続したが、半導体チップに
接続してもよい。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置の製造方法によると、シリコン多層基板
上にマルチチップ実装するためには、半導体チップをフ
ェイスダウン方式で、１回の搬送で１チップごとの実装
を行っていたため、組み立てに時間を要し、コストが高
くなるという課題があった。
来の半導体装置の製造方法によると、シリコン多層基板
上にマルチチップ実装するためには、半導体チップをフ
ェイスダウン方式で、１回の搬送で１チップごとの実装
を行っていたため、組み立てに時間を要し、コストが高
くなるという課題があった。
【００１０】前記に鑑み、本発明は、前記の課題を解消
することにより、組立て時間を低減し、高性能で低コス
トなマルチチップモジュール型の半導体装置の製造方法
を提供することにある。
することにより、組立て時間を低減し、高性能で低コス
トなマルチチップモジュール型の半導体装置の製造方法
を提供することにある。
【００１１】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体装置の製造方法は、その面内
に複数個の半導体素子が形成された第１の半導体ウェハ
ーの個々の半導体素子上にバンプ電極を形成する工程
と、前記第１の半導体ウェハーの表面に対して、各半導
体素子単位ごとに分離溝を形成する工程と、前記第１の
半導体ウェハーに対して、複数の半導体素子単位で各半
導体素子間に分離溝が形成された半導体素子群に分割す
る工程と、前記半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に半導体素子群を
接続する工程と、前記基板上に接続した前記半導体素子
群の裏面側から前記半導体素子群の各半導体素子単位の
分離溝まで研削し、前記半導体素子群の厚みを薄厚にす
るとともに、半導体素子群を個々の半導体素子に分離す
る。
るために、本発明の半導体装置の製造方法は、その面内
に複数個の半導体素子が形成された第１の半導体ウェハ
ーの個々の半導体素子上にバンプ電極を形成する工程
と、前記第１の半導体ウェハーの表面に対して、各半導
体素子単位ごとに分離溝を形成する工程と、前記第１の
半導体ウェハーに対して、複数の半導体素子単位で各半
導体素子間に分離溝が形成された半導体素子群に分割す
る工程と、前記半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に半導体素子群を
接続する工程と、前記基板上に接続した前記半導体素子
群の裏面側から前記半導体素子群の各半導体素子単位の
分離溝まで研削し、前記半導体素子群の厚みを薄厚にす
るとともに、半導体素子群を個々の半導体素子に分離す
る。
【００１２】このような半導体装置の製造方法により、
複数の半導体素子を同時に一括して基板上に搬送し、実
装することが可能となるので、半導体素子それぞれを搬
送して基板に実装する場合に比較して、半導体素子の搬
送時間が大幅に短縮し、半導体装置の組立てコストの低
減を達成することが可能となる。
複数の半導体素子を同時に一括して基板上に搬送し、実
装することが可能となるので、半導体素子それぞれを搬
送して基板に実装する場合に比較して、半導体素子の搬
送時間が大幅に短縮し、半導体装置の組立てコストの低
減を達成することが可能となる。
【００１３】また、その面内に複数個の半導体素子が形
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーの表面に対して、各半導体素子単位ごとに分離溝を形
成する工程と、前記第１の半導体ウェハーに対して、少
なくとも２つの半導体素子単位で各半導体素子間に分離
溝が形成された半導体素子群に分割する工程と、その面
内に複数個の半導体素子が形成された第２の半導体ウェ
ハーの個々の半導体素子の電極と前記半導体素子群の各
半導体素子のバンプ電極とを接続し、第２の半導体ウェ
ハーの半導体素子上に前記半導体素子群を接続する工程
と、前記第２の半導体ウェハー上に接続した前記半導体
素子群の裏面から、前記半導体素子群の各半導体素子単
位の分離溝まで研削し、前記半導体素子群の厚みを薄厚
にするとともに、前記半導体素子群を個々の半導体素子
に分離する工程と、前記第２の半導体ウェハーに対して
各半導体素子ごとに分離し、１つの半導体素子上に少な
くとも２つの半導体素子が接続されたマルチチップモジ
ュール型の半導体装置を形成する。
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーの表面に対して、各半導体素子単位ごとに分離溝を形
成する工程と、前記第１の半導体ウェハーに対して、少
なくとも２つの半導体素子単位で各半導体素子間に分離
溝が形成された半導体素子群に分割する工程と、その面
内に複数個の半導体素子が形成された第２の半導体ウェ
ハーの個々の半導体素子の電極と前記半導体素子群の各
半導体素子のバンプ電極とを接続し、第２の半導体ウェ
ハーの半導体素子上に前記半導体素子群を接続する工程
と、前記第２の半導体ウェハー上に接続した前記半導体
素子群の裏面から、前記半導体素子群の各半導体素子単
位の分離溝まで研削し、前記半導体素子群の厚みを薄厚
にするとともに、前記半導体素子群を個々の半導体素子
に分離する工程と、前記第２の半導体ウェハーに対して
各半導体素子ごとに分離し、１つの半導体素子上に少な
くとも２つの半導体素子が接続されたマルチチップモジ
ュール型の半導体装置を形成する。
【００１４】このような半導体装置の製造方法により、
半導体素子を積層させた構造の半導体装置を製造する場
合、半導体ウェハーを半導体素子単位に分割した後に実
装するよりも、あらかじめ半導体ウェハーどうしを実装
した後に、半導体装置を構成する半導体素子積層体に分
割することで、半導体素子の搬送時間が大幅に短縮し、
半導体装置の組立てコストの低減を達成することが可能
となる。
半導体素子を積層させた構造の半導体装置を製造する場
合、半導体ウェハーを半導体素子単位に分割した後に実
装するよりも、あらかじめ半導体ウェハーどうしを実装
した後に、半導体装置を構成する半導体素子積層体に分
割することで、半導体素子の搬送時間が大幅に短縮し、
半導体装置の組立てコストの低減を達成することが可能
となる。
【００１５】また、その面内に複数個の半導体素子が形
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、複数の半導体素子からなる半導体素子群に分割す
る工程と、前記半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に前記半導体素子
群を接続する工程と、ウェハー切断装置を用いて、前記
基板上に接続した前記半導体素子群を、個々の半導体素
子に分割する工程とよりなる。
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、複数の半導体素子からなる半導体素子群に分割す
る工程と、前記半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に前記半導体素子
群を接続する工程と、ウェハー切断装置を用いて、前記
基板上に接続した前記半導体素子群を、個々の半導体素
子に分割する工程とよりなる。
【００１６】このような半導体装置の製造方法により、
多数の微小な半導体素子が大口径の半導体ウェハーに形
成されている場合でも、半導体素子を連結するダイシン
グラインを、ウェハー切断装置を用いて高速で加工する
ことにより、ＬＳＩウェハーをあらかじめ個々のＬＳＩ
チップに分離した後に、ＬＳＩチップを１個ずつ搬送し
て基板上に実装するよりも、半導体装置の組立て時間を
短縮することができ、加工コストを低減することが可能
となる。
多数の微小な半導体素子が大口径の半導体ウェハーに形
成されている場合でも、半導体素子を連結するダイシン
グラインを、ウェハー切断装置を用いて高速で加工する
ことにより、ＬＳＩウェハーをあらかじめ個々のＬＳＩ
チップに分離した後に、ＬＳＩチップを１個ずつ搬送し
て基板上に実装するよりも、半導体装置の組立て時間を
短縮することができ、加工コストを低減することが可能
となる。
【００１７】また、その面内に複数個の半導体素子が形
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、少なくとも２つの半導体素子単位で半導体素子群
に分割する工程と、その面内に複数個の半導体素子が形
成された第２の半導体ウェハーの個々の半導体素子の電
極と前記半導体素子群の各半導体素子のバンプ電極とを
接続し、第２の半導体ウェハーの半導体素子上に前記半
導体素子群を接続する工程と、ウェハー切断装置を用い
て、前記第２のウェハー上に接続した前記半導体素子群
を、個々の半導体素子に分割する工程とよりなる。
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、少なくとも２つの半導体素子単位で半導体素子群
に分割する工程と、その面内に複数個の半導体素子が形
成された第２の半導体ウェハーの個々の半導体素子の電
極と前記半導体素子群の各半導体素子のバンプ電極とを
接続し、第２の半導体ウェハーの半導体素子上に前記半
導体素子群を接続する工程と、ウェハー切断装置を用い
て、前記第２のウェハー上に接続した前記半導体素子群
を、個々の半導体素子に分割する工程とよりなる。
【００１８】このような半導体装置の製造方法により、
半導体素子を連結するダイシングラインを、ウェハー切
断装置を用いて高速で加工することにより、ＬＳＩウェ
ハーをあらかじめ個々のＬＳＩチップに分離した後に、
ＬＳＩチップを１個ずつ搬送して半導体ウェハー上に実
装するよりも、半導体装置の組立て時間を短縮すること
ができ、加工コストを低減することが可能となる。
半導体素子を連結するダイシングラインを、ウェハー切
断装置を用いて高速で加工することにより、ＬＳＩウェ
ハーをあらかじめ個々のＬＳＩチップに分離した後に、
ＬＳＩチップを１個ずつ搬送して半導体ウェハー上に実
装するよりも、半導体装置の組立て時間を短縮すること
ができ、加工コストを低減することが可能となる。
【００１９】また、その面内に複数個の半導体素子が形
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、複数の半導体素子単位の半導体素子群に分割する
工程と、前記半導体素子群の各半導体素子のバンプ電極
と基板上の電極とを接続し、基板上に半導体素子群を接
続する工程と、前記半導体素子群の半導体素子単位の連
結部を除いた裏面にレジストパターンを形成する工程
と、前記レジストパターンが形成されていない半導体素
子群の各半導体素子単位の連結部を、エッチングによっ
て分離する工程とよりなる。
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、複数の半導体素子単位の半導体素子群に分割する
工程と、前記半導体素子群の各半導体素子のバンプ電極
と基板上の電極とを接続し、基板上に半導体素子群を接
続する工程と、前記半導体素子群の半導体素子単位の連
結部を除いた裏面にレジストパターンを形成する工程
と、前記レジストパターンが形成されていない半導体素
子群の各半導体素子単位の連結部を、エッチングによっ
て分離する工程とよりなる。
【００２０】このような半導体装置の製造方法により、
半導体ウェハーに形成された複数の半導体素子を分離す
る場合に、レジストを所望のパターンに塗布すること
で、分離部の形状を任意に設定できるので、半導体素子
の形状に左右されることなく、半導体素子の連結部に対
して高精度なエッチングを行うことが可能となる。ま
た、半導体ウェハーに対して一括した加工が可能となる
ので、微小な半導体素子が形成された大口径の半導体ウ
ェハーに対しても、加工時間が増加することはなく、半
導体装置の組立てコストの低減を達成することが可能と
なる。
半導体ウェハーに形成された複数の半導体素子を分離す
る場合に、レジストを所望のパターンに塗布すること
で、分離部の形状を任意に設定できるので、半導体素子
の形状に左右されることなく、半導体素子の連結部に対
して高精度なエッチングを行うことが可能となる。ま
た、半導体ウェハーに対して一括した加工が可能となる
ので、微小な半導体素子が形成された大口径の半導体ウ
ェハーに対しても、加工時間が増加することはなく、半
導体装置の組立てコストの低減を達成することが可能と
なる。
【００２１】また、その面内に複数個の半導体素子が形
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、複数の半導体素子単位の半導体素子群に分割する
工程と、前記半導体素子群の各半導体素子のバンプ電極
と第２の半導体ウェハーの個々の半導体素子の電極とを
接続し、第２の半導体ウェハーの半導体素子上に前記半
導体素子群を接続する工程と、前記半導体素子群の半導
体素子単位の連結部を除いた裏面にレジストパターンを
形成する工程と、前記レジストパターンが形成されてい
ない半導体素子群の各半導体素子単位の連結部を、エッ
チングによって分離する工程とよりなる。
成された第１の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第１の半導体ウェハ
ーを、複数の半導体素子単位の半導体素子群に分割する
工程と、前記半導体素子群の各半導体素子のバンプ電極
と第２の半導体ウェハーの個々の半導体素子の電極とを
接続し、第２の半導体ウェハーの半導体素子上に前記半
導体素子群を接続する工程と、前記半導体素子群の半導
体素子単位の連結部を除いた裏面にレジストパターンを
形成する工程と、前記レジストパターンが形成されてい
ない半導体素子群の各半導体素子単位の連結部を、エッ
チングによって分離する工程とよりなる。
【００２２】このような半導体装置の製造方法により、
半導体ウェハーに形成された複数の半導体素子を分離す
る場合に、半導体ウェハーに対するレジスト塗布は、微
細な形状のパターンに対しても対応して形成することが
可能であるので、分離部の形状を任意に設定することが
でき、半導体素子の形状に左右されることなく、半導体
素子の連結部に対して高精度なエッチングを行うことが
可能となる。また、半導体ウェハーに対して一括した加
工が可能となるので、微小な半導体素子が形成された大
口径の半導体ウェハーに対しても、加工時間が増加する
ことはなく、半導体装置の組立てコストの低減を達成す
ることが可能となる。
半導体ウェハーに形成された複数の半導体素子を分離す
る場合に、半導体ウェハーに対するレジスト塗布は、微
細な形状のパターンに対しても対応して形成することが
可能であるので、分離部の形状を任意に設定することが
でき、半導体素子の形状に左右されることなく、半導体
素子の連結部に対して高精度なエッチングを行うことが
可能となる。また、半導体ウェハーに対して一括した加
工が可能となるので、微小な半導体素子が形成された大
口径の半導体ウェハーに対しても、加工時間が増加する
ことはなく、半導体装置の組立てコストの低減を達成す
ることが可能となる。
【００２３】また、機械研削または、化学薬品を用いた
化学研磨または、前記機械研削と前記化学研磨との併用
または、プラズマによるドライエッチングにより、第１
の半導体ウェハーの裏面を研削または研磨する。
化学研磨または、前記機械研削と前記化学研磨との併用
または、プラズマによるドライエッチングにより、第１
の半導体ウェハーの裏面を研削または研磨する。
【００２４】このような半導体装置の製造方法により、
ウェハーの厚みやサイズおよび、ウェハーに形成された
半導体素子の配置ならびに個数などに合わせて最適な研
削方法あるいは研磨方法を選択して、研削あるいは研磨
状態の安定化および研削あるいは研磨時間の短縮化を達
成することが可能となる。
ウェハーの厚みやサイズおよび、ウェハーに形成された
半導体素子の配置ならびに個数などに合わせて最適な研
削方法あるいは研磨方法を選択して、研削あるいは研磨
状態の安定化および研削あるいは研磨時間の短縮化を達
成することが可能となる。
【００２５】また、第１の半導体ウェハーの表面に対し
て、各半導体素子単位ごとに分離溝を形成する工程は、
前記第１の半導体ウェハーの表面の各半導体素子単位ご
とに回転ブレードにより切削して各半導体どうしが薄厚
部で接続された分離溝を形成する。
て、各半導体素子単位ごとに分離溝を形成する工程は、
前記第１の半導体ウェハーの表面の各半導体素子単位ご
とに回転ブレードにより切削して各半導体どうしが薄厚
部で接続された分離溝を形成する。
【００２６】このような半導体装置の製造方法により、
複数の半導体素子を同時に一括して基板上に搬送し、実
装することが可能となるので、半導体素子それぞれを搬
送して基板に実装する場合に比較して、半導体素子の搬
送時間が大幅に短縮し、半導体装置の組立てコストの低
減を達成することが可能となる。また、複数の半導体素
子からなる半導体素子群を一括して半導体ウェハーまた
は基板に実装した後に、半導体素子群を個々の半導体素
子に分割するので、実装回数が減るとともに、半導体ウ
ェハーに対する半導体素子の実装精度も向上する。
複数の半導体素子を同時に一括して基板上に搬送し、実
装することが可能となるので、半導体素子それぞれを搬
送して基板に実装する場合に比較して、半導体素子の搬
送時間が大幅に短縮し、半導体装置の組立てコストの低
減を達成することが可能となる。また、複数の半導体素
子からなる半導体素子群を一括して半導体ウェハーまた
は基板に実装した後に、半導体素子群を個々の半導体素
子に分割するので、実装回数が減るとともに、半導体ウ
ェハーに対する半導体素子の実装精度も向上する。
【００２７】また、半導体素子群の各半導体素子のバン
プ電極と基板上の電極とを接続し、基板上に半導体素子
群を接続する工程は、半導体素子群と基板との間に樹脂
を介して行う。
プ電極と基板上の電極とを接続し、基板上に半導体素子
群を接続する工程は、半導体素子群と基板との間に樹脂
を介して行う。
【００２８】このように、半導体素子群と基板との間に
樹脂を介して基板上に半導体素子群を接続することで、
外部からの機械的作用や温度変化などに対して、安定し
た接続を保つことができる。
樹脂を介して基板上に半導体素子群を接続することで、
外部からの機械的作用や温度変化などに対して、安定し
た接続を保つことができる。
【００２９】また、半導体素子群の各半導体素子のバン
プ電極と第２の半導体ウェハーの個々の半導体素子の電
極とを接続し、前記第２の半導体ウェハー上に半導体素
子群を接続する工程は、半導体素子群と前記第２の半導
体ウェハーとの間に樹脂を介して行う。
プ電極と第２の半導体ウェハーの個々の半導体素子の電
極とを接続し、前記第２の半導体ウェハー上に半導体素
子群を接続する工程は、半導体素子群と前記第２の半導
体ウェハーとの間に樹脂を介して行う。
【００３０】このように、半導体素子群と半導体ウェハ
ーとの間に樹脂を介して半導体ウェハー上に半導体素子
群を接続することで、外部からの機械的作用や温度変化
などに対して、安定した接続を保つことができる。
ーとの間に樹脂を介して半導体ウェハー上に半導体素子
群を接続することで、外部からの機械的作用や温度変化
などに対して、安定した接続を保つことができる。
【００３１】また、基板は回路構成された回路基板を用
いる。
いる。
【００３２】このように、回路構成された基板を用いる
ことで、回路基板に実装する半導体素子に形成された電
極配置に対応した位置に電極形成が可能であり、また、
複数の電極を接続する配線の形成や、スルーホールによ
る基板の表裏の電気的接続および外部基板との電気的接
続が可能となる。
ことで、回路基板に実装する半導体素子に形成された電
極配置に対応した位置に電極形成が可能であり、また、
複数の電極を接続する配線の形成や、スルーホールによ
る基板の表裏の電気的接続および外部基板との電気的接
続が可能となる。
【００３３】また、基板は半導体素子基板を用いる。
【００３４】このように、半導体素子基板を用いること
で、異なる機能を有する異種の半導体素子の立体的な電
気的接続を行い、高密度な実装構造の構成が可能とな
る。
で、異なる機能を有する異種の半導体素子の立体的な電
気的接続を行い、高密度な実装構造の構成が可能とな
る。
【００３５】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態について図面を参照しながら説明す
る。
方法の一実施形態について図面を参照しながら説明す
る。
【００３６】まず、本発明の第１の実施形態について説
明する。
明する。
【００３７】図１〜図３は本実施形態における半導体装
置の製造方法の各工程ごとの断面図を示している。
置の製造方法の各工程ごとの断面図を示している。
【００３８】図１（ａ）に示すように、まず、複数の半
導体素子がその面内に形成されたＬＳＩウェハー１の各
半導体素子の電極上に、半田バンプ２を形成し、ＬＳＩ
ウェハー１に対してダイサー等のウェハー切断装置によ
り、薄厚部を有したＬＳＩチップ分離溝３を形成する。
この時のＬＳＩチップ分離溝３の深さは、最終的に個々
のＬＳＩチップに分離した時のチップ厚と同等もしくは
それ以上の深さにすることが必要である。また、ＬＳＩ
チップ分離溝３の形成は、単数の半導体素子（ＬＳＩチ
ップ）単位または複数の半導体素子（ＬＳＩチップ）単
位に形成するもので、本実施形態では２つの半導体素子
単位に形成している。
導体素子がその面内に形成されたＬＳＩウェハー１の各
半導体素子の電極上に、半田バンプ２を形成し、ＬＳＩ
ウェハー１に対してダイサー等のウェハー切断装置によ
り、薄厚部を有したＬＳＩチップ分離溝３を形成する。
この時のＬＳＩチップ分離溝３の深さは、最終的に個々
のＬＳＩチップに分離した時のチップ厚と同等もしくは
それ以上の深さにすることが必要である。また、ＬＳＩ
チップ分離溝３の形成は、単数の半導体素子（ＬＳＩチ
ップ）単位または複数の半導体素子（ＬＳＩチップ）単
位に形成するもので、本実施形態では２つの半導体素子
単位に形成している。
【００３９】次に図１（ｂ）に示すように、ＬＳＩウェ
ハー１を、ウェハー切断装置により、複数のチップ単位
であるＬＳＩチップ群４に切断する。
ハー１を、ウェハー切断装置により、複数のチップ単位
であるＬＳＩチップ群４に切断する。
【００４０】次に図２（ｃ）に示すように、その面内に
複数の半導体素子が形成された半導体ウェハー５の裏面
にダイシングシート（図示せず）を貼り付ける。ダイシ
ングシートを半導体ウェハー５に貼り付けることによ
り、ＬＳＩチップ群４の半導体ウェハー５への接続時に
発生する衝撃に対して、破損することを防止するととも
に、半導体ウェハー５を、後工程で、半導体素子単位ご
とに切断しても、半導体ウェハーに形成された複数の半
導体素子は、ダイシングシートに固定されているので、
半導体ウェハー５ごとの搬送の管理が容易になる。
複数の半導体素子が形成された半導体ウェハー５の裏面
にダイシングシート（図示せず）を貼り付ける。ダイシ
ングシートを半導体ウェハー５に貼り付けることによ
り、ＬＳＩチップ群４の半導体ウェハー５への接続時に
発生する衝撃に対して、破損することを防止するととも
に、半導体ウェハー５を、後工程で、半導体素子単位ご
とに切断しても、半導体ウェハーに形成された複数の半
導体素子は、ダイシングシートに固定されているので、
半導体ウェハー５ごとの搬送の管理が容易になる。
【００４１】また、半導体ウェハー５の個々の半導体素
子上に、ＬＳＩチップ群４を接続するために、絶縁性樹
脂６を、半導体ウェハー５の回路形成面またはＬＳＩチ
ップ群４の回路形成面に塗布し、ボンディングツール７
の先端に真空吸着して搬送したＬＳＩチップ群４を、半
田バンプ２と接続用電極８とを位置合わせし、半導体ウ
ェハー５に接続する。そして、絶縁性樹脂６を加熱して
硬化することにより、ＬＳＩチップ群４を半導体ウェハ
ー５に固定する。なお、ＬＳＩチップ群４の半田バンプ
２と半導体ウェハー５の接続用電極８を接続した後、絶
縁性樹脂６を注入し加熱しても、ＬＳＩチップ群４を半
導体ウェハー５に固定することができる。
子上に、ＬＳＩチップ群４を接続するために、絶縁性樹
脂６を、半導体ウェハー５の回路形成面またはＬＳＩチ
ップ群４の回路形成面に塗布し、ボンディングツール７
の先端に真空吸着して搬送したＬＳＩチップ群４を、半
田バンプ２と接続用電極８とを位置合わせし、半導体ウ
ェハー５に接続する。そして、絶縁性樹脂６を加熱して
硬化することにより、ＬＳＩチップ群４を半導体ウェハ
ー５に固定する。なお、ＬＳＩチップ群４の半田バンプ
２と半導体ウェハー５の接続用電極８を接続した後、絶
縁性樹脂６を注入し加熱しても、ＬＳＩチップ群４を半
導体ウェハー５に固定することができる。
【００４２】次に図２（ｄ）に示すように、ＬＳＩチッ
プ群４を半導体ウェハー５に接続した状態で、半導体ウ
ェハーのバックグラインド工法と同様に、研削装置を用
いてＬＳＩチップ群４の回路形成面ではない面、すなわ
ち底面側から、少なくともＬＳＩチップ分離溝３の底部
にまで研削し、薄厚部を除去すると、ＬＳＩチップ群４
が個々のＬＳＩチップ９に分離独立する。ここで、研削
装置による加工深さは、少なくともＬＳＩチップ分離溝
３の底部にまで必要であり、薄厚部を除去する深さに設
定する。また、最大加工深さは、製品の製造工程におけ
るＬＳＩチップの機械的強度および製品完成後の品質を
保持できる範囲ならば、特に限定されるものではない。
プ群４を半導体ウェハー５に接続した状態で、半導体ウ
ェハーのバックグラインド工法と同様に、研削装置を用
いてＬＳＩチップ群４の回路形成面ではない面、すなわ
ち底面側から、少なくともＬＳＩチップ分離溝３の底部
にまで研削し、薄厚部を除去すると、ＬＳＩチップ群４
が個々のＬＳＩチップ９に分離独立する。ここで、研削
装置による加工深さは、少なくともＬＳＩチップ分離溝
３の底部にまで必要であり、薄厚部を除去する深さに設
定する。また、最大加工深さは、製品の製造工程におけ
るＬＳＩチップの機械的強度および製品完成後の品質を
保持できる範囲ならば、特に限定されるものではない。
【００４３】次に図２（ｅ）に示すように、ウェハー切
断装置により、半導体ウェハー５を個々の半導体チップ
１０に分離する。このように、個々の半導体チップ１０
上に複数のＬＳＩチップ９が実装された構成体を、以
下、複数チップ実装体１１と呼ぶ。
断装置により、半導体ウェハー５を個々の半導体チップ
１０に分離する。このように、個々の半導体チップ１０
上に複数のＬＳＩチップ９が実装された構成体を、以
下、複数チップ実装体１１と呼ぶ。
【００４４】次に図３（ｆ）に示すように、まず、ダイ
パッド１２にダイボンド樹脂１３を塗布し、複数チップ
実装体１１を構成する半導体チップ１０の裏面をダイパ
ッド１２に対向させて、塗布したダイボンド樹脂１３上
に接着する。そして、複数チップ実装体１１の外部電極
１４とインナーリード１５とを金属細線１６によって電
気的に接続し、複数チップ実装体１１と金属細線１６お
よびインナーリード１５の周囲を封止樹脂１７によって
封止する。その後、封止樹脂１７から外部に露出したリ
ードの先端部分をガルウィング形状に折り曲げて、外部
基板に実装可能な形状に成形する。
パッド１２にダイボンド樹脂１３を塗布し、複数チップ
実装体１１を構成する半導体チップ１０の裏面をダイパ
ッド１２に対向させて、塗布したダイボンド樹脂１３上
に接着する。そして、複数チップ実装体１１の外部電極
１４とインナーリード１５とを金属細線１６によって電
気的に接続し、複数チップ実装体１１と金属細線１６お
よびインナーリード１５の周囲を封止樹脂１７によって
封止する。その後、封止樹脂１７から外部に露出したリ
ードの先端部分をガルウィング形状に折り曲げて、外部
基板に実装可能な形状に成形する。
【００４５】なお、ＬＳＩチップ群４の研削工程の前工
程あるいは後工程に、半導体ウェハー５の回路形成面で
はない面を研削する工程を追加すれば、半導体装置の薄
型化が可能になるばかりでなく、半導体ウェハー５の平
坦性の向上を確保することができ、複数チップ実装体１
１のダイパッド１２に対する実装安定性も向上する。
程あるいは後工程に、半導体ウェハー５の回路形成面で
はない面を研削する工程を追加すれば、半導体装置の薄
型化が可能になるばかりでなく、半導体ウェハー５の平
坦性の向上を確保することができ、複数チップ実装体１
１のダイパッド１２に対する実装安定性も向上する。
【００４６】また、本実施形態では、ＬＳＩチップ群
を、複数の半導体素子から形成された半導体ウェハー上
に接続したが、半導体ウェハーではなく、配線回路が形
成された回路基板上に接続してもよく、この場合、半導
体ウェハー上に形成したバンプと回路基板上の配線部と
を位置合わせして接続する。その後は、半導体ウェハー
上にＬＳＩチップを接続した場合と同様にして、研削装
置を用いて、少なくともＬＳＩチップの厚みの切り込み
深さで、ＬＳＩチップを連結する薄厚部を研削し、ＬＳ
Ｉチップ群を個々のＬＳＩチップに分離する。
を、複数の半導体素子から形成された半導体ウェハー上
に接続したが、半導体ウェハーではなく、配線回路が形
成された回路基板上に接続してもよく、この場合、半導
体ウェハー上に形成したバンプと回路基板上の配線部と
を位置合わせして接続する。その後は、半導体ウェハー
上にＬＳＩチップを接続した場合と同様にして、研削装
置を用いて、少なくともＬＳＩチップの厚みの切り込み
深さで、ＬＳＩチップを連結する薄厚部を研削し、ＬＳ
Ｉチップ群を個々のＬＳＩチップに分離する。
【００４７】また、ＬＳＩチップ群の裏面は、本実施形
態では研削装置によって研削したが、ＬＳＩチップ分離
溝にまで加工できる方法ならば、他の機械的加工法でも
よい。
態では研削装置によって研削したが、ＬＳＩチップ分離
溝にまで加工できる方法ならば、他の機械的加工法でも
よい。
【００４８】また、化学薬品を用いた化学研磨または、
機械研削と化学研磨との併用または、プラズマによるド
ライエッチングによっても加工が可能であり、これらの
加工法を用いることによりＬＳＩチップ群を個々のＬＳ
Ｉチップに分離することができる。
機械研削と化学研磨との併用または、プラズマによるド
ライエッチングによっても加工が可能であり、これらの
加工法を用いることによりＬＳＩチップ群を個々のＬＳ
Ｉチップに分離することができる。
【００４９】本実施形態の半導体装置の製造方法によ
り、複数のＬＳＩチップが連結された状態で基板に実装
することが可能となり、あらかじめ分割されたＬＳＩチ
ップそれぞれを搬送して実装するよりも搬送時間が短縮
し、組立てコストの低減を達成することができる。ま
た、半導体ウェハーの裏面を研削または研磨する工程を
導入することにより、半導体ウェハーの厚みの調整が可
能となり、半導体装置の厚みの薄型化を達成することも
できる。
り、複数のＬＳＩチップが連結された状態で基板に実装
することが可能となり、あらかじめ分割されたＬＳＩチ
ップそれぞれを搬送して実装するよりも搬送時間が短縮
し、組立てコストの低減を達成することができる。ま
た、半導体ウェハーの裏面を研削または研磨する工程を
導入することにより、半導体ウェハーの厚みの調整が可
能となり、半導体装置の厚みの薄型化を達成することも
できる。
【００５０】次に、本発明の第２の実施形態の半導体装
置の製造方法について説明する。
置の製造方法について説明する。
【００５１】図４〜図６は、本実施形態における半導体
装置の製造方法の各工程ごとの断面図である。
装置の製造方法の各工程ごとの断面図である。
【００５２】まず、図４（ａ）に示すように、複数個の
ＬＳＩ素子が形成されたＬＳＩウェハーに、半田バンプ
２を形成し、このＬＳＩウェハーをウェハー切断装置に
より、少なくとも２つのＬＳＩ素子単位でＬＳＩチップ
群４に切断する。このウェハー切断装置によるＬＳＩウ
ェハーの切断は、単数のチップ単位または複数のチップ
単位に形成するもので、本実施形態では、２チップ単位
に形成している。
ＬＳＩ素子が形成されたＬＳＩウェハーに、半田バンプ
２を形成し、このＬＳＩウェハーをウェハー切断装置に
より、少なくとも２つのＬＳＩ素子単位でＬＳＩチップ
群４に切断する。このウェハー切断装置によるＬＳＩウ
ェハーの切断は、単数のチップ単位または複数のチップ
単位に形成するもので、本実施形態では、２チップ単位
に形成している。
【００５３】次に、図４（ｂ）に示すように、複数の半
導体素子から構成される半導体ウェハー５上にＬＳＩチ
ップ群４を接続するために、半導体ウェハー５上のＬＳ
Ｉチップ群４を実装する位置に絶縁性樹脂６を塗布し、
ボンディングツール７によって真空吸着された状態で搬
送されたＬＳＩチップ群４と半導体ウェハー５とを位置
合わせし、ＬＳＩチップ群４を半導体ウェハー５に接続
する。そして、ＬＳＩチップ群４を半導体ウェハー５に
接続した状態で、赤外線装置を用いてＬＳＩチップ群の
素子単位の境界部を認識し、切断位置を判定する。な
お、この工程においては、ＬＳＩチップ群４に形成され
ている半田バンプ２と半導体ウェハー５に形成されてい
る接続用電極８とを接続した後、絶縁性樹脂６を注入し
てもよい。
導体素子から構成される半導体ウェハー５上にＬＳＩチ
ップ群４を接続するために、半導体ウェハー５上のＬＳ
Ｉチップ群４を実装する位置に絶縁性樹脂６を塗布し、
ボンディングツール７によって真空吸着された状態で搬
送されたＬＳＩチップ群４と半導体ウェハー５とを位置
合わせし、ＬＳＩチップ群４を半導体ウェハー５に接続
する。そして、ＬＳＩチップ群４を半導体ウェハー５に
接続した状態で、赤外線装置を用いてＬＳＩチップ群の
素子単位の境界部を認識し、切断位置を判定する。な
お、この工程においては、ＬＳＩチップ群４に形成され
ている半田バンプ２と半導体ウェハー５に形成されてい
る接続用電極８とを接続した後、絶縁性樹脂６を注入し
てもよい。
【００５４】次に、図５（ｃ）に示すように、ウェハー
切断装置１８により、ＬＳＩチップ群の回路形成面でな
い面から、ＬＳＩチップ群４の素子単位の境界部を、少
なくともＬＳＩチップ群４の厚みを切断し、ＬＳＩチッ
プ群４を独立した個々のＬＳＩチップ９に分離する。な
お、ウェハー切断装置１８による最大切断深さは、半導
体ウェハー５の表面に達することがない切断深さなら
ば、特に限定されるものではなく、ＬＳＩチップ９と半
導体ウェハー５の間隙にある絶縁性樹脂６の部分にまで
切断してもよい。
切断装置１８により、ＬＳＩチップ群の回路形成面でな
い面から、ＬＳＩチップ群４の素子単位の境界部を、少
なくともＬＳＩチップ群４の厚みを切断し、ＬＳＩチッ
プ群４を独立した個々のＬＳＩチップ９に分離する。な
お、ウェハー切断装置１８による最大切断深さは、半導
体ウェハー５の表面に達することがない切断深さなら
ば、特に限定されるものではなく、ＬＳＩチップ９と半
導体ウェハー５の間隙にある絶縁性樹脂６の部分にまで
切断してもよい。
【００５５】また、ＬＳＩチップ群の切断工程の前工程
または後工程に、半導体ウェハー５の裏面研削工程を追
加することにより、さらに薄型の半導体装置の製造が可
能となる。
または後工程に、半導体ウェハー５の裏面研削工程を追
加することにより、さらに薄型の半導体装置の製造が可
能となる。
【００５６】次に、図５（ｄ）に示すように、ＬＳＩチ
ップ９が搭載された半導体ウェハー５を、ウェハー切断
装置１８により個々の半導体チップ１０に切断する。こ
こで、個々の半導体チップ１０に複数のＬＳＩチップ９
が実装された構成体を、複数チップ実装体１１と呼ぶ。
ップ９が搭載された半導体ウェハー５を、ウェハー切断
装置１８により個々の半導体チップ１０に切断する。こ
こで、個々の半導体チップ１０に複数のＬＳＩチップ９
が実装された構成体を、複数チップ実装体１１と呼ぶ。
【００５７】さらに、図６（ｅ）に示すように、ダイパ
ッド１２にダイボンド樹脂１３を塗布し、複数チップ実
装体１１を構成する半導体チップ１０の裏面を、塗布さ
れたダイボンド樹脂１３上に搭載して固定する。そし
て、半導体チップ１０に形成された外部電極１４とイン
ナーリード１５とを金属細線１６により電気的に接続し
て、封止樹脂１７によってパッケージに封止する。その
後、封止樹脂１７から外部に露出したリードの先端部分
をガルウィング形状に折り曲げて、外部基板に実装可能
な形状に成形する。
ッド１２にダイボンド樹脂１３を塗布し、複数チップ実
装体１１を構成する半導体チップ１０の裏面を、塗布さ
れたダイボンド樹脂１３上に搭載して固定する。そし
て、半導体チップ１０に形成された外部電極１４とイン
ナーリード１５とを金属細線１６により電気的に接続し
て、封止樹脂１７によってパッケージに封止する。その
後、封止樹脂１７から外部に露出したリードの先端部分
をガルウィング形状に折り曲げて、外部基板に実装可能
な形状に成形する。
【００５８】このような半導体装置の製造方法により、
複数のＬＳＩチップが連結した状態で基板に実装するこ
とが可能となり、あらかじめ分割したＬＳＩチップをそ
れぞれ搬送するよりも搬送時間が短縮し、組立てコスト
の低減を達成することができる。また、複数のＬＳＩチ
ップを連結した状態で基板に実装した後、ウェハー切断
装置により複数のＬＳＩチップそれぞれに分割するのに
要する時間は、従来のように、あらかじめ分割されたＬ
ＳＩチップそれぞれを搬送して、基板あるいは半導体ウ
ェハーに実装するのに要する時間よりも短時間となるた
め、組立てコストの低減に有効である。
複数のＬＳＩチップが連結した状態で基板に実装するこ
とが可能となり、あらかじめ分割したＬＳＩチップをそ
れぞれ搬送するよりも搬送時間が短縮し、組立てコスト
の低減を達成することができる。また、複数のＬＳＩチ
ップを連結した状態で基板に実装した後、ウェハー切断
装置により複数のＬＳＩチップそれぞれに分割するのに
要する時間は、従来のように、あらかじめ分割されたＬ
ＳＩチップそれぞれを搬送して、基板あるいは半導体ウ
ェハーに実装するのに要する時間よりも短時間となるた
め、組立てコストの低減に有効である。
【００５９】次に、本発明の第３の実施形態の半導体装
置の製造方法について説明する。
置の製造方法について説明する。
【００６０】図７〜図９は、本実施形態における半導体
装置の製造方法の各工程ごとの半導体装置の断面図であ
る。
装置の製造方法の各工程ごとの半導体装置の断面図であ
る。
【００６１】図７（ａ）に示すように、まず、複数個の
ＬＳＩ素子が形成されたＬＳＩウェハーの電極に半田バ
ンプ２を形成し、ウェハー切断装置により、ＬＳＩウェ
ハーを単数のチップ単位または複数のチップ単位である
ＬＳＩチップ群４に分離する。本実施形態では２チップ
単位に形成している。
ＬＳＩ素子が形成されたＬＳＩウェハーの電極に半田バ
ンプ２を形成し、ウェハー切断装置により、ＬＳＩウェ
ハーを単数のチップ単位または複数のチップ単位である
ＬＳＩチップ群４に分離する。本実施形態では２チップ
単位に形成している。
【００６２】次に、図７（ｂ）に示すように、半導体ウ
ェハー５上のＬＳＩチップ群４を接続する位置に、絶縁
性樹脂６を塗布し、ボンディングツール７に吸着したＬ
ＳＩチップ群４を半導体ウェハー５の接続位置に搬送し
て、ＬＳＩチップ群４に形成した半田バンプ２と、半導
体ウェハー５に形成した接続用電極８を位置合わせし、
ＬＳＩチップ群４を半導体ウェハー５に接続した後、塗
布した絶縁性樹脂６を加熱し、硬化させる。このような
一連のＬＳＩチップ群の搬送、接続、絶縁性樹脂の硬化
工程を、ＬＳＩチップの数だけ繰り返し、半導体ウェハ
ー上に全てのＬＳＩチップを接続して固定する。なお、
絶縁性樹脂６は、半田バンプ２と接続用電極８を接続し
た後に、ＬＳＩチップ群４と半導体ウェハー５との間隙
に注入した後、硬化してもよい。
ェハー５上のＬＳＩチップ群４を接続する位置に、絶縁
性樹脂６を塗布し、ボンディングツール７に吸着したＬ
ＳＩチップ群４を半導体ウェハー５の接続位置に搬送し
て、ＬＳＩチップ群４に形成した半田バンプ２と、半導
体ウェハー５に形成した接続用電極８を位置合わせし、
ＬＳＩチップ群４を半導体ウェハー５に接続した後、塗
布した絶縁性樹脂６を加熱し、硬化させる。このような
一連のＬＳＩチップ群の搬送、接続、絶縁性樹脂の硬化
工程を、ＬＳＩチップの数だけ繰り返し、半導体ウェハ
ー上に全てのＬＳＩチップを接続して固定する。なお、
絶縁性樹脂６は、半田バンプ２と接続用電極８を接続し
た後に、ＬＳＩチップ群４と半導体ウェハー５との間隙
に注入した後、硬化してもよい。
【００６３】次に図８（ｃ）に示すように、ＬＳＩチッ
プ群４を半導体ウェハー５に接続した状態で、赤外線装
置を用いてＬＳＩチップの素子単位の境界部を認識する
ことによって、ＬＳＩ素子単位の境界部を除いたＬＳＩ
チップ群４の裏面にレジストパターン１９を形成する。
プ群４を半導体ウェハー５に接続した状態で、赤外線装
置を用いてＬＳＩチップの素子単位の境界部を認識する
ことによって、ＬＳＩ素子単位の境界部を除いたＬＳＩ
チップ群４の裏面にレジストパターン１９を形成する。
【００６４】次に図８（ｄ）に示すように、ウェットエ
ッチングにより、ＬＳＩチップ群４のＬＳＩ素子単位の
境界部を除去し、個々のＬＳＩチップ９に分離する。
ッチングにより、ＬＳＩチップ群４のＬＳＩ素子単位の
境界部を除去し、個々のＬＳＩチップ９に分離する。
【００６５】次に図８（ｅ）に示すように、レジストパ
ターン１９を除去する。なお、レジスト除去はウェット
エッチングあるいはドライエッチングのどちらの処理を
行ってもよい。
ターン１９を除去する。なお、レジスト除去はウェット
エッチングあるいはドライエッチングのどちらの処理を
行ってもよい。
【００６６】次に、図８（ｆ）に示すように、半導体ウ
ェハー５をウェハー切断装置により個々の半導体チップ
１０に切断する。ここで、複数のＬＳＩチップ９が搭載
された個々の半導体チップ１０の構成体を複数チップ構
成体１１と呼ぶ。
ェハー５をウェハー切断装置により個々の半導体チップ
１０に切断する。ここで、複数のＬＳＩチップ９が搭載
された個々の半導体チップ１０の構成体を複数チップ構
成体１１と呼ぶ。
【００６７】次に、図９（ｇ）に示すように、ダイボン
ド樹脂１３をダイパッド１２に塗布し、複数チップ構成
体１１を構成する半導体チップ１０の裏面を、ダイボン
ド樹脂１３が塗布されたダイパッド１２に接着し固定す
る。そして、半導体チップ１０に形成された外部電極１
４とインナーリード１５とを金属細線１６により電気的
に接続してから、ＬＳＩチップ９、ダイパッド１２およ
び金属細線１６の周囲を封止樹脂１７によってパッケー
ジに封止する。その後、封止樹脂１７から外部に露出し
たリードの先端部分をガルウィング形状に折り曲げて、
外部基板に実装可能な形状に成形する。
ド樹脂１３をダイパッド１２に塗布し、複数チップ構成
体１１を構成する半導体チップ１０の裏面を、ダイボン
ド樹脂１３が塗布されたダイパッド１２に接着し固定す
る。そして、半導体チップ１０に形成された外部電極１
４とインナーリード１５とを金属細線１６により電気的
に接続してから、ＬＳＩチップ９、ダイパッド１２およ
び金属細線１６の周囲を封止樹脂１７によってパッケー
ジに封止する。その後、封止樹脂１７から外部に露出し
たリードの先端部分をガルウィング形状に折り曲げて、
外部基板に実装可能な形状に成形する。
【００６８】このように、半導体ウェハーを複数の半導
体チップに分離する場合に、ＬＳＩチップ群の回路形成
面ではない面で、ＬＳＩチップの境界部を除く範囲にレ
ジストを塗布し、一括してエッチングを施すことによ
り、レジストを所望のパターンに塗布することができる
ので、分離部の形状を任意に設定することが可能とな
る。
体チップに分離する場合に、ＬＳＩチップ群の回路形成
面ではない面で、ＬＳＩチップの境界部を除く範囲にレ
ジストを塗布し、一括してエッチングを施すことによ
り、レジストを所望のパターンに塗布することができる
ので、分離部の形状を任意に設定することが可能とな
る。
【００６９】なお、実施形態１,２および３で、ＬＳＩ
ウェハー１に形成するバンプは半田バンプとしたが、金
属細線を用いたワイヤボンディング法による突起バンプ
およびメッキバンプでもよい。
ウェハー１に形成するバンプは半田バンプとしたが、金
属細線を用いたワイヤボンディング法による突起バンプ
およびメッキバンプでもよい。
【００７０】また、実施形態１, ２および３では、半導
体チップ１０上に複数のＬＳＩチップを実装した場合を
示したが、複数のＬＳＩチップを回路構成された回路基
板に接続してもよく、この場合、回路基板の両面には任
意の位置に電気的導通配線が可能であるので、回路基板
に実装する半導体素子に形成された電極位置に対応した
位置に電極形成が可能である。また、回路基板を用いる
と、その両面の電極または配線を、スルーホールの形成
によって電気的に接続することも可能となり、複数チッ
プ実装体１１をリードフレームだけでなく、他の多層回
路基板へ実装することもできる。
体チップ１０上に複数のＬＳＩチップを実装した場合を
示したが、複数のＬＳＩチップを回路構成された回路基
板に接続してもよく、この場合、回路基板の両面には任
意の位置に電気的導通配線が可能であるので、回路基板
に実装する半導体素子に形成された電極位置に対応した
位置に電極形成が可能である。また、回路基板を用いる
と、その両面の電極または配線を、スルーホールの形成
によって電気的に接続することも可能となり、複数チッ
プ実装体１１をリードフレームだけでなく、他の多層回
路基板へ実装することもできる。
【００７１】さらに、複数のＬＳＩチップを、複数の半
導体素子からなる半導体素子基板に接続してもよい。こ
の場合の半導体素子基板は、半導体素子単体、複数の半
導体素子および半導体ウェハーのいずれでもよく、実装
する複数のＬＳＩチップと電気的接続が可能な配線が施
されているならば、特に限定されるものではなく、これ
によって、複数の半導体素子を積層した半導体装置の組
立てが可能になる。
導体素子からなる半導体素子基板に接続してもよい。こ
の場合の半導体素子基板は、半導体素子単体、複数の半
導体素子および半導体ウェハーのいずれでもよく、実装
する複数のＬＳＩチップと電気的接続が可能な配線が施
されているならば、特に限定されるものではなく、これ
によって、複数の半導体素子を積層した半導体装置の組
立てが可能になる。
【００７２】
【発明の効果】本発明によれば、基板あるいは半導体チ
ップ上へのＬＳＩチップ群のマルチチップ実装におい
て、各ＬＳＩチップ群の素子単位ごとに分離溝を設けた
ＬＳＩチップ群を、半導体ウェハーあるいは基板にフリ
ップチップ接続して、分離溝を設けた複数のＬＳＩチッ
プ群の裏面研削を一括して行う。このように、複数のＬ
ＳＩチップから形成されるＬＳＩチップ群を一括して搬
送、実装し、ＬＳＩチップ群の溝の加工と裏面研削によ
り、単独のＬＳＩチップに分離して、マルチチップ実装
する際の搬送回数を削減し、組立時間の短縮を図り、低
コスト化を達成する。
ップ上へのＬＳＩチップ群のマルチチップ実装におい
て、各ＬＳＩチップ群の素子単位ごとに分離溝を設けた
ＬＳＩチップ群を、半導体ウェハーあるいは基板にフリ
ップチップ接続して、分離溝を設けた複数のＬＳＩチッ
プ群の裏面研削を一括して行う。このように、複数のＬ
ＳＩチップから形成されるＬＳＩチップ群を一括して搬
送、実装し、ＬＳＩチップ群の溝の加工と裏面研削によ
り、単独のＬＳＩチップに分離して、マルチチップ実装
する際の搬送回数を削減し、組立時間の短縮を図り、低
コスト化を達成する。
【００７３】また、ＬＳＩチップ群を各ＬＳＩチップに
分離する方法として、ウェハー切断装置を用いて切断す
る方法によっても、マルチチップ実装する際のＬＳＩチ
ップ群の搬送回数を削減することができ、組立時間の短
縮の達成が可能となる。
分離する方法として、ウェハー切断装置を用いて切断す
る方法によっても、マルチチップ実装する際のＬＳＩチ
ップ群の搬送回数を削減することができ、組立時間の短
縮の達成が可能となる。
【００７４】また、ＬＳＩチップ群の回路形成面の裏面
の、各ＬＳＩチップの境界部を除く範囲にレジストを塗
布した後、エッチングにより分離する方法は、レジスト
を所望のパターンに塗布することができるので、任意の
分離部の形状に対応したパターン形成が可能となる。
の、各ＬＳＩチップの境界部を除く範囲にレジストを塗
布した後、エッチングにより分離する方法は、レジスト
を所望のパターンに塗布することができるので、任意の
分離部の形状に対応したパターン形成が可能となる。
【００７５】さらに、このような半導体装置の製造方法
は、複数のＬＳＩチップの実装を一括して行うので、Ｌ
ＳＩチップ分離後もＬＳＩチップ間の相対的な距離を一
定にすることができ、複数のＬＳＩチップ全体の実装面
積を小さくすることが可能になる。
は、複数のＬＳＩチップの実装を一括して行うので、Ｌ
ＳＩチップ分離後もＬＳＩチップ間の相対的な距離を一
定にすることができ、複数のＬＳＩチップ全体の実装面
積を小さくすることが可能になる。
【図１】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図２】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図３】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図４】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図５】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図６】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図７】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図８】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図９】本発明の一実施形態の半導体装置の製造工程を
示す断面図
示す断面図
【図１０】従来の半導体装置の断面図
１ ＬＳＩウェハー ２ 半田バンプ ３ ＬＳＩチップ分離溝 ４ ＬＳＩチップ群 ５ 半導体ウェハー ６ 絶縁性樹脂 ７ ボンディングツール ８ 接続用電極 ９ ＬＳＩチップ １０ 半導体チップ １１ 複数チップ実装体 １２ ダイパッド １３ ダイボンド樹脂 １４ 外部電極 １５ インナーリード １６ 金属細線 １７ 封止樹脂 １８ ウェハー切断装置 １９ レジストパターン １０１ 接続用電極 １０２ シリコン多層基板 １０３ 半田バンプ １０４ ＬＳＩチップ １０５ 封止樹脂 １０６ ダイボンド樹脂 １０７ 支持基板 １０８ 内部電極 １０９ 配線 １１０ 金属細線 １１１ キャップ １１２ 外部電極 １１３ スルーホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 博昭 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F044 KK05 RR03 RR19
Claims (12)
- 【請求項１】 その面内に複数個の半導体素子が形成さ
れた第１の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第１の半導体ウェハーの表面に対して、各半導体素
子単位ごとに分離溝を形成する工程と、 前記第１の半導体ウェハーに対して、複数の半導体素子
単位で各半導体素子間に分離溝が形成された半導体素子
群に分割する工程と、 前記半導体素子群の各半導体素子のバンプ電極と基板上
の電極とを接続し、基板上に半導体素子群を接続する工
程と、 前記基板上に接続した前記半導体素子群の裏面側から前
記半導体素子群の各半導体素子単位の分離溝まで研削
し、前記半導体素子群の厚みを薄厚にするとともに、半
導体素子群を個々の半導体素子に分離する工程とよりな
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 その面内に複数個の半導体素子が形成さ
れた第１の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第１の半導体ウェハーの表面に対して、各半導体素
子単位ごとに分離溝を形成する工程と、 前記第１の半導体ウェハーに対して、少なくとも２つの
半導体素子単位で各半導体素子間に分離溝が形成された
半導体素子群に分割する工程と、 その面内に複数個の半導体素子が形成された第２の半導
体ウェハーの個々の半導体素子の電極と前記半導体素子
群の各半導体素子のバンプ電極とを接続し、第２の半導
体ウェハーの半導体素子上に前記半導体素子群を接続す
る工程と、 前記第２の半導体ウェハー上に接続した前記半導体素子
群の裏面から、前記半導体素子群の各半導体素子単位の
分離溝まで研削し、前記半導体素子群の厚みを薄厚にす
るとともに、前記半導体素子群を個々の半導体素子に分
離する工程と、 前記第２の半導体ウェハーに対して各半導体素子ごとに
分離し、１つの半導体素子上に少なくとも２つの半導体
素子が接続されたマルチチップモジュール型の半導体装
置を形成する工程とよりなることを特徴とする半導体装
置の製造方法。 - 【請求項３】 その面内に複数個の半導体素子が形成さ
れた第１の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第１の半導体ウェハーを、複数の半導体素子からな
る半導体素子群に分割する工程と、 前記半導体素子群の各半導体素子のバンプ電極と基板上
の電極とを接続し、基板上に前記半導体素子群を接続す
る工程と、 ウェハー切断装置を用いて、前記基板上に接続した前記
半導体素子群を、個々の半導体素子に分割する工程とよ
りなることを特徴とする半導体装置の製造方法。 - 【請求項４】 その面内に複数個の半導体素子が形成さ
れた第１の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第１の半導体ウェハーを、少なくとも２つの半導体
素子単位で半導体素子群に分割する工程と、 その面内に複数個の半導体素子が形成された第２の半導
体ウェハーの個々の半導体素子の電極と前記半導体素子
群の各半導体素子のバンプ電極とを接続し、第２の半導
体ウェハーの半導体素子上に前記半導体素子群を接続す
る工程と、 ウェハー切断装置を用いて、前記第２の半導体ウェハー
上に接続した前記半導体素子群を、個々の半導体素子に
分割する工程とよりなることを特徴とする半導体装置の
製造方法。 - 【請求項５】 その面内に複数個の半導体素子が形成さ
れた第１の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第１の半導体ウェハーを、複数の半導体素子単位の
半導体素子群に分割する工程と、 前記半導体素子群の各半導体素子のバンプ電極と基板上
の電極とを接続し、基板上に半導体素子群を接続する工
程と、 前記半導体素子群の半導体素子単位の境界部を除いた裏
面にレジストパターンを形成する工程と、 前記レジストパターンが形成されていない半導体素子群
の各半導体素子単位の境界部を、エッチングによって分
離する工程とよりなることを特徴とする半導体装置の製
造方法。 - 【請求項６】 その面内に複数個の半導体素子が形成さ
れた第１の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第１の半導体ウェハーを、複数の半導体素子単位の
半導体素子群に分割する工程と、 その面内に複数個の半導体素子が形成された第２の半導
体ウェハーの個々の半導体素子の電極と前記半導体素子
群の各半導体素子のバンプ電極とを接続し、第２の半導
体ウェハーの半導体素子上に前記半導体素子群を接続す
る工程と、 前記半導体素子群の半導体素子単位の境界部を除いた裏
面にレジストパターンを形成する工程と、 前記レジストパターンが形成されていない半導体素子群
の各半導体素子単位の境界部を、エッチングによって分
離する工程とよりなることを特徴とする半導体装置の製
造方法。 - 【請求項７】 機械研削または、化学薬品を用いた化学
研磨または、前記機械研削と前記化学研磨との併用また
は、プラズマによるドライエッチングにより、第１の半
導体ウェハーの裏面を研削または研磨することを特徴と
する請求項１または請求項２に記載の半導体装置の製造
方法。 - 【請求項８】 第１の半導体ウェハーの表面に対して、
各半導体素子単位ごとに分離溝を形成する工程は、前記
第１の半導体ウェハーの表面の各半導体素子単位ごとに
回転ブレードにより切削して各半導体どうしが薄厚部で
接続された分離溝を形成する工程であることを特徴とす
る請求項１または請求項２に記載の半導体装置の製造方
法。 - 【請求項９】 半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に半導体素子群を
接続する工程は、半導体素子群と基板との間に樹脂を介
して行うことを特徴とする請求項１または請求項３また
は請求項５に記載の半導体装置の製造方法。 - 【請求項１０】 半導体素子群の各半導体素子のバンプ
電極と第２の半導体ウェハーの個々の半導体素子の電極
とを接続し、前記第２の半導体ウェハー上に半導体素子
群を接続する工程は、半導体素子群と前記第２の半導体
ウェハーとの間に樹脂を介して行うことを特徴とする請
求項２または請求項４または請求項６に記載の半導体装
置の製造方法。 - 【請求項１１】 基板は回路構成された回路基板を用い
ることを特徴とする請求項１または請求項３または請求
項５に記載の半導体装置の製造方法。 - 【請求項１２】 基板は半導体素子基板を用いることを
特徴とする請求項１または請求項３または請求項５に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152407A JP3651362B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152407A JP3651362B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332685A true JP2001332685A (ja) | 2001-11-30 |
| JP3651362B2 JP3651362B2 (ja) | 2005-05-25 |
Family
ID=18657836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000152407A Expired - Fee Related JP3651362B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3651362B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008022901A2 (fr) * | 2006-08-22 | 2008-02-28 | 3D Plus | Procede de fabrication collective de modules electroniques 3d |
| JP2009176957A (ja) * | 2008-01-24 | 2009-08-06 | Disco Abrasive Syst Ltd | 積層型半導体装置の製造方法 |
| JP2009194201A (ja) * | 2008-02-15 | 2009-08-27 | Oki Semiconductor Co Ltd | 半導体デバイスの製造方法及び半導体デバイス |
| JP2009530864A (ja) * | 2006-03-21 | 2009-08-27 | プロメラス， エルエルシー | チップ積層並びにチップ・ウェハ接合に有用な方法及び材料 |
| US7754581B2 (en) | 2006-12-15 | 2010-07-13 | Elpida Memory, Inc. | Method for manufacturing a three-dimensional semiconductor device and a wafer used therein |
| JP2011108770A (ja) * | 2009-11-16 | 2011-06-02 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法、半導体装置、および電子部品の製造方法、電子部品 |
-
2000
- 2000-05-24 JP JP2000152407A patent/JP3651362B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009530864A (ja) * | 2006-03-21 | 2009-08-27 | プロメラス， エルエルシー | チップ積層並びにチップ・ウェハ接合に有用な方法及び材料 |
| WO2008022901A2 (fr) * | 2006-08-22 | 2008-02-28 | 3D Plus | Procede de fabrication collective de modules electroniques 3d |
| FR2905198A1 (fr) * | 2006-08-22 | 2008-02-29 | 3D Plus Sa Sa | Procede de fabrication collective de modules electroniques 3d |
| WO2008022901A3 (fr) * | 2006-08-22 | 2008-06-19 | 3D Plus | Procede de fabrication collective de modules electroniques 3d |
| US7951649B2 (en) | 2006-08-22 | 2011-05-31 | 3D Plus | Process for the collective fabrication of 3D electronic modules |
| US7754581B2 (en) | 2006-12-15 | 2010-07-13 | Elpida Memory, Inc. | Method for manufacturing a three-dimensional semiconductor device and a wafer used therein |
| JP2009176957A (ja) * | 2008-01-24 | 2009-08-06 | Disco Abrasive Syst Ltd | 積層型半導体装置の製造方法 |
| JP2009194201A (ja) * | 2008-02-15 | 2009-08-27 | Oki Semiconductor Co Ltd | 半導体デバイスの製造方法及び半導体デバイス |
| US8435839B2 (en) | 2008-02-15 | 2013-05-07 | Lapis Semiconductor Co., Ltd. | Method of manufacturing semiconductor device and the semiconductor device |
| JP2011108770A (ja) * | 2009-11-16 | 2011-06-02 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法、半導体装置、および電子部品の製造方法、電子部品 |
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|---|---|
| JP3651362B2 (ja) | 2005-05-25 |
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