JP2002100727A - 半導体装置および電子装置 - Google Patents

半導体装置および電子装置

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JP2002100727A JP2000277189A JP2000277189A JP2002100727A JP 2002100727 A JP2002100727 A JP 2002100727A JP 2000277189 A JP2000277189 A JP 2000277189A JP 2000277189 A JP2000277189 A JP 2000277189A JP 2002100727 A JP2002100727 A JP 2002100727A
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units
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Takashi Iwamoto
岩本　　隆
Makoto Yoshimura
誠 吉村
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Abstract

(57)【要約】 【課題】 半導体装置の構造面では薄型化・小型化・軽
量化等に寄与し、製造面では一般的な装置を用いて実施
でき、コスト面でも十分量産ベースにのせることができ
る半導体装デバイス構造と電子装置を提供する。 【解決手段】 複数のウエハユニット（１０、２０、３
０）を積層する構造を有する半導体装置であって、第１
のウエハユニット１０をウエハ基体とし、他のウエハユ
ニット（２０、３０等）をこのウエハユニット面上（２
０Ａ、２０Ｂ、３０Ａ、３０Ｂ）に形成したバンプ（２
１、３１、３２）を介して第１のウエハユニット１０か
ら直列的にボンド接合することにより、ウエハユニット
積層３Ｄ構造を形成した半導体装置とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ウエハをベースと
した超薄型チップ（厚さ３０〜２００ｍμ）など、半導
体集積回路等の電子部品に用いられる半導体装置および
これを備える電子装置に係り、より詳細には半導体３Ｄ
デバイス構造とその量産製造方法に関するものである。
【０００２】
【従来の技術】このような半導体装置とその量産製造方
法に関しては、将来はますます高密度の実装組込技術が
必要とされ、この分野の技術革新が多く要望されるよう
になってきており、これまで種々の研究や開発が成され
てきている。例えば、薄いチップの内部にスルーホール
を有する３Ｄ半導体デバイス構造がコンセプトの一つと
して提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、これま
での３Ｄ半導体デバイス構造は、すべてチップ対チップ
を基にした製法で作られているので、構造的にも十分満
足できる半導体装置が得られず、また製造面でもあまり
量産には向かなかった。
【０００４】本発明は、上述のような従来装置の問題点
に鑑みなされたもので、半導体装置の構造面では薄型化
・小型化・軽量化等に寄与し、製造面においては、市場
にある一般的な装置を用いて容易に実施できるものと
し、コスト面でも十分量産ベースにのせることができる
ような半導体デバイス構造とそれを備える電子装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明による半導体装置および電子装置は次のよ
うな手段を用いる。なお、付した符号は図面のそれに一
致する。 （１）複数のウエハユニット（１０、２０、３０）を積
層する構造を有する半導体装置であって、第１のウエハ
ユニット１０をウエハ基体とし、他のウエハユニット
（２０、３０等）をこのウエハユニット面上（２０Ａ、
２０Ｂ、３０Ａ、３０Ｂ）に形成したバンプ（２１、３
１、３２）を介して第１のウエハユニット１０から直列
的にボンド接合することにより、多重のウエハユニット
積層３Ｄ構造を形成した半導体装置とした。 （２）この半導体装置において、ウエハユニット（１
０、２０、３０等）は集積回路（ＩＣパーツ）を備えて
構成される。なお、図面における第１のウエハユニット
１０は集積回路（ＩＣパーツ）を備えず描かれているが
これに限らず、第１のウエハユニット１０も集積回路
（ＩＣパーツ）を備えて構成されてもよい。 （３）この半導体装置において、複数のウエハユニット
（１０、２０、３０）は、ウエハ対ウエハによるウエハ
レベルでの製造手段によりボンド接合されて構成され
る。 （４）この半導体装置において、他のウエハユニット
（２０、３０等）はその背面側から薄厚化されて形成さ
れ、装置構成がなされる。 （５）この半導体装置において、他のウエハユニット
（２０、３０等）は、絶縁膜（絶縁層、絶縁フィルム）
を被着されて、必要に応じてエッチングを施されて構成
される。 （６）装置本体に回路基板４０と接合する半導体デバイ
ス（ＩＣデバイス）を内設して構成される電子装置にお
いて、この半導体デバイスを請求項１〜５のいずれかに
記載の半導体装置を備えて形成して装置構成がなされ
る。
【０００６】
【発明の実施の形態】以下、添付図面を参照して本発明
による半導体装置および電子装置の実施の形態を詳細に
説明する。図１は、本発明による多重のウエハユニット
積層３Ｄ構造を形成した半導体装置の断面による説明図
であり、複数のウエハユニット（１０、２０、３０）を
積層する構造を有する半導体装置が形成されている。第
１のウエハユニット１０は本発明ではウエハ基体として
構成され、主に基材１１（Sｉ、GaAs等の材料からな
る）を備え、表側にある表面１０Ａにはアルミ・銅等に
よるパッド１２を備えてウエハユニット２０のバンプ２
１とバンプ接合する。このバンプ２１は、ハンダバンプ
・マイクロバンプ等種々のものがある。そして、この図
では、他のウエハユニットと表現されている第２のウエ
ハユニット２０と第３のウエハユニット３０があり、さ
らには回路基板４０（プリント基板、インターポーザー
等）がある。これらのウエハユニット（１０、２０、３
０）と回路基板４０とはバンプ（２１、３１、３２）を
介して直列的にボンド接合し、多重のウエハユニット積
層３Ｄ構造を形成している。
【０００７】図１において、第１のウエハユニット１０
は、Sｉ、GaAs等の材料からなる基材１１をベース材料
としていて、その表面１０Ａにはパッド１２を備えてバ
ンプ２１と接合する。また、第２のウエハユニット２０
の表面２０Ａにはバンプ２１を形成しているが、背面２
０Ｂにはバンプは形成していない。さらに、第３のウエ
ハユニット３０の表面３０Ａにはバンプ３１を形成し、
その背面３０Ｂにはまた別にバンプ３２を形成した。図
１に見られるように、上から第１のウエハユニット１０
・第２のウエハユニット２０・第３のウエハユニット３
０がサンドイッチ状に多層に積層され、そして第３のウ
エハユニット３０の背面３０Ｂにあるバンプ３２におい
て回路基板４０（プリント基板、インターポーザー等）
とバンプ接合する。
【０００８】このような構成で、第１のウエハユニット
１０（トップウエハ）に、第２と第３のウエハユニット
が続いて配置される。また、回路基板４０（プリント基
板）としてはインターポーザー・ＰＣＢ等が採用され
る。そして、図１によれば、回路基板４０（プリント基
板、インターポーザー等）に対して、第１のウエハユニ
ット１０（トップウエハ）は表側の面（表面１０Ａ）を
回路基板４０に向けて配置されているが、第２と第３の
ウエハユニット（２０、３０）は、背面（２０Ｂ、３０
Ｂ）を回路基板４０に向けて配置されている。なお、図
面中では、他のウエハユニット（２０、３０）は集積回
路（ＩＣパーツ）を備えて描かれているが、一方、第１
のウエハユニット１０はこれを備えずに描かれている。
しかしながら、第１のウエハユニット１０も集積回路
（ＩＣパーツ）を備えて構成されてもよいのは勿論であ
る。
【０００９】図２は、本発明によるウエハレベルでの製
造過程において、ウエハユニットのボンド接合の様子示
す説明図である。本発明の半導体装置は、ウエハボンド
室５０において、２つウエハユニットをボンド接合す
る。ウエハボンド室５０では二枚のウエハユニットをぴ
ったり合わせてように接合するため、対向する対称位置
に平行なチャック（５１と５２）を備えていて、２つの
ウエハユニット（ここでは１０と２０）をそれぞれのチ
ャック（５１と５２）に配置し、これらをウエハユニッ
トの面の向きと鉛直方向に移動させることにより、極め
て簡単かつ正確にボンド接合がなされる。なお、図中の
矢印（↓）はチャック５１の移動を示す。このようなボ
ンド接合は、一般的で標準的なプロセスで作られている
もので特殊な製造方法ではなく、ウエハ対ウエハによる
ウエハレベルでの製造手段と云うことができる。
【００１０】図３は、本発明によるウエハユニットの構
造の一例を示す断面による説明図である。ここでは一例
として、ウエハユニット２０を用いた。この構造の主な
構成要素としては、バンプ２１、Si,GaAs等の半導体材
料からなる基材２２、UBM２３、ポリイミド等による絶
縁層２４、Al,Cu,Au等の材料からなる金属層２５、SiO2
等によるによる絶縁層２６、Al,Cu,Au等の材料からなる
表面側の金属層２７がある。この図で、ウエハユニット
の表面にはキャビティー２８（空洞部）を有していて、
ここは絶縁層２６と金属層２５で被覆されていて、ポリ
イミド等によりさらに充填されて絶縁層２４を形成して
いる。また、このような構造では、バンプ２１はキャビ
テイー２８の開口する上部位置もしくは近傍位置のいず
れかに設けられるのがよいが、ＩＣ設計に依存すること
はない。この図３では、バンプ２１はキャビテイー２８
のすぐ上部の位置ではなく、その近傍位置に形成されて
いるが、勿論、上部位置に形成されてもよい。なお、こ
こでいう「層」は、膜・フィルムなどと呼ばれてもよ
い。また、UBMとはunder bump metallization の省略形
である。
【００１１】図４は、本発明によるボンド接合したウエ
ハユニット（図２(２)中にある）の要部の拡大図であ
る。第２のウエハユニット２０は、Sｉ,GaAs等の半導体
材料からなる基材２２をベース材料としていて、ボンド
接合した段階では、基材２２の肉厚はかなりの厚みを保
有している。この厚みは別の段階では、背面２０Ｂの側
から薄厚化（薄膜化）されることになる。
【００１２】図５は本発明によるウエハユニットが背面
側から薄厚化された構造を断面により示した説明図であ
る。第２のウエハユニット２０は、図４に続いて、背面
２０Ｂの側から基材２２の肉厚を削り落とされて薄厚化
された状況を示している。薄厚化した後には、背面２０
Ｂは不活性膜２９（絶縁フィルム層）が被着させられ
て、さらにメタル面（金属層２５）にあたる個所には、
エッチング処理が施される。不活性膜２９としては、ポ
リイミドやSiO2等が用いられる。薄厚化するにあたって
は、ウエハユニット２０は、その厚さの幾割かがマイク
ロメーター単位で、ウエハユニット背面から薄厚化され
る。この作業では、近年市場で手に入りやすい高速度ド
ライエッチャーを用いるのが効果的でよい。バンプ２１
は、第２のウエハユニット２０の背面にあるメタル層２
５に接続するようにしてウエハバンピングによって形成
される。
【００１３】図６は本発明による第３のウエハユニット
３０を積層接合した図である。第３のウエハユニット３
０は表面３０Ａ側にあるパッド３１で、第２のウエハユ
ニット２０の裏面２０Ｂ側と連結して接合される。図７
は、第１のウエハユニット１０を薄厚化したことを示す
図である。図６でウエハユニット１０の基材１１の肉厚
Ｈで示された厚みは、図７においては肉厚ｈとなり、薄
厚化（薄板化）されている。
【００１４】図８は本発明による半導体装置を回路基板
にマウント（取付け）された様子を断面により示した説
明図である。図８に見られるように、上から第１のウエ
ハユニット１０・第２のウエハユニット２０・第３のウ
エハユニット３０がサンドイッチ状に多層に積層され、
そして、第３のウエハユニット３０の背面３０Ｂにある
バンプ３２において回路基板４０（プリント配線基板、
インターポーザー等）とマウントされて取り付け接合さ
れている。このようにして、本発明の半導体装置は回路
基板上で３Ｄ（三次元立体的）デバイス構造を形成す
る。
【００１５】本発明の半導体装置は、第１のウエハユニ
ットと第２のウエハユニットとの２つのウエハユニット
があれば構成できるものであるが、必要に応じて、第
３、また第４と、さらに多くのウエハユニットを積層さ
せて構成することもできる。ウエハユニットの薄厚化、
絶縁層（絶縁膜、フィルム）の被着やエッチング、ハン
ダバンピング、ウエハユニットの積層などの一連の製造
過程におけるそれぞれのプロセスは、必要に応じて適宜
を繰り返して行なうことができる。また、本発明の半導
体装置からなる３Ｄ半導体デバイスは、ダイシング（分
割、分離）がなされて電子装置に見込まれ、その後市場
に提供される。なお、図中には示されていないが、各ウ
エハユニット（１０、２０、３０）と回路基板４０とで
生じる空間には、アンダーフィル（封止樹脂）等を充填
することにより、装置の構成をより安定にさせることが
できる。
【００１６】このように本発明によれば、次のような優
れた効果を発揮する。 ・従来の３Ｄ半導体デバイスはすべてチップ対チップの
製法で作られていて、ウエハ対ウエハの製法ではなかっ
たので量産には向かなかった。本発明の半導体装置は、
ウエハレベルの接合プロセスで製造されるものであり、
量産性はチップレベルでの接合プロセスよりはるかに高
い。 ・バンプの形成・ウエハの接合（ボンディング）・ウエ
ハの薄厚化は、ウエハレベルで成されるものであり、特
別な製造装置は必要なく、市場ですぐ手に入れやすい一
般的な装置を用いて実施できる。 ・ウエハユニットの背面側で行なう製造上のプロセス
は、製造装置とウエハ表面とは接触させることなく行な
うことが可能となる。万一、製造装置と表面側で接触す
ることになるなら、歩留まりの悪さやデバイスの破損な
どの多くの問題を起こすことがあるかも知れないが、本
発明ではそのような心配がない。 ・本発明による半導体装置は、多層で積層するサンドイ
ッチ形構造にして構成されるので、きわめて簡単な構成
と製造方法により、電子装置の性能や機能を向上させ、
さらに小型化・軽量化・薄型化・低コスト化・良質デザ
イン化などに大きく寄与できる。
【図面の簡単な説明】
【図１】本発明によるウエハユニット積層３Ｄ構造を形
成した半導体装置の断面による説明図である。
【図２】本発明によるウエハユニットのウエハレベル製
造過程におけるボンド接合の様子を示す説明図である。
【図３】本発明によるウエハユニットの構造を示す断面
による説明図である。
【図４】本発明によるボンド接合されたウエハユニット
の要部の拡大図である。
【図５】本発明によるウエハユニットが背面側から薄厚
化された構造を断面により説明した図である。
【図６】本発明による第３のウエハユニットを積層して
ボンド接合した様子を示す説明図である。
【図７】本発明による第１のウエハユニット１０の基材
１１を薄厚化したことを示す説明図である。
【図８】本発明による半導体装置を回路基板にマウント
されたことを断面により示した説明図である。
【符号の説明】
１０、２０、３０ ウエハユニット ２０Ａ、３０Ａ、 ウエハユニットの表面（おもてめ
ん） ２０Ｂ、３０Ｂ ウエハユニットの背面（はいめ
ん） ２１、３１、３２ バンプ ４０ 回路基板（プリント基板、インタ
ーポーザー等
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 誠 東京都千代田区永田町２−13−５ 赤坂エ イトワンビル６階

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数のウエハユニットを積層する構造を
    有する半導体装置であって、第１のウエハユニットをウ
    エハ基体とし、他のウエハユニットを前記ウエハユニッ
    ト面上に形成したバンプを介して前記第１のウエハユニ
    ットから直列的にボンド接合することにより、ウエハユ
    ニット積層３Ｄ構造を形成したことを特徴とする半導体
    装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、
    前記ウエハユニットは集積回路を備えて構成されること
    を特徴とする半導体装置。
  3. 【請求項３】 請求項１または２に記載の半導体装置に
    おいて、複数の前記ウエハユニットは、ウエハ対ウエハ
    によるウエハレベルでの製造手段によりボンド接合され
    て構成されることを特徴とする半導体装置。
  4. 【請求項４】 請求項１〜３のいずれかに記載の半導体
    装置において、前記他のウエハユニットはその背面側か
    ら薄厚化されて形成され構成されることを特徴とする半
    導体装置。
  5. 【請求項５】 請求項１〜４のいずれかに記載の半導体
    装置において、前記他のウエハユニットは、絶縁膜を被
    着されて、必要に応じてエッチングを施されて構成され
    ることを特徴とする半導体装置。
  6. 【請求項６】 装置本体に回路基板と接合する半導体デ
    バイスを内設して構成される電子装置において、前記半
    導体デバイスを請求項１〜５のいずれかに記載の半導体
    装置を備えて形成して構成されることを特徴とする電子
    装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7193308B2 (en) 2003-09-26 2007-03-20 Seiko Epson Corporation Intermediate chip module, semiconductor device, circuit board, and electronic device
US7215033B2 (en) 2003-11-19 2007-05-08 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
JP2010135837A (ja) * 2004-01-07 2010-06-17 Nikon Corp 積層装置及び集積回路素子の積層方法
CN101840912A (zh) * 2009-03-06 2010-09-22 台湾积体电路制造股份有限公司 半导体装置及其制造方法
JP2013008977A (ja) * 2012-07-31 2013-01-10 Nikon Corp 半導体装置および半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
JP3910493B2 (ja) 2002-06-14 2007-04-25 新光電気工業株式会社 半導体装置及びその製造方法
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
CN102456673A (zh) * 2010-10-25 2012-05-16 环旭电子股份有限公司 芯片堆叠结构
TWI441292B (zh) * 2011-03-02 2014-06-11 矽品精密工業股份有限公司 半導體結構及其製法
US9419606B2 (en) * 2013-11-18 2016-08-16 Taiwan Semiconductor Manufacturing Company Limited Stacked semiconductor arrangement

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5948950A (ja) * 1982-09-13 1984-03-21 Agency Of Ind Science & Technol 三次元集積回路構造体の製造方法
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
WO1996001497A1 (de) * 1994-07-05 1996-01-18 Siemens Aktiengesellschaft Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
KR100222299B1 (ko) * 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
US6322903B1 (en) * 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7193308B2 (en) 2003-09-26 2007-03-20 Seiko Epson Corporation Intermediate chip module, semiconductor device, circuit board, and electronic device
US7215033B2 (en) 2003-11-19 2007-05-08 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
US7786594B2 (en) 2003-11-19 2010-08-31 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
US7824959B2 (en) 2003-11-19 2010-11-02 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
US8278766B2 (en) 2003-11-19 2012-10-02 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
JP2010135837A (ja) * 2004-01-07 2010-06-17 Nikon Corp 積層装置及び集積回路素子の積層方法
CN101840912A (zh) * 2009-03-06 2010-09-22 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN101840912B (zh) * 2009-03-06 2013-11-13 台湾积体电路制造股份有限公司 半导体装置及其制造方法
JP2013008977A (ja) * 2012-07-31 2013-01-10 Nikon Corp 半導体装置および半導体装置の製造方法

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