KR20140088756A - 고집적의 다층 인터포저 및 그 제조방법 - Google Patents

고집적의 다층 인터포저 및 그 제조방법 Download PDF

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KR20140088756A
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박성환
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Abstract

본 발명의 다층 인터포저는 제1기판; 상기 제1기판의 탑사이드와 백사이드를 통과하는 제1관통 전극; 상기 제1기판의 탑사이드에서 상기 제1관통 전극과 전기적으로 연결되는 내부 접속 단자; 상기 제1기판의 백사이드에서 상기 제1관통 전극과 전기적으로 연결되는 재배선 패턴; 제2기판; 상기 제2기판의 탑사이드와 백사이드를 통과하되, 상기 재배선 패턴과 콘택되는 제2관통 전극; 상기 제2기판의 백사이드에서 상기 제2관통 전극과 전기적으로 연결되는 외부 접속 단자; 및 상기 재배선 패턴과 상기 제2관통 전극이 콘택되는 영역을 제외하고, 상기 제1기판의 백사이드와 상기 제2기판의 탑사이드 사이에 형성되는 본딩 부재를 포함한다.

Description

고집적의 다층 인터포저 및 그 제조방법 {High integrated multi layer interposer and method for manufacturing the same}
본 발명은, 다층 인터포저 및 그 제조방법에 관한 것으로서, 특히 제1인터포저 백사이드에 제2인터포저 탑사이드를 접합시켜 다층 인터포저를 형성하되, 제1인터포저의 출력 단자와 제2인터포저의 입력 단자의 집적도를 다양하게 형성하고 방열에 효과적인 다층 인터포저 및 그 제조방법에 관한 것이다.
일반적으로 최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 나아가고 있다. 이를 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package)기술이다. 일반적으로, 패키지기술 중에서 삼차원 구조와 소형화를 실현한 것이 인터포저 기판(Interposer substrate)이다.
그러나 현재 단층(single layer) 인터포저 기판은 여전히 집적도의 한계가 존재하고, 방열에 제한적인 단점이 있다.
따라서 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 인터포저 구조에 있어서, 동종 혹은 이종 인터포저를 상하로 배열하여 다층 배선 구조를 형성함으로써, 제1 인터포저에 있어서 제1접속 단자의 집적도와 제2인터포저에 있어서 제2접속 단자의 집적도를 달리 형성하는 다층 인터포저 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 다층 인터포저를 제조함에 있어서, 제1인터포저와 제2인터포저를 따로 준비하고, 이를 본딩 부재를 이용하여 접합한 후 제2인터포저의 백사이드 공정 및 TSV 공정을 통하여 다층 인터포저를 완성하는 다층 인터포저 및 그 제조방법을 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 제1기판, 상기 제1기판의 탑사이드와 백사이드를 통과하는 제1관통 전극, 상기 제1기판의 탑사이드에서 상기 제1관통 전극과 전기적으로 연결되는 내부 접속 단자, 상기 제1기판의 백사이드에서 상기 제1관통 전극과 전기적으로 연결되는 재배선 패턴, 제2기판, 상기 제2기판의 탑사이드와 백사이드를 통과하되, 상기 재배선 패턴과 콘택되는 제2관통 전극, 상기 제2기판의 백사이드에서 상기 제2관통 전극과 전기적으로 연결되는 외부 접속 단자, 및 상기 재배선 패턴과 상기 제2관통 전극이 콘택되는 영역을 제외하고, 상기 제1기판의 백사이드와 상기 제2기판의 탑사이드 사이에 형성되는 절연성의 본딩 부재를 포함한다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 입력 접속 단자와 출력 접속 단자의 수와 위치가 반드시 일치할 필요가 없어, 입출력 포트를 인터포저 기판을 매개로 실장되는 전자 부품들의 사정에 따라 다양하게 변경할 수 있다.
둘째, 상부 TSV와 하부 TSV의 사이즈와 밀도를 사용되는 인터포저 기판의 종류에 따라 적절하게 선택 변경할 수 있어 TSV의 파인 피치를 효과적으로 실현할 수 있다.
셋째, 일방 인터포저를 타방 인터포저에 본딩하여 형성되는 다층 인터포저 제조 공정은, 일방 인터포저를 제조하고, 여기에 증착 공정을 통하여 타방 인터포저를 적층하는 공정보다 공정수가 대폭 절약되는 경제적인 효과가 기대된다.
넷째, 한 쌍의 인터포저를 접합하는 본딩 부재가 한 쌍의 인터포저 사이에서 절연막의 기능을 수행할 수 있어 패시베이션 공정이 생략될 수 있다.
도 1은 본 발명의 일실시예에 의한 다층 인터포저의 구성을 나타내는 단면도.
도 2는 본 발명의 다른 실시예에 의한 다층 인터포저의 구성을 나타내는 단면도.
도 3a 내지 도 3f는 도 1의 제1인터포저 제조 방법을 나타내는 단면도들.
도 4a 및 도 4b는 도 1의 제2인터포저 제조 방법을 나타내는 단면도들.
도 5a 내지 도 5e는 도 1의 제1인터포저 및 제2인터포저를 접합하는 제조 방법을 나타내는 단면도들.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 고집적의 다층 인터포저의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 1에는 본 발명의 일실시예에 의한 다층 인터포저의 구성이 단면도로 도시되어 있고, 도 2에는 본 발명의 다른 실시예에 의한 다층 인터포저의 구성이 단면도로 도시되어 있다.
도 1을 참조하면, 본 발명의 다층 인터포저는, 제1인터포저(100), 및 제1인터포저(100)의 하부에 접합되는 제2인터포저(200)를 포함한다. 제1인터포저(100)와 제2인터포저(200)는 본딩 부재(B)를 통해서 상하로 적층 결합된다. 본 발명의 실시예에서는 다층 인터포저를 2단으로 한정하여 설명하였지만, 이에 제한되는 것은 아니고 3단 이상의 다층 인터포저도 가능하다.
제1인터포저(100)는, 제1비아 홀(H1)이 탑사이드(110a)와 백사이드(110b)를 통과하는 제1기판(110), 제1비아 홀(H1)을 채우는 제1관통 전극(Through Silicon Via)(120), 탑사이드(110a)에서 제1관통 전극(120)과 전기적으로 연결되는 내부 접속 단자(130a), 및 백사이드(110b)에서 제1관통 전극(120)과 전기적으로 연결되는 재배선 패턴(130b)을 포함한다. 제1기판(110)을 보호하되, 내부 접속 단자(130a) 및 재배선 패턴(130b)을 부분적으로 노출시키는 상부 및 하부 패시베이션막(140a, 140b)이 더 포함될 수 있다.
제2인터포저(200)는, 제2비아 홀(H2)이 탑사이드(210a)와 백사이드(210b)를 통과하는 제2기판(210), 제2비아 홀(H2)을 채우는 제2관통 전극(220), 및 백사이드(210b)에서 제2관통 적극(220)과 전기적으로 연결되는 외부 접속 단자(230)를 포함한다.
제2인터포저(200) 상에는 전자 부품(도시되지 않음)이 실장될 수 있다. 상기 전자 부품은 메모리 등의 반도체 소자 외에 저항이나 코일 등의 수동 소자를 포함할 수 있다.
본딩 부재(B)는 접착 특성이 우수한 물질막인 동시에 절연 특성 및 기계적 특성 역시 우수한 물질막일 수 있다. 본딩 부재(B)는 접착 필름일 수 있다. 가령, 본딩 부재(B)는 기재필름 상에 형성되는 접착층을 포함할 수 있다. 이때, 재배선 패턴(130b)과 제2관통 전극(210)이 콘택되는 영역(C)에서는 본딩 부재(B)가 형성되지 않는다.
1개의 제1관통 전극(120)은 1개의 제2관통 전극(220)과 일대일로 연결되거나, 2개의 제1관통 전극(120)이 1개의 제2관통 전극(220)과 다대일로 연결될 수 있다. 1개의 제1관통 전극(120)은 1개의 제2관통 전극(220)과 정렬(alignment)되어 직선 형태로 비아 온 비아 (via on via)의 콘택을 형성할 수 있다. 혹은 1개의 제1관통 전극(120)은 1개의 제2관통 전극(220)과 재배선 패턴(130b)을 매개로 사선 형태로 비아 온 비아의 콘택을 형성할 수 있다.
본 실시예에서는, 제1인터포저(100)의 제1관통 전극(120)의 숫자가 제2인터포저(200)의 제2관통 전극(220)의 숫자보다 많기 때문에, 제1인터포저(100)는 제2인터포저(200)와 비교하여 고밀도 실장이 가능하다. 이와 같이, 제1인터포저(100)의 제1관통 전극(120)과 제2인터포저(200)의 제2관통 전극(220)의 숫자를 조절하여, 제1인터포저(100)를 저밀도로 배선하고, 제2인터포저(200)를 고밀도로 배선하거나 혹은 반대로 제1인터포저(100)를 고밀도로 배선하고, 제2인터포저(200)를 저밀도로 배선하는 방식으로 입력/출력(I/O) 단자의 비율 및 밀도를 임의로 조절할 수 있다.
제1기판(110)과 제2기판(210)을 동종 재질로 구성하거나 혹은 이종 재질로 구성할 수 있다. 이종 재질로 구성하는 경우 제1비아 홀(H1)과 제2비아 홀(H2)의 파인 피치(pine pitch)가 다를 수 있기 때문에, 요구되는 비아 홀(H1, H2)의 사이즈와 밀도에 따라 적절한 기판(110, 210)을 선택하여 사용할 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 의한 다층 인터포저는, 제1기판(110), 제1기판(110)의 탑사이드(110a)와 백사이드(110b)를 통과하는 제1관통 전극(120), 제1기판(110)의 탑사이드(110a)에서 제1관통 전극(120)과 전기적으로 연결되는 내부 접속 단자(130a), 제1기판(110)의 백사이드(110b)에서 제1관통 전극(120)과 전기적으로 연결되는 재배선 패턴(130b), 제2기판(210), 제2기판(210)의 탑사이드(210a)와 백사이드(210b)를 통과하되, 재배선 패턴(130b)과 콘택되는 제2관통 전극(220), 제2기판(210)의 백사이드(210b)에서 제2관통 전극(220)과 전기적으로 연결되는 외부 접속 단자(230), 및 재배선 패턴(130b)과 제2관통 전극(210)이 콘택되는 영역(C)을 제외하고, 제1기판(110)의 백사이드(110b)와 제2기판(210)의 탑사이드(210b) 사이에 형성되는 본딩 부재(B)를 포함한다.
이하, 본 발명의 다층 인터포저의 제조방법을 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3f에는 제1인터포저의 제조 방법이 단면도들로 도시되어 있다.
도 3a를 참조하면, 제1기판(110)이 준비된다. 제1기판(110)의 탑사이드(110a)을 패턴닝하여, 제1기판(110a)의 소정 영역에 일정한 깊이로 제1비아 홀(H1)이 형성된다. 제1비아 홀(H1)은 사진 식각 공정을 통하여 형성될 수 있다. 혹은 레이저 공정을 통하여 형성될 수 있다. 제1비아 홀(H1)은 한 번의 공정에 의하여 형성될 수 있고, 혹은 여러 번의 공정으로 나뉘어 형성될 수 있다.
도 3b를 참조하면, 제1비아 홀(H1)에 제1관통 전극(120)이 형성될 수 있다. 도면에는 도시되어 있지 않지만, 제1비아 홀(H1)을 포함하는 제1기판(110)의 탑사이드(110a)에 절연막이 형성될 수 있다. 상기 절연막은 탑사이드(110a)을 포함하여 제1비아 홀(H1) 상에도 일정한 두께로 증착될 수 있다. 상기 절연막은 PVD 혹은 CVD 공정을 통하여 실리콘 산화막으로 형성될 수 있다. 또한, 도면에는 도시되어 있지 않지만, 상기 절연막 상에 제1관통 전극(120)의 확산을 방지하는 베리어막이 더 형성될 수 있다. 제1관통 전극(120)의 도전성 물질은 구리를 사용하여 도금 공정에 의하여 형성될 수 있는데, 이때 상기 절연막 상에 시드막이 먼저 형성될 수 있다. 또는 제1관통 전극(120)의 도전성 물질은 알루미늄을 사용하여 증착 공정에 의하여 형성될 수 있다. 제1비아 홀(H1)을 채우는 도전성 물질은 평면화 공정(CMP)을 통하여 제1관통 전극(120)으로 형성된다. 이때, 탑사이드(110a)에 형성된 상기 배리어막 및 시드막은 평면화 공정(CMP)에 의하여 제거될 수 있다.
도 3c를 참조하면, 제1관통 전극(120) 상에 내부 접속 단자(130a)가 형성될 수 있다. 금속화 공정을 이용하여 도전성 물질을 증착하고, 식각 공정을 이용하여 제1관통 전극(120)과 전기적으로 연결되는 내부 접속 단자(130a)가 형성될 수 있다. 계속해서, 상부 패시베이션막(140a)이 형성될 수 있다. 제1기판(110) 상에 상부 패시베이션막(140a)이 일정한 두께로 형성될 수 있다. 내부 접속 단자(130a)가 노출되도록 상부 패시베이션막(140a) 일부가 제거될 수 있다.
도 3d를 참조하면, 제1기판(110)의 백사이드(110b)를 제거하는 박막 공정을 통하여 제1관통 전극(120)이 노출될 수 있다. 박막 공정을 위하여 기판(110)의 탑사이드(110a)가 제1접착제(168)를 이용하여 씨닝 캐리어(170)에 부착될 수 있다. 즉, 씨닝 캐리어(170)에 제1기판(110)의 탑사이드(110a)를 고정시킨 상태에서, 백사이드(110b)가 가공될 수 있다. 예컨대, 화학 기계적 연마(CMP) 공정 혹은 에치백(etch back) 공정을 이용하여 매립된 제1관통 전극(120)을 노출시키는 박막 공정이 수행될 수 있다.
도 3e를 참조하면, 제1관통 전극(120) 상에 재배선 패턴(130b)이 형성될 수 있다. 금속 증착 공정을 이용하여 도전성 물질이 일정한 두께로 형성되고, 식각 공정을 이용하여 제1관통 전극(120)과 전기적으로 연결되는 재배선 패턴(130b)이 형성될 수 있다. 이때, 재배선 패턴(130b)은 2개 이상의 제1관통 전극(120)을 연결할 수 있다. 재배선 패턴(130b)을 부분적으로 노출시키는 하부 패시베이션막(140b)이 형성될 수 있다.
도 3f를 참조하면, 씨닝 캐리어(도 3e의 170)가 제거됨으로써, 제1관통 전극(120)의 상하에서 내부 접속 단자(130a) 및 재배선 패턴(130b) 그리고 이를 노출시키는 상, 하부 패시베이션막(140a, 140b)이 형성되는 제1인터포저(100)가 완성된다. 이때, 제1접착제(도 3e의 168)도 함께 제거된다.
도 4a 및 도 4b는 제2인터포저의 제조 방법이 단면도들로 도시되어 있다.
도 4a를 참조하면, 제2기판(210)이 준비된다. 제1인터포저(도 3f의 100)와의 본딩 공정을 용이하게 수행하기 위하여, 본딩 캐리어(270)를 이용할 수 있다. 제2기판(210)의 탑사이드(210a)를 제1인터포저(100)에 본딩하기 위하여, 제2기판(210)의 백사이드(210b)에 제2접착제(268)를 이용하여 본딩 캐리어(270)가 부착된다.
도 4b를 참조하면, 사진 식각 공정이나 레이저 공정을 통하여 탑사이드(210a)에 제2비아 홀(H2)이 형성됨으로써, 제2인터포저(200)가 마련된다.
도 5a 내지 도 5e는 제1인터포저 및 제2인터포저를 접합하는 제조 방법이 단면도들로 도시되어 있다.
도 5a를 참조하면, 도 3f를 통하여 준비된 제1인터포저(100)와, 도 4b를 통하여 준비된 제2인터포저(200)를 상하로 배열한다. 가령, 제1기판(110)의 백사이드(110b)가 제2기판(210)의 탑사이드(210a)와 마주보게 배열한다. 배열 전에 제1인터포저(100) 혹은 제2인터포저(200)에 본딩 부재(B)가 미리 부착된다. 본 실시예에서는 제1인터포저(100)에 본딩 부재(B)를 형성하기로 한다.
도 5b를 참조하면, 제1인터포저(100)와 제2인터포저(200)가 본딩 부재(B)에 의하여 상호 접합된다. 이때, 제1비아 홀(H1)과 제2비아 홀(H2)이 상호 정렬(alignment) 되도록 제1기판(110)과 제2기판(210)이 상하로 본딩된다. 본딩 후에 본딩 캐리어(270)가 제거된다. 제2접착제(268)도 함께 제거된다.
도 5c를 참조하면, 제2비아 홀(H2)을 노출시키는 평면화 공정이 실시된다. CMP 공정, 그라인딩 공정 혹은 에치백 공정을 이용하여 제2기판(210)의 백사이드(210b) 일부가 제거된다.
도 5d를 참조하면, 본딩 부재(B)가 제거된다. 제1기판(110)과 제2기판(210)을 접합하기 위하여 사용되었던 본딩 부재(B)를 제거함으로써, 후술하는 비아 온 비아 콘택(via on via contact)이 형성될 수 있다. 특히, 재배선 패턴(130b)과 콘택에 지장이 없도록 콘택 영역(C)에서 제2비아 홀(H2)에 남아 있는 본딩 부재(B)가 완전히 제거된다.
도 5e를 참조하면, 증착 공정 혹은 도금 공정을 통하여 재배선 패턴(130b)과 콘택을 형성하는 제2관통 전극(220)이 형성된다. 제2기판(210) 상에 구리 혹은 알루미늄의 도전성 물질을 도포하고, 기판(210)의 백사이드(210b)가 노출될 때까지 평면화 공정을 실시하여, 제2기판(210)을 관통하는 제2관통 전극(220)을 형성한다. 계속해서, 제2관통 전극(220) 상에 외부 접속 단자(230)가 형성된다.
다시 도 1을 참조하면, 솔더링 공정을 통하여 외부 접속 단자(230) 상에 외부로부터 신호를 수신하기 위한 솔더 볼(250) 혹은 솔더 범프가 형성된다.
이상에서 살펴본 바와 같이, 본 발명은 단일 인터포저 기판을 다층 인터포저 기판으로 변경함으로써, 동종 혹은 이종 인터포저 기판을 상하로 배열하여 다층 배선 구조를 형성할 수 있고, 각 인터포저에서 TSV의 사이즈와 밀도를 다양하게 구성하거나, 각 인터포저에 형성된 각 입출력 포트의 배열을 이와 실장되는 전자 부품들의 사정에 맞게 적절하게 변경할 수 있는 다층 인터포저 구조의 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
100: 제1인터포저 110: 제1기판
110a: 탑사이드 110b: 백사이드
120:제1관통 전극 130a: 내부 접속 단자
130b: 재배선 패턴 140a: 상부 패시베이션막
140b: 하부 패시베이션막 168: 제1접착제
170: 씨닝 캐리어 200: 제2인터포저
210: 제2기판 210a: 탑사이드
210b: 백사이드 220: 제2관통 전극
230: 외부 접속 단자 250: 솔더 볼
268: 제2접착제 270: 본딩 캐리어
B: 본딩 부재 C: 콘택 영역
H1: 제1비아 홀 H2: 제2비아 홀

Claims (10)

  1. 제1기판;
    상기 제1기판의 탑사이드와 백사이드를 통과하는 제1관통 전극;
    상기 제1기판의 탑사이드에서 상기 제1관통 전극과 전기적으로 연결되는 내부 접속 단자;
    상기 제1기판의 백사이드에서 상기 제1관통 전극과 전기적으로 연결되는 재배선 패턴;
    제2기판;
    상기 제2기판의 탑사이드와 백사이드를 통과하되, 상기 재배선 패턴과 콘택되는 제2관통 전극;
    상기 제2기판의 백사이드에서 상기 제2관통 전극과 전기적으로 연결되는 외부 접속 단자; 및
    상기 재배선 패턴과 상기 제2관통 전극이 콘택되는 영역을 제외하고, 상기 제1기판의 백사이드와 상기 제2기판의 탑사이드 사이에 형성되는 절연성의 본딩 부재를 포함하는 것을 특징으로 하는 다층 인터포저.
  2. 제 1 항에 있어서,
    상기 재배선 패턴과 상기 본딩 부재 사이에 하부 패시베이션막을 더 포함하는 것을 특징으로 하는 다층 인터포저.
  3. 제 1 항에 있어서,
    상기 재배선 패턴을 매개로 서로 전기적으로 연결되는 상기 제1관통 전극의 수 및 상기 제2관통 전극의 수가 다름으로써, 상기 제1관통 전극 및 상기 제1관통 전극이 일대다 형태로 비아 온 비아 콘택을 형성하는 것을 특징으로 하는 다층 인터포저.
  4. 제 3 항에 있어서,
    상기 외부 접속 단자의 집적도가 상기 내부 접속 단자의 접적도와 다른 것을 특징으로 하는 다층 인터포저.
  5. 제1관통 전극 상에 재배선 패턴이 형성되는 제1인터포저;
    제2관통 전극이 상기 재배선 패턴과의 콘택 영역을 통하여 상기 제1관통 전극과 비아 온 비아 적층되는 제2인터포저; 및
    상기 콘택 영역을 제외하고 상기 제1인터포저와 상기 제2인터포저 사이에 형성되는 절연성의 본딩 부재를 포함하는 것을 특징으로 하는 다층 인터포저.
  6. 제 5 항에 있어서,
    상기 제1관통 전극의 접적도가 상기 제2관통 전극의 집적도보다 높은 것을 특징으로 하는 다층 인터포저.
  7. 제 5 항에 있어서,
    상기 재배선 패턴을 매개로 서로 전기적으로 연결되는 상기 제1관통 전극 및 제2관통 전극이 사선 형태로 비아 온 비아 콘택을 형성하는 것을 특징으로 하는 다층 인터포저.
  8. 백사이드에 재배선 패턴이 구비되는 제1인터포저를 준비하는 단계;
    탑사이드에 비아 홀이 구비되는 제2인터포저를 준비하는 단계;
    상기 제1인터포저의 백사이드에 본딩 부재를 도포하는 단계;
    상기 제2인터포저 비아 홀이 상기 재배선 패턴과 정렬된 상태로 제1 및 제2인터포저를 접합하는 단계;
    상기 제2인터포저의 탑사이드에 평면화 공정을 수행하여, 상기 비아 홀을 노출시키는 단계;
    상기 제2인터포저 비아 홀 내부의 본딩 부재를 제거하는 단계; 및
    상기 제2인터포저 비아 홀에 재배선 패턴과 콘택되는 관통 전극을 형성하는 단계를 포함하는 다층 인터포저 제조방법.
  9. 제 8 항에 있어서,
    상기 제1인터포저를 준비하는 것은,
    상기 제1인터포저 기판의 탑사이드를 패턴닝하여, 일정한 깊이로 제1인터포저 비아 홀을 형성하는 단계;
    상기 제1인터포저 비아 홀에 제1인터포저 관통 전극을 형성하는 단계;
    상기 제1인터포저 관통 전극 상에 내부 접속 단자를 형성하는 단계;
    상기 제1인터포저 기판의 백사이드를 제거하는 박막 공정을 통하여 매립된 상기 제1인터포저 관통 전극을 노출시키는 단계; 및
    노출된 상기 제1인터포저 관통 전극 상에 재배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 인터포저 제조방법.
  10. 제 8 항에 있어서,
    상기 제2인터포저를 준비하는 것은,
    상기 제2인터포저 기판의 백사이드에 본딩 캐리어를 부착하는 단계;
    상기 제2인터포저 기판의 탑사이드를 패턴닝하여, 일정한 깊이로 제2인터포저 비아 홀을 형성하는 단계; 및
    상기 제1 및 제2인터포저를 접합한 후에 상기 본딩 캐리어를 제거하는 것을 더 포함하는 것을 특징으로 하는 다층 인터포저 제조방법.
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