JP2023022078A - 集積された受動部品を有する接合構造物 - Google Patents

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Haba Belgacem
イリヤス モハメッド
Mohammed Ilyas
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Katkar Rajesh
ガブリエル ゼット ゲバラ
Z Guevara Gabriel
ハビエル エイ デラクルーズ
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シャオウー ファン
Shaowu Huang
ローラ ウィルズ ミルカリミ
Wills Mirkarimi Laura
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Abstract

【課題】電子システムへの受動電子部品の組み込みを改善するマイクロ電子デバイス及び接合構造物を提供する。【解決手段】接合構造物は、要素２と、要素に接合された第１の表面１２及び電気接点４を備え、第１の表面と反対側の第２の表面を有する受動電子部品３と、を含む。受動電子部品３は、要素２の対応する第２のアノード端子９ｂに接合された第１のアノード端子９ａと、要素２の対応する第２のカソード端子９ｂ’に接合された第１のカソード端子９ａ’と、を備える。第１のアノード端子及び第１のカソード端子は、受動電子部品３の第１の表面上に配設さｓれる。【選択図】図１Ｂ

Description

この分野は、集積された受動部品を有する接合構造物に関する。
（関連出願の相互参照）
本出願は、２０１６年１２月２９日に出願された米国仮特許出願第６２／４４０，１６１号、及び２０１７年６月１２日に出願された米国仮特許出願第６２／５１８，４７２号に対する優先権を主張するものであり、当該出願の各々の全内容は、参照によりそのまま及びあらゆる目的で本明細書に組み込まれる。
本出願はまた、２０１７年２月７日に出願された米国特許出願第１５／４２６，９４２号にも関連し、当該出願は参照によりそのまま及びあらゆる目的で本明細書に組み込まれる。
キャパシタ、抵抗器及びインダクタなどの受動電子部品は、電子システムにおいて重要な役割を果たす。例えば、受動部品は、平滑な信号に寄与し、システムの能動デバイスの性能を向上させる。受動部品を効率的に組み込むことは、受動部品が、集積されたデバイスダイ、パッケージ及び／又はシステムボード上の貴重な空間を占めるため、困難であり得る。したがって、電子システムへの受動電子部品の組み込みを改善する継続的な必要性が依然として存在する。
様々な実施形態による、パッケージ基板などのキャリアに実装された接合構造物の概略側面図である。 接合構造物を形成する前の要素及び受動電子部品の概略側面図である。 図１Ａに示される接合構造物の部分の概略拡大側断面図である。 比較的低速の接続用に構成された受動電子部品の一部分の概略側断面図である。 図３Ａの受動電子部品の概略回路図である。 比較的高速の接続用に構成された受動電子部品の一部分の概略側断面図である。 図４Ａの受動電子部品の概略回路図である。 容量性シートを画定する高Ｋ誘電材料を組み込んだ受動電子部品の概略側断面図である。 パターン化された電極の上に接合層が設けられた、図５Ａの受動電子部品の概略側断面図である。 接合前の半導体要素の一部分の概略側断面図である。 半導体要素が、高Ｋ誘電材料を含む受動部品に直接接合された接合構造物の概略側断面図である。 犠牲基部の除去後の、図５Ｄの接合構造物の概略側断面図である。 集積された電源電極及びグランド電極を有する受動電子部品の概略側断面図である。 図５Ｆの受動電子部品の平面図である。 別の実施形態による受動電子部品の概略側断面図である。 図５Ｈの受動電子部品の平面図である。 異なる受動電子部品を有する様々なデバイスに対する周波数の関数としての伝達インピーダンスのプロットである。 別の実施形態による、受動電子部品の概略側断面図である。 更に別の実施形態による、受動電子部品の概略側断面図である。 別の実施形態による、受動電子部品の概略側断面図である。 整列した繊維によってキャパシタを画定することができる受動電子部品の概略側断面図である。 受動電子部品を形成する前の第１の絶縁層と、複数のキャパシタと、第２の絶縁層と、の概略側断面図である。 受動電子部品を形成する前の、第１の絶縁層と、複数のキャパシタと、第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に配設された中間の第３の絶縁層と、の概略側断面図である。 受動電子部品を形成する前の、絶縁層に埋め込まれたキャパシタの概略側断面図である。 図８Ａ～図８Ｃに示された技術のいずれかを使用して形成された受動電子部品の概略断面図である。 受動電子部品に１つ以上の再配線層（redistribution layer、ＲＤＬ）が被着された、図８Ｄに示される受動電子部品の概略側断面図である。 様々な実施形態による、受動電子部品の形成に使用される絶縁層の概略側断面図である。 内部に１つ以上の空洞が形成された、図９Ａの絶縁層の概略側断面図である。 空洞内に１つ以上のキャパシタが設けられている概略側断面図である。 絶縁層上に第１のＲＤＬを設けた後の、図９Ｃのデバイスの概略側断面図である。 絶縁層の反対側に第２のＲＤＬを設けた後の受動電子部品の概略側断面図である。 別の実施形態による、受動電子部品を形成するために使用される第１の絶縁キャリアの概略側断面図である。 上に第１の接着材が堆積された第１の絶縁キャリアの概略側断面図である。 第１の接着材によって第１の絶縁キャリアに複数のキャパシタが接合された第１の絶縁キャリアの概略側断面図である。 第２の接着材層によって第１の接着材層に第２の絶縁キャリア層が接着された、部分的に画定された構成要素の概略側断面図である。 外部要素との電気的導通用に内部に画定された様々な相互接続部及びトレースを有する受動電子部品の概略側断面図である。 複数の接着材及び成形コンパウンドを備える絶縁層内に埋め込まれたキャパシタを備える、部分的に作製された受動電子部品の概略側断面図である。 様々な実施形態による、受動電子部品の概略側断面図である。 別の実施形態による、受動電子部品を形成するために使用される第１の絶縁キャリアの概略側断面図である。 上に第１の接着材が堆積された第１の絶縁キャリアの概略側断面図である。 複数のキャパシタを有する第１の絶縁キャリアと、第１の接着材によって第１の絶縁キャリアに接合された第３の絶縁キャリアと、の概略側断面図である。 第２の接着材層によって第１の接着材層及び第３のキャリアに第２の絶縁キャリア層が接着された、部分的に画定された構成要素の概略側断面図である。 外部要素との電気的導通用に内部に画定された様々な相互接続部及びトレースを有する受動電子部品の概略側断面図である。 複数の接着材及び成形コンパウンドを備える絶縁層内に埋め込まれたキャパシタを備える、部分的に作製された受動電子部品の概略側断面図である。 様々な実施形態による、受動電子部品の概略側断面図である。 更なる絶縁キャリア層を有する受動電子部品の概略側断面図である。 受動部品の上に更なる絶縁キャリア層及び成形コンパウンドを有する受動電子部品の概略側断面図である。 別の実施形態による、上に複数の接触パッドを有し、受動電子部品を形成するために使用される第１の絶縁キャリアの概略側断面図である。 第１の絶縁キャリアにキャパシタを電気的及び機械的に接続するはんだを備える第１の接着材を有する第１の絶縁キャリアの概略側断面図である。 複数のキャパシタとキャパシタの周りに配設された成形コンパウンドとを有する第１の絶縁キャリアの概略側断面図である。 第２の接着材層によって第１の接着材層及び成形コンパウンドに第２の絶縁キャリア層が接着された、部分的に画定された構成要素の概略側断面図である。 外部要素との電気的導通用に内部に画定された様々な相互接続部及びトレースを有する受動電子部品の概略側断面図である。 別の実施形態による、上に複数の接触パッドを有し、受動電子部品を形成するために使用される第１の絶縁キャリアの概略側断面図である。 第１の絶縁キャリアにキャパシタを電気的及び機械的に接続するはんだを備える第１の接着材を有する第１の絶縁キャリアの概略側断面図である。 絶縁キャリアが第１の絶縁キャリアに接着されキャパシタの周りに配設された、第１の絶縁キャリアの概略側断面図である。 キャパシタの周りに成形コンパウンドが被着された、図１３Ｃの部分的に画定された構成要素の概略側断面図である。 第２の絶縁キャリアがキャパシタの上に設けられた、部分的に画定された構成要素の概略側断面図である。 外部要素との電気的導通用に内部に画定された様々な相互接続部及びトレースを有する受動電子部品の概略側断面図である。 接着材層によって実装された複数のキャパシタを有するキャリアの概略側断面図である。 様々な実施形態による受動電子部品の概略側断面図である。 様々な実施形態による、接合構造物を形成する方法を示すフローチャートである。 様々な実施形態による、１つ以上の接合構造物を組み込んだ電子システムの概略システム図である。
本明細書に開示された様々な実施形態は、半導体要素と、介在する接着材を使用せずに半導体要素に直接接合された受動電子部品と、を備える接合構造物に関する。様々な実施形態では、受動電子部品はキャパシタを備える。他の実施形態では、受動電子部品は、インダクタ、抵抗器、電圧レギュレータ、フィルタ及び／又は共振器などの他のデバイスを備えることができる。有益には、受動電子部品を、半導体要素（集積されたデバイスダイなど）に直接接合される受動部品の層に組み込むことができる。例示された実施形態では、例えば、受動部品の層を、半導体要素と、インターポーザ、システム基板などの別のシステム構成要素と、の間に配設することができる。それによって、本明細書に記載された受動電子部品を、集積されたデバイスにおいて、パッケージにおいて及び／又はシステムボードにおいて受動部品によって占有される空間を低減することができる。更に、受動電子部品を半導体要素の能動構成要素により近く位置決めすることで、全インダクタンスを有益に低減し、これにより、パッケージ基板又はシステムボードに実装された受動デバイスと比較して、半導体要素の帯域幅及び信号完全性を改善することができる。加えて、開示された実施形態によって提供される全キャパシタンスにより、ダイに実装されたディスクリートの受動品と比較して、キャパシタンスを著しく高めること（及びインダクタンスを低減すること）が可能になる。
様々な実施形態では、受動部品は、大容量を有する層状キャパシタ構造物を備えることができる。いくつかの実施形態では、例えば、層状キャパシタを用いて高誘電率（高Ｋ）ウエハ又はシートを作ることができる。第１の半導体要素又は第１のウエハ（例えば、複数のプロセッサを備えるプロセッサウエハ）などの第１の要素上と、第２の半導体要素又は第２のウエハ（例えば、１つ又は複数のキャパシタを画定するキャパシタウエハ）などの第２の要素上とに、ウエハ－ウエハ接合層を設けることができる。本明細書に開示された第１の要素及び第２の要素は、半導体材料から形成された半導体要素を備えることができ、又は様々な種類の光学デバイス（例えば、レンズ、フィルタ、導波路など）などの他の非半導体要素を備えることができる。様々な実施形態では、キャパシタウエハ及びプロセッサウエハの両方に直接接合するために、更なる直接接合層を追加及び調製することができる。本明細書に開示された層状キャパシタ構造物は、信号経路に直列に接続された交流（alternating current、ＡＣ）結合キャパシタとして使用されて、平衡高速信号伝達のために信号の直流（direct current、ＤＣ）成分をフィルタ除去することができる。層状キャパシタ構造物はまた、システム電源分配回路網（power delivery network、ＰＤＮ）インピーダンスを低減するための、高容量と極低寄生のインダクタンス及び抵抗とを有するデカップリングキャパシタとして使用されてもよい。結果は、キャパシタ構造物が、ダイ又はパッケージ基板に実装されたディスクリートのキャパシタの使用と比較して、１０００倍を超えて低減されたＰＤＮインピーダンスを有する全ての周波数範囲の動作を可能にすることを示す。
半導体要素と受動部品との間の直接接合は、介在する接着材を使用しない、半導体要素（例えば、プロセッサダイ又はウエハ）の対応する導電性特徴部と受動部品（例えば、半導体要素の接合パッド及び受動部品の対応する接触パッド）との間の直接接合を含むことができ、これに限定されない。いくつかの実施形態では、導電性特徴部は、非導電性フィールド領域によって囲まれてもよい。直接接合を達成するために、いくつかの実施形態では、導電性特徴部及び非導電性フィールド領域のそれぞれの接合表面を、接合のために調製することができる。調製は、金属ボンドパッド又はコンタクトなどの露出した導電性特徴部を有する、酸化シリコンなどの非導電層を設けることを含むことができる。導電性特徴部及び非導電性フィールド領域の接合表面を、非常に高い平滑度（例えば、２０ｎｍ未満の表面粗さ又はより具体的には５ｎｍ未満の表面粗さ）に研磨することができる。いくつかの実施形態では、接合される表面を、好適な種で終端し、接合前に能動化してもよい。例えば、いくつかの実施形態では、酸化シリコン材料などの、接合される接合層の非導電性表面（例えば、フィールド領域）を、能動化のために非常にわずかにエッチングし、窒素含有溶液に暴露し、窒素含有種で終端してもよい。一実施例として、接合される表面（例えば、フィールド領域）を、非常にわずかなエッチング後のアンモニア浸漬、及び／又は窒素含有プラズマ（別個のエッチングを伴うか又は伴わない）に暴露してもよい。直接接合相互接続（direct bond interconnect、ＤＢＩ）プロセスでは、ダイ及び受動部品層の非導電性特徴部は、室温であっても、外部圧力を印加することなく、互いに直接接合することができる一方、ダイ及び受動部品層の導電性特徴部も、介在する接着材層を全く伴わずに互いに直接接合することができる。ＤＢＩによる接合は、対象表面間の有意な共有結合を含む、ファンデルワールス結合よりも強い結合を形成する。
いくつかの実施形態では、それぞれの導電性特徴部を、半導体要素及び受動部品の外面（例えば、フィールド領域）と同一面上とすることができる。他の実施形態では、導電性特徴部は、外面の上方に延在してもよい。更に他の実施形態では、半導体要素及び受動部品層の一方又は両方の導電性特徴部は、半導体要素及び受動部品の外面（例えば、非導電性フィールド領域）に対して凹んでいる。例えば、導電性特徴部は、２０ｎｍ未満、例えば、１０ｎｍ未満だけ、フィールド領域に対して凹んでいることが可能である。
それぞれの表面を調製すると、半導体要素の非導電性フィールド領域（酸化シリコンなど）を、受動部品の対応する非導電性領域と接触させることができる。能動化された表面の相互作用により、半導体要素の非導電性領域を、介在する接着材を使用せずに、外部圧力を印加することなく、電圧を印加することなく、かつ室温で、受動部品の対応する非導電性領域と直接接合させることができる。様々な実施形態では、非導電性領域の結合力は、ファンデルワールス結合よりも大きい共有結合を含むことができ、導電性特徴部間に著しい力を及ぼすことができる。任意の熱処理の前に、誘電体－誘電体表面の結合エネルギーは、１５０～３００ｍＪ／ｍ2の範囲内にあることが可能であり、これは、熱処理の期間後に１５００～４０００ｍＪ／ｍ2に増加することが可能である。導電性特徴部が非導電性領域と同一面上にあるか又は凹んでいるかにかかわらず、非導電性領域の直接接合は、導電性特徴部間の直接金属－金属結合を容易にすることができる。様々な実施形態では、半導体要素及び受動部品を、少なくとも非導電性領域を接合した後に加熱してもよい。上述したように、このような熱処理は、非導電性特徴部間、導電性特徴部間及び／又は対向する導電性領域と非導電性領域との間の接合を強化することができる。導電性特徴部の一方又は両方が凹んでいる実施形態では、半導体要素の導電性特徴部と受動部品層との間に初期間隙が存在してもよく、非導電性領域を最初に接合した後の加熱によって、導電性要素を拡張して間隙を閉じることができる。初期間隙が存在したかどうかにかかわらず、加熱によって、対向する一部の導電性要素間の圧力を発生又は増加させ、導電性特徴部の接合を補助し、直接電気的及び機械的接続を形成することができる。
いくつかの実施形態では、キャパシタンスを、概して要素（例えば、半導体要素）の主横方向表面に対して非平行な（例えば、概して垂直な）方向に沿って配設された電極表面を有するキャパシタを設けることによって、改善することができる。増加した表面を提供する起伏を、横方向に延在するフィンを製造するための複数の層及びマスクと比較して、比較的単純にパターン化することが可能である。キャパシタは、非平行方向に沿って延在した、かつ介在する誘電体によって離間した主表面を含む第１の電極及び第２の電極を備えることができる。キャパシタの縦方向に配設された起伏（例えば、トレンチ）は、高アスペクト比を有することができ、例えば、非平行方向に沿った第１の電極の第１の高さは、主横方向表面に沿ったキャパシタの幅よりも長いことが可能である。アスペクト比は、第１の高さを幅で除することによって定義されることが可能であり、５：１より大きいことが可能である。このような実施形態では、半導体要素に対して主に縦方向にキャパシタを設けることで、電極の全表面積を有益に増加させ、他の構成と比較してキャパシタンスを改善することができる。
開示された実施形態の各々と併せて使用される直接接合プロセスの更なる詳細は、米国特許第７，１２６，２１２号、同第８，１５３，５０５号、同第７，６２２，３２４号、同第７，６０２，０７０号、同第８，１６３，３７３号、同第８，３８９，３７８号及び同第８，７３５，２１９号を通して、並びに米国特許出願第１４／８３５，３７９号、同第６２／２７８，３５４号、同第６２／３０３，９３０号及び同第１５／１３７，９３０号を通して見出すことができ、それらの各々の内容は、参照によりそのままあらゆる目的で本明細書に援用される。
図１Ａは、様々な実施形態による、パッケージ基板５などのキャリアに実装された接合構造物１の概略側面図である。例示されたキャリアはパッケージ基板を備えるが、他の実施形態では、キャリアは、集積されたデバイスダイ又は任意の他の好適な要素を備えることができる。パッケージ基板５は、システムマザーボードに実装されるように構成された任意の好適な基板を備えることができる。例えば、様々な実施形態において、パッケージ基板５は、プリント回路基板（printed circuit board、ＰＣＢ）、インターポーザ、リードフレーム、セラミック基板、ポリマー基板又は任意の他の好適なキャリアを備えることができる。図１Ａに示すように、パッケージ基板５は、システムマザーボード（図示せず）との電気的接続を提供する複数のはんだボール６を備えることができる。他の実施形態では、パッケージ基板５は、他の方法でシステムマザーボードに電気的に接続することができる。
図１Ａでは、接合構造物１は、要素（例えば、半導体要素２）と、要素２と直接電気的及び機械的に接続された受動電子部品３と、を備える。図１Ａに例示された要素２は、プロセッサダイなどの半導体要素を備えるが、他の種類の集積されたデバイスダイ又は半導体要素を使用することができる。例えば、他の実施形態では、要素２として、メモリダイ、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）ダイ、光学デバイス若しくはダイ、インターポーザ、再構成ダイ若しくはウエハ、又は任意の他の好適なデバイス若しくは要素を挙げることができる。様々な実施形態では、本明細書に例示された要素２として、代わりに、受動電子部品３を、半導体材料を備えても備えなくてもよい光学要素（例えば、光学レンズ、導波路、フィルタなど）などの他の種類の要素に機械的及び電気的に接続することができるような、非半導体要素を挙げることができる。
本明細書で説明するように、様々な用途（高速通信又は電力ダイなど）において、全インピーダンス及び／又はインダクタンスを低減するために、半導体要素２の能動回路の近くに受動電子部品（キャパシタなど）を設けることが重要である可能性があり、これにより、信号完全性を改善し、スイッチングノイズを低減することができる。したがって、図１Ａに示すように、受動電子部品３を、半導体要素２の能動表面１１に接合することができる、すなわち、能動電子回路を、半導体要素２の能動表面１１に又は能動表面１１の近くに画定することができる。例示された実施形態では、受動電子部品３を、介在する接着材を使用せずに、半導体要素２の能動表面１１に直接接合する。しかしながら、他の実施形態では、受動電子部品３を、例えば、リフロー、導電性ピラーを有するマイクロバンプアレイによって又は熱圧着によって、半導体要素２に接着することができる。有益には、受動電子部品３を半導体要素２の前面又は能動表面１１に接合することで、システムボード又はパッケージ基板に受動デバイスを実装するシステムと比較して、信号線の長さ及び全インピーダンス及び／又はインダクタンスを低減することができる。受動部品３は、受動部品３中のノイズ成分を静かに作用させることによって、半導体要素２の電圧要件を低減することができる。更に、受動電子部品３を半導体要素２に接合することで、半導体要素２に接合された薄層を受動品が占有することから、パッケージの全体寸法を低減することができる。しかしながら、当業者であれば、例えば半導体要素の裏側の貫通シリコンビア（through silicon via、ＴＳＶ）による、キャリアと半導体要素との間における受動電子部品の直接接合を理解するであろう。
図１Ａに示すように、受動電子部品３は、半導体要素２に直接接合された第１の表面１２と、受動電子部品３の第１の表面１２と反対側の第２の外面１３と、を備えることができる。受動電子部品３の第２の外面１３上に、複数の電気接点４（例えば、はんだボール）を設けることができる。複数の電気接点４を、図１Ａに示されたパッケージ基板５（例えば、プリント回路基板、インターポーザなど）などの外部の半導体要素と電気的に接続するように構成することができる。これに代えて、第２の表面１３は、別の半導体要素（例えば、ダイ又はインターポーザ）などの、接合構造物のためのキャリアとして供される別の要素への直接接合接続のために構成された露出した接点又はパッドを有することができる。
図１Ａに示すように、受動電子部品３は、半導体要素２の能動表面１１の大部分、例えば、処理又は他の能動タスクに使用される半導体要素２の表面の大部分を覆うことができる（例えば、当該大部分の上に配設されることが可能である）。例えば、様々な実施形態では、受動電子部品３は、半導体要素２の能動表面１１の少なくとも５５％、少なくとも６５％、少なくとも７５％、少なくとも８５％、少なくとも９５％、少なくとも９９％又は少なくとも１００％を覆うことができる。図１Ａでは、半導体要素２の能動表面１１全体を実質的に覆うものとして、単一の一体型受動部品３が示されているが、他の実施形態では、受動部品３は、要素２の能動表面１１の大部分を覆うように接合された、複数のディスクリート又は別個の受動部品を備えることができる。加えて、他の実施形態では、受動電子部品３を、半導体要素２の裏側、すなわち、能動表面１１と反対側の表面に機械的及び電気的に接続してもよい。このような構成では、受動部品３が要素２の裏側に実装されているとしても、要素２内の導体の長さは、パッケージング基板上の別個の表面実装された受動品までの経路指定に対するインピーダンスを十分に低減するように十分に短くてもよい。更に、図１Ａに示すように、受動電子部品３は、半導体要素２に接合された（例えば、介在する接着材を使用せずに直接接合された）シートを備えることができ、すなわち、受動電子部品３を、受動電子部品３の厚さよりも著しく大きい横方向の幅を有するように寸法設定することができる。例えば、受動電子部品３は、部品３の（例えば、要素２の能動表面１１に垂直な方向に沿って画定されるような）部品３の厚さの少なくとも３倍、少なくとも５倍、少なくとも１０倍又は少なくとも５０倍である、（例えば、要素２の能動表面１１に平行な方向に沿って画定されるような）横方向の幅を有することができる。
受動電子部品３を、犠牲ウエハ（例えば、シリコン又はガラス）上に設けることができ、半導体要素２もウエハ上に設けることができる。２つのウエハを、複数の受動部品３が対応する複数の半導体要素２に接合されることが可能であり、それにより製造スループットを改善することができるように、ウエハレベルで互いに直接接合する（例えば、ウエハ－ウエハ又はＷ２Ｗ（wafer-to-wafer））ことができる。接合後、ウエハの基料を、ダイシングの前又は後に薄化又は除去することができる。他の実施形態では、受動電子部品３を、ピックして半導体要素２上に配置することができ、又は他の処理技術を用いて半導体要素２に接合することができる。
図１Ｂは、バルク材料部分３７（例えば、バルク半導体材料）及び能動表面１１を備える半導体要素２と、接合構造物１を形成する前の受動電子部品３と、の概略側面図である。特に断らない限り、図１Ｂの特徴は、図１Ａの同様の番号の特徴と同じであってもよく又は概して同様であってもよい。上記で説明したように、受動部品３及び半導体要素２は、それぞれの接合層８ａ、８ｂを備えることができる（図２も参照）。例示された実施形態では、受動電子部品３の接合層８ａは、非導電性フィールド領域（図２を参照）によって囲まれた、金属などの１つ又は複数の導電性特徴部９ａ、９ａ’を備えることができる。同様に、接合層８ｂは、酸化シリコンなどの非導電性フィールド領域（図２を参照）によって囲まれた、金属などの１つ又は複数の導電性特徴部９ｂ、９ｂ’を備えることができる。導電性特徴部９ａ、９ａ’、９ｂ、９ｂ’は、電気相互接続部として作用して、半導体要素２と受動部品３との間の電気的導通を提供することができる。導電性特徴部９ａ、９ａ’、９ｂ、９ｂ’は、銅などの任意の好適な金属又は導体を備えることができる。上記で説明したように、導電性特徴部９ａ、９ａ’、９ｂ、９ｂ’は、下方に凹んでいることが可能であるか、非導電性フィールド領域の外面の上方に突出することが可能であるか又は当該外面と同一平面上にあることが可能である。
図１Ｂの実施形態では、導電性特徴部９ａは、第１の端子（例えば、容量性デバイスのアノード）を備えることができ、他方の導電性特徴部９ａ’は、第１の端子とは異なる種類の第２の端子（例えば、容量性デバイスのカソード）を備えることができる。同様に、導電性特徴部９ｂは、要素２の第１の端子（例えば、アノード）を備えることができ、他方の導電性特徴部９ａ’は、第１の端子とは異なる種類の要素２の第２の端子（例えば、カソード）を備えることができる。有益には、本明細書に開示された様々な実施形態は、受動電子部品３の同じ第１の表面１２上にアノード及びカソード（例えば、導電性特徴部９ａ、９ａ’）の両方を含むことができる。したがって、半導体要素２のそれぞれのアノード端子９ｂは、第１の表面１２上に配設された受動電子部品３の対応するそれぞれのアノード端子９ａに接合し、電気的に接続することができる。半導体要素２のそれぞれのカソード端子９ｂ’は、第１の表面１２上に配設された受動電子部品３の対応するそれぞれのカソード端子９ａ’に接合し、電気的に接続することができる。
有利には、受動電子部品３の同じ第１の表面１２上にアノード端子９ａ及びカソード端子９ａ’を設けることで、受動部品３の同じ側に沿った２つの構造物のウエハレベルの接合（例えば、半導体要素２と受動部品３との接合）を可能にすることができる。したがって、本明細書に開示された実施形態では、受動部品３の対向する各側は、１つ又は複数のアノードと１つ又は複数のカソードと（例えば、異なる種類の端子）を備えることができる。様々な実施形態において、部品３の一方側又は両側は、１つ以上のダミー端子を備えることができる。要素（半導体要素２など）は、受動部品の一方側（例えば、第１の側）の対応するアノード端子及びカソード端子に接続された（例えば、接合された）接点を有することができる。第２の要素（別の半導体要素、パッケージ基板など）は、受動部品３の反対側（例えば、第２の側）の対応する第２のアノード及びカソード端子に接続された（例えば、接合された）接点を有することができる。図１Ｂの例示された実施形態では、例えば、要素２を、受動部品３の第１の側の異なる種類（例えば、アノード端子及びカソード端子）の対応する第１の端子及び第２の端子に接続することができる。パッケージ基板などの別の要素（図示せず）は、例えば、相互接続部４（はんだボールを備えてもよい）によって、受動部品３の反対の第２の側の異なる種類の対応する第１の端子及び第２の端子（例えば、アノード端子及びカソード端子）に接続することができる。
様々な実施形態において、アノード端子９ａ、９ｂを、介在する接着材を使用せずに互いに直接接合する。同様に、カソード端子９ａ’、９ｂ’を、介在する接着材を使用せずに互いに直接接合することもできる。様々な実施形態では、それぞれのアノード端子９ａ、９ｂ及びカソード端子９ａ’、９ｂ’を、熱圧着によって接続することができる。他の実施形態では、それぞれのアノード端子９ａ、９ｂ及びカソード端子９ａ’、９ｂ’を、他の方法で、例えば、はんだ、異方性導電膜などの導電性接着材によって接続することができる。更に、図１Ｂに示すように、受動部品３の様々な部分は、異なる種類の相互接続部及び／又は受動部品を有することができる。例えば、受動電子部品３の一部分は、図２に例示された部分と同様の、多層容量性部分を備えることができ、受動電子部品３の別の部分は、図４Ａに示されたものと同様の直列容量相互接続部を備えることができる。受動電子部品の更に他の部分に、図３Ａに示されたような低抵抗電気経路（例えば、貫通相互接続部）を設けてもよい。更に、図７Ａ～図７Ｃに示されたような受動電子部品はまた、部品の同じ面上にアノード端子９ａ及びカソード端子９ａ’を含んでもよい。
図２は、直接接合の直前の、図１Ａ～図１Ｂに示された半導体要素２及び受動電子部品３の部分の概略拡大側断面図である。上記で説明したように、受動部品３は接合層８ａを備えることができ、半導体要素２は接合層８ｂを備えることができる。例示された実施形態では、接合層８ａは、酸化シリコン材料の形態などの非導電性フィールド領域７ａによって囲まれた、金属などの１つ又は複数の導電性特徴部９ａ、９ａ’を備えることができる。同様に、接合層８ｂは、酸化シリコンなどの非導電性フィールド領域７ｂによって囲まれた、金属などの１つ又は複数の導電性特徴部９ｂ、９ｂ’を備えることができる。導電性特徴部９ａ、９ａ’、９ｂ、９ｂ’は、電気相互接続部として作用して、半導体要素２と受動部品３との間の電気的導通を提供することができる。導電性特徴部９ａ、９ａ’、９ｂ、９ｂ’は、銅などの任意の好適な金属又は導体を備えることができる。上記で説明したように、導電性特徴部９ａ、９ａ’、９ｂ、９ｂ’は、下方に凹んでいることが可能であるか、非導電性フィールド領域７ａ、７ｂの外面の上方に突出することが可能であるか又は当該外面と同一平面上にあることが可能である。非導電性フィールド領域７ａ、７ｂは、直接接合のために調製されることが可能である、酸化シリコン、ドープされていない又は非常に軽くドープされたシリコン、窒化ケイ素などの任意の好適な非導電材料を備えることができる。
上記で説明したように、接合層８ａ、８ｂを、（例えば、化学的機械研磨、又はＣＭＰ（chemical mechanical polishing）によって）非常に低い表面粗さ（例えば、２０ｎｍ未満又はより具体的には５ｎｍ未満のＲＭＳ粗さ）に研磨することができる。上記で説明したように、接合層８ａ、８ｂ（例えば、非導電性フィールド領域７ａ、７ｂ）を、（例えば、反応性イオンエッチングで）窒素含有プラズマへの暴露によって、又はごくわずかにエッチングし、続いて窒素含有（例えば、アンモニア）溶液に暴露することによって、窒素などの好適な種で能動化及び終端することができる。接合層８ａ、８ｂを、いくつかの実施形態において、室温で一緒にして、フィールド領域７ａ、７ｂ間の直接接合を形成することができる。半導体要素２及び受動部品３を加熱して、フィールド領域７ａ、７ｂ間の接合を強化する、及び／又は導電性特徴部９ａ及び９ｂ並びに９ａ’及び９ｂ’を膨張させて電気的接続を形成させることができる。有益には、直接接合を使用することで、半導体要素２と受動部品３との間の低インピーダンス及び低インダクタンスの電気経路を提供することができ、これにより、電源完全性又は信号完全性を改善することができる。
図２に示すように、半導体要素２は、半導体要素２内及び／又は半導体要素２と受動電子部品３との間で電気信号を経路指定するための内部導電トレース１４及びビア１５を備えることができる。電気信号は、導電性特徴部９ａ、９ａ’及び９ｂ、９ｂ’（それぞれ、互いに直接接合されてもよい）を、通過して受動電子部品３に至る及び／又は受動電子部品３から通過することができる。導電性特徴部９ａ、９ａ’は、受動電子部品３の第１の表面１２又は第１の表面１２の近くの接触パッド２１を画定することができるか、接触パッド２１として作用することができるか又は接触パッド２１に接続することができる。図２に示すように、様々な実施形態では、受動電子部品３は、１つ又は複数の誘電体又は非導電層１０によって離間した複数の（例えば、２つ以上又は３つ以上の）導電層１６を備えることができる。図２に示すように、接合構造物１は、接触パッド２１と、半導体要素２と受動電子部品３の第２の表面１３上の電気接点４との間の電気経路又は相互接続部１８と、を含む相互接続構造物１７を画定する導電特徴部９ａ、９ａ’、９ｂ、９ｂ’を含むことができる。図２では、接合層８ａ、８ｂの各々の上に複数の導電性特徴部９ａ、９ａ’、９ｂ、９ｂ’が示されており、これによって凹みを低減し得る。しかしながら、他の実施形態では、接触パッド２１を、処理中の凹みの影響を回避するように十分に小さく画定してもよい。このような構成では、各接触パッド２１は、１つの導電性特徴部を備えることができる。
図２は、３つの接触パッド２１及び３つの相互接続部４を例示しているが、様々な実施形態では、接触パッド２１及び相互接続部４の数は異なってもよい。例えば、いくつかの実施形態では、半導体要素２及び／又は受動部品３上の接触パッド２１のピッチは、相互接続部４のピッチよりも小さくてもよい。様々な実装形態では、例えば、相互接続部４のピッチは、接触パッド２１のピッチよりも著しく大きくてもよく、例えば、相互接続部４のピッチは、接触パッド２１のピッチの少なくとも１０倍、少なくとも２０倍、少なくとも３０倍であってもよい。一例として、相互接続部４のピッチは、１００ミクロン～３００ミクロンの範囲又は１００ミクロン～２００ミクロン（例えば、約１５０ミクロン）の範囲内にあることが可能である。接触パッド２１のピッチは、０．５ミクロン～５０ミクロンの範囲、０．５ミクロン～２０ミクロンの範囲又は１ミクロン～１０ミクロン（例えば、約５ミクロン）の範囲内にあることが可能である。
いくつかの実施形態では、第１の導電相互接続部１８ａは、第１の表面１２（又は接触パッド２１）から、受動電子部品３の第２の表面１３の対応する電気接点４まで延在する。第２の導電相互接続部１８ｂ及び第３の導電相互接続部１８ｃもまた、接触パッド２１から第２の表面１３の対応する電気接点４まで延在することができる。図２では、例えば、導電電気相互接続部１８ａ～１８ｃの各々は、第１の表面１２又は第１の表面１２の近くの対応する接触パッド２１から対応する電気接点４まで延在する、長手方向導電部分１９を備えることができる。図２に示すように、長手方向部分１９は、受動電子部品３の厚さを貫いて縦方向に（例えば、半導体要素２の能動表面１１を横断して）延在することができる。導電相互接続部１８ａ～１８ｃは、長手方向導電部分１９から横方向外側に延在する１つ以上の横方向導電部分２０を含むことができる。長手方向導電部分１９は抵抗性電気経路を画定することができ、１つ以上の横方向導電部分２０は、抵抗性電気経路と並列の容量性電気経路を画定することができる。図２に示すように、第１の相互接続部１８ａの１つ以上の横方向導電部分２０を、第２の相互接続部１８ｂの横方向部分２０と交互配置することができ、介在する誘電体層１０によって分離することができる。同様に、第２の相互接続部１８ｂの横方向導電部分２０を、第３の相互接続部１８ｃの横方向部分２０と交互配置することができ、介在する誘電体層１０によって分離することができる。それぞれの相互接続部１８ａ～１８ｃの横方向部分２０の交互配置は、各横方向部分２０がキャパシタの電極として作用して介在する誘電体層１０がキャパシタ誘電体として作用するように、それぞれの容量性電気経路を少なくとも部分的に画定することができる。様々な実施形態において、誘電体層１０は、チタン酸塩（ＢａｘＳｒ１－ｘＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＰｂＺｒｘＴｉ１－ｘＯ３）、ニオブ酸塩（ＬｉＮｂＯ３）及び／又はジルコン酸塩（ＢａＺｒＯ３、ＣａＺｒＯ３など）などの高Ｋ誘電材体層を備えることができる。他の実施形態では、誘電体層１０は、酸化ケイ素、窒化ケイ素などの任意の好適な誘電材料を備えてもよい。いくつかの実施形態では、誘電体層は、１～１０００の範囲の誘電率を有することができる。いくつかの実施形態では、誘電体層は、１～１０の範囲内にある誘電率を有することができる。図１Ｂに関連して上記で説明したように、例示された実施形態では、受動部品３のアノード端子及びカソード端子を、部品３の同じ側に沿って配設してもよい。
様々な実施形態では、第１の相互接続構造物１８ａ及び第３の相互接続構造物１８ｃを電源に接続するように構成することができ、第２の相互接続構造物１８ｂを、電気グランドに接続するように構成することができ、又はその逆も可能である。図２の受動電子部品３は、電源とグランドとの間に並列接続された多層デカップリングキャパシタとして有益に作用して電源分配回路網（ＰＤＮ）インピーダンスを低減し、これにより電源完全性を改善することができる。更に、デカップリングキャパシタ（例えば、相互接続構造物１８ａ～１８ｃによって画定されたキャパシタ）を半導体要素２の能動表面１１の近く（例えば、加工ダイのスイッチの近く）に設けることで、接合構造物１の電源完全性を更に改善することができる。ダイのコア領域内のデカップリングキャパシタンス（開示された実施形態によって提供されるものなど）は、電子デバイス内の計算エンジンに安定した電源を提供することができる。このデカップリングキャパシタンスを増加させることで、電圧スイングの安定性が高まり、電圧不定を考慮するためにタイミング分析に適応される付加的なマージン量を低減する。対照的に、平行なプレート構造物にデカップリングキャパシタンスを追加することは、比較的小さいキャパシタンス値を呈する。深いトレンチキャパシタは、より高いキャパシタンスを提供し得るが、電子デバイスに面積及びコストを追加し得る貴重なフットプリントを占有し得る。
図３Ａは、比較的低速の接続用に構成された受動電子部品３の一部分の概略側断面図である。図３Ｂは、図３Ａの受動電子部品３の概略回路図である。図３Ａに示すように、受動部品３は、受動部品３の第１の表面１２と第２の表面１３との間に低抵抗及び低キャパシタンスを有する電気経路１８を備えることができる。例えば、図３Ａでは、経路１８は、接触パッド２１と電気接点４とを直接接続する長手方向導電部分１９を含むことができる。長手方向導電部分１９は、接触パッド２１と接点４との間の信号を短絡させるように作用する。加えて、図３Ａに示すように、横方向導電部分２０を、長手方向導電部分１９からオフセットして配設することができる。横方向導電部分２０は、受動部品３の厚さに沿って互いに離間することが可能であり、介在する誘電体層１０によって分離されることが可能である。図３Ａ～図３Ｂの受動部品３内に画定された電気経路１８は、長手方向導電部分１９が接触パッド２１と電気接点４との間の接続を短絡させることから、比較的低速の接続に好適であり得る。
図４Ａは、高速直列リンク信号伝達用に構成された受動電子部品３の一部分の概略側断面図である。図４Ｂは、図４Ａの受動電子部品３の概略回路図である。直列リンクでは、受動電子部品３は、様々な目的を果たすことができるＤＣ遮断キャパシタとして作用することができる。例えば、受動電子部品３は、平均ＤＣバイアスレベルを調節する（例えば、ＤＣ成分をフィルタ除去する）ことができ、不十分なパワーアップシーケンシングに起因する可能性がある破壊的な過負荷イベントからトランスミッタ／レシーバを保護することができ、及び／又は配線が切断されたときを検出する回路の一部として機能することができる。これらの用途では、ＤＣ遮断キャパシタは、ＤＣ遮断キャパシタを通過する信号の高周波成分を歪ませない。様々な実施形態では、信号のＤＣ成分を除く全ての高周波成分は、いかなる歪みも伴わずに通過することができる。それゆえ、低い接続寄生抵抗及び／又はインダクタンスを有する大きなキャパシタンス値を提供することができる。図４Ａ～図４Ｂの実施形態は、５００ＭＨｚ以上の周波数に対して有益であることが可能であるが、他の実施形態では、開示された実施形態と併せてより低い周波数範囲が使用されてもよい。図４Ａに示すように、受動電子部品３は、接触パッド２１と電気接点４との間に配設された多層キャパシタを含む電気経路を備えることができる。実際に、図３Ａの実施形態とは異なり、図４Ａでは、接触パッド２１と接点４との間の経路１８は、受動電子部品３の厚さにわたる介在する誘電体層１０によって離間した複数の横方向導電部分２０によって画定された容量性電気経路である。図４Ａに示された複数の層は、電気的に直列に接続された複数のキャパシタとして電気的に機能することができる。図４Ａの経路１８によって提供される実効キャパシタンスは、１０ｎＦ／ｍｍ2～１μＦ／ｍｍ2の範囲内にあることが可能である。有益には、例示された実施形態では、電気経路１８に沿って画定されたキャパシタは、信号のＤＣ成分をフィルタ除去して、平衡高速信号を提供することができる（例えば、経路１８は、ハイパスフィルタとして作用することができる）。更に、受動部品３を半導体要素２の能動回路のより近くに位置決めすることで、接合構造物１の性能を更に改善することができ、反射雑音を低減することができる。
図５Ａ～図５Ｉは、受動電子部品３が半導体要素２に接合される（例えば、直接接合される）別の実施形態を例示している。図１Ｂに関連して上記に説明したように、図５Ａ～図５Ｉでは、受動電子部品３のアノード端子及びカソード端子を、部品３の同じ側又は表面に沿って配設することができる。様々な構成において、受動部品３は、プロセッサなどの他の部品との直接接合及び集積のための集積された相互接続部を有する、高誘電率（高Ｋ）薄膜キャパシタ層を備えることができる。例えば、図５Ａ～図５Ｉの実施形態では、受動部品３は、５より大きい、１０より大きい、２０より大きい又は１００より大きい誘電率を有する誘電材料を備えることができる。このような高Ｋ材料は製造することが困難である場合があり、他の種類のデバイス（例えば、プロセッサ又は他の半導体製造）を露出させるのに不適切である場合があり、そのため、従来の半導体デバイスにこのような材料を統合することが困難である。したがって、本明細書に開示される実施形態では、半導体要素２を、１つの設備（例えば、相補的金属酸化物半導体又はＣＭＯＳの設備）で製造することができ、受動部品３を、高Ｋ材料の処理パラメータに適応することができる別の設備で製造することができる。半導体要素２と受動部品３とは、接合層を備えることが可能であり、半導体要素２と受動部品３とを接続するように直接接合されることが可能である。したがって、本明細書に開示される実施形態は、薄膜、高Ｋ誘電材料を、任意の好適な種類の半導体又は光学要素との別個の製造及びその後の集積を可能にすることができる。
図５Ａは、容量性シートを画定するために高Ｋ誘電材料を組み込む受動電子部品３の概略側断面図である。受動電子部品３は、キャパシタンス性シートを画定することができるベース１２２を備えることができる。ベース１２２は、受動部品３を半導体要素２に接合する前にベース１２２を除去することができるように、犠牲的であってもよい。様々な実施形態において、ベース１２２は、シリコンなどの半導体材料を備えることができる。任意の好適な方法でベース１２２上に第１の電極１２０を形成することができる。例えば、第１の電極１２０は、有機金属化学蒸着（metal organic chemical vapor deposition、ＭＯＣＶＤ）プロセス、物理蒸着（physical vapor deposition、ＰＶＤ）若しくはスパッタリングプロセス又はゾル－ゲルプロセス（スピンオン及び硬化）を使用してベース１２２上に堆積させることができる。第１の電極１２０は、白金（Ｐｔ）又はルテニウム（Ｒｕ）などの高融点金属を備えることができる。図示された実施形態では、第１の電極１２０は、ベース１２２の上に連続又はブランケットフィルムとして堆積させることが可能であり、複数のキャパシタの共通電極として供されることが可能である。
第１の電極１２０上に高Ｋ誘電体層１１０を堆積するか又は別の方法で形成することができる。例えば、様々な実施形態では、誘電体層１１０は、ＣＶＤ、ＰＶＤ、粉末焼結又は他の好適な技術を使用して堆積させることができる。有益には、誘電体層１１０は、５より大きい、１０より大きい、２０より大きい、１００より大きい又は２００より大きい（例えば、約３００）又は１０００より大きい誘電率を有することができる。様々な実施形態において、例えば、誘電体層は、三元酸化バリウムストロンチウムチタン酸塩（ＢａＳｒＴｉＯ3又はＢＳＴ）、他のチタン酸塩（ＢａｘＳｒ１－ｘＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＰｂＺｒｘＴｉ１－ｘＯ３）、ニオブ酸塩（ＬｉＮｂＯ３）及び／又はジルコン酸塩（ＢａＺｒＯ３、ＣａＺｒＯ３など）の複合酸化物高Ｋ材料を備えることができる。。したがって、図２～図４Ｂの実施形態とは異なり、受動部品３と共に、（導電体を有する交互の多層ではなく）単一の薄い誘電体層のみが使用されてもよい。いくつかの実施形態では、誘電体層１１０を形成するために、複数層の誘電材料が設けられてもよい。
誘電体層１１０上に第２の電極１２１を堆積することができる。第２の電極１２１は、高融点金属及び特に貴金属（例えば、Ｐｔ又はＲｕ）などの、任意の好適な導電材料であることが可能である。第１の電極１２０及び第２の電極１２１（例えば、Ｐｔ）の一方又は両方の高融点金属又は貴金属は、（オーム接触とは対照的に）ショットキーバリアを有益に形成することができ、これにより、キャパシタの性能を改善することができる。したがって、例示された実施形態では、電極１２０、１２１の高融点金属又は貴金属は、最終の接合構造物１内に残存して、改善された性能を提供することができる。いくつかの実施形態では、第１の電極１２０及び／又は第２の電極１２１の貴金属又は高融点金属を、抵抗を低減するために別の金属（例えば、銅）でめっきすることができる。しかしながら、他の実施形態では、第１の電極１２０及び／又は第２の電極１２１を、受動部品３の形成後に除去し、第１の電極１２０及び第２の電極１２１として供される別の金属（例えば、銅）と置き換えてもよい。
第２の電極１２１をパターン化して、第２の電極１２１の部分間に多数の間隙１２３を画定することができる。電極を複数の部分にパターン化することで、受動電子部品３によって提供される全キャパシタンスを画定することができる。例えば、第２の電極１２１の大きい部分ほど、増大した面積及び増大したキャパシタンスを提供し得るが、第２の電極１２１の小さい部分ほど、低減された面積及び低減されたキャパシタンスを提供し得る。様々な実施形態では、受動部品３は、セルが図５Ａに例示されたものと同様である容量性セルのアレイを備えることができる。いくつかの実施形態では、受動部品３は、少なくとも５ｎＦ／ｍｍ2、少なくとも１０ｎＦ／ｍｍ2、少なくとも２０ｎＦ／ｍｍ2、少なくとも５０ｎＦ／ｍｍ2、少なくとも１００ｎＦ／ｍｍ2又は少なくとも２００ｎＦ／ｍｍ2の単位面積当たりの実効キャパシタンスを有するセルを含むことができる。例えば、様々な実施形態では、受動部品３は、５ｎＦ／ｍｍ2～４００ｎＦ／ｍｍ2の範囲、１０ｎＦ／ｍｍ2～３００ｎＦ／ｍｍ2の範囲、１０ｎＦ／ｍｍ2～２５０ｎＦ／ｍｍ2の範囲、１０ｎＦ／ｍｍ2～１５０ｎＦ／ｍｍ2の範囲又は１０ｎＦ／ｍｍ2～１００ｎＦ／ｍｍ2の範囲内にある単位面積当たりの実効キャパシタンスを有するセルを含むことができる。いくつかの実施形態では、例えば、受動部品３は、１ｎＦ／ｍｍ2～１０ｎＦ／ｍｍ2の範囲、１０ｎＦ／ｍｍ2～１００ｎＦ／ｍｍ2の範囲、１００ｎＦ／ｍｍ2～４００ｎＦ／ｍｍ2の範囲内にある又は４００ｎＦ／ｍｍ2より大きい（例えば、４００ｎＦ／ｍｍ2～１０００ｎＦ／ｍｍ2の範囲）単位面積当たりの実効キャパシタンスを有するセルを含むことができる。有益には、高Ｋ材料と直列に低Ｋ材料が存在しないように、高Ｋ誘電材料のみを使用してもよい。高Ｋ材料のみを使用することにより、受動部品３の全キャパシタンスを改善することができる。
図５Ｂは、パターン化された第２の電極１２１の上に設けられた接合層８ａを有する、図５Ａの受動電子部品３の概略側断面図である。接合層８ａは、再配線層（ＲＤＬ）などの相互接続層として作用して、受動電子部品３を要素２などの他の構造物に接合することができる。例えば、上記で説明したように、接合層８ａは、接触パッドに接続されるか又は接触パッドを画定し非導電性フィールド領域７ａを囲む導電性特徴部９ａを備えることができる。導電性特徴部９ａは、銅などの任意の好適な金属を備えることができる。フィールド領域７ａは、酸化ケイ素などの任意の好適な非導電材料を備えることができる。図５Ｂに示すように、非導電性フィールド領域７ａを、第２の電極１２１のパターン化された部分を電気的に分離していくつかの実施形態における別個の容量性セルを画定するように、図５Ａの間隙１２３内に配設することができる。有利には、受動電子部品３上に（例えば、銅などの金属を使用して）接合層８ａを設けることで、低温アニール（例えば、１５０℃未満）の使用を可能にして、直接接合を改善し、異なる熱膨張係数（coefficient of thermal expansion、ＣＴＥ）に起因する材料の熱的不整合を低減又は排除することができる。図５Ｃは、接合前の半導体要素２の一部分の概略側断面図である。半導体要素２は、図２に示された半導体要素２と同じ又は概して同様であることが可能であり、トレース１４及びビア１５は、導電性特徴部９ｂと能動回路との間の要素２との電気的導通を提供する。
図５Ｄは、高Ｋ誘電材料を含む受動部品３に半導体要素２が直接接合された接合構造物１の概略側断面図である。上記で説明したように、受動部品３及び半導体要素２の接合層８ａ、８ｂを、非常に低い表面粗さに研磨することが可能である。研磨面を、所望の種（窒素など）で能動化及び終端することができる。接合層８ａ、８ｂを（例えば、室温で）直接接触させて、酸化物材料などのそれぞれのフィールド領域７ａ、７ｂ間に強い接合を形成することができる。構造物１を加熱して、接合強度を増加させ、導電性特徴部９ａ、９ｂ間の電気接続部を生じさせることができる。したがって、図５Ｄに示すように、受動電子部品３を、介在する接着材を使用せずに直接接合界面２４に沿って半導体要素２に直接接合することができる。有益には、直接結合を使用することで、半導体要素２と受動部品３との間に低インピーダンス及び低インダクタンスの電気経路を設けることができ、これにより、電源完全性又は信号完全性を改善することができる。しかしながら、他の実施形態では、導電性特徴部９ａ、９ｂを、導電性接着材（例えば、はんだ）で互いに接着することができ、又は熱圧着技術を使用して接合することができる。
図５Ｅに示すように、基部１２２を、受動電子部品３の裏側から（例えば、研削、研磨、エッチングなどによって）除去することができる。いくつかの実施形態では、第１の電極１２０もパターン化して、部品３のキャパシタンスを更に画定してもよい。例えば、処理中に貴金属又は高融点金属を使用して、受動電子部品３を画定することができる。いくつかの構成では、高融点金属上に更なる金属電極を追加又は堆積して、パッド抵抗を低減する又は特定の集積要件を満たすことが望ましい場合がある。しかしながら、他の実施形態では、第１の電極１２０及び第２の電極１２１として供される貴金属又は高融点金属は、除去されなくてもよく、したがって、結果として得られる接合構造物１内に残存してもよい。これらの貴金属又は高融点金属を、更なる離散的な電極領域を生成するようにパターン化してもよいし、しなくてもよい。他の実施形態では、第１の電極１２０及び／又は第２の電極１２１は、除去され他の金属によって置き換えられることが可能である犠牲材料を備えることができる。図５Ｅでは、受動電子部品３は、半導体要素２よりも横方向に幅広であるものとして例示されている。しかしながら、受動電子部品３は、半導体要素２の一部分のみを覆ってもよいことを理解されたい。例えば、上記で説明したように、受動部品３は、半導体要素２の能動表面１１の少なくとも５５％、少なくとも６５％、少なくとも７５％、少なくとも８５％、少なくとも９５％、少なくとも９９％又は少なくとも１００％を覆うことができる。
図５Ｆは、集積された電源電極１２６（又は信号電極）及びグランド電極１２５を有する受動電子部品３の概略側断面図である。図５Ｇは、図５Ｆの受動電子部品３の平面図である。図５Ｆに示すように、グランド電極１２５は、第１の表面１２からフィールド領域７ａ及び誘電体層１１０を貫いて延在することができ、第１の電極１２０に接触することができる。様々な実施形態において、第１の電極１２０を電気グランドに接続することができ、電気グランドは、半導体要素２と接続されたときにグランドピン又はグランド端子を提供することができる。図５Ａ及び図５Ｂに示された電源電極１２６は、第１の表面１２と第１の電極１２０との間に容量性電気経路を備えることができる。したがって、半導体要素２に接続されると、（導電性特徴部９ａ及び／又は接触パッド２１によって）第１の表面１２と第１の電極１２０の部分との間で電力を伝達することができ、第１の電極１２０は次にパッケージ基板５などの別の構造物に接続することができる。例示しないが、予め画定された電気経路に沿って電力を提供するために、第１の電極１２０を、パターン化することができ、又は相互接続層（配線金属層の後端など）によって除去及び置換することができる。
図５Ｈは、別の実施形態による受動電子部品３の概略側断面図である。図５Ｉは、図５Ｈの受動電子部品３の平面図である。図５Ｆ及び図５Ｇの実施形態とは異なり、図５Ｈ及び図５Ｉでは、受動電子部品３は、図５Ｆ及び図５Ｇに示された電源電極１２６及びグランド電極１２５に加えて、短絡電源電極１２７を含むことができる。図５Ｈに示すように、例えば、いくつかの電源電極１２７は、直接導電相互接続部によって部品３の第２の表面１３に接続されてもよい。したがって、図５Ｈ及び図５Ｉでは、電源電極１２６は、導電性特徴部９ａ（又は接触パッド２１）と第２の表面１３との間に容量性電気経路を備えてもよい一方、短絡電源電極１２７は、導電性特徴部９ａ（又は接触パッド２１）と第２の表面１３との間に導電性又は抵抗性の電気経路を備えてもよい。
したがって、図５Ａ～図５Ｉの実施形態では、高Ｋ、薄膜誘電材料を使用して、受動電子部品３を画定することができる。いくつかの実施形態では、高Ｋ材料と電極（高Ｋ材料との接触に好適な貴金属又は高融点金属を備えてもよい）とを形成するために、受動部品３を１つの設備で製造してもよく、半導体要素２を別の設備で形成して要素２の能動部品及び相互接続部を形成することができる。有益には、高温処理を可能にするために、貴金属又は高融点金属を提供することができる。上記で説明したように、いくつかの実施形態では、貴金属又は高融点金属を、銅などの他の金属によって、又は他のメタライゼーション層若しくは経路指定層によって除去及び置換することができる。他の実施形態では、貴金属又は高融点金属を、最終的な接合構造物１に保持することができる。受動部品３を半導体要素２に接合する（例えば、直接接合する）ことができ、これにより低インピーダンス及び低インダクタンス接続を提供して接合構造物１の信号完全性及び／又は電源完全性を改善することができる。
図６は、容量要素を有さないプロセッサダイ（プロットＡ）、上に１００ｎＦのディスクリートのキャパシタが実装されたプロセッサダイ（プロットＢ）、パッケージ基板に１００ｎＦのキャパシタが実装されたプロセッサダイ（プロットＣ）、図１～図５Ｉの実施形態に開示されたものと同様の１００ｎＦの容量性シートを有するプロセッサダイ（プロットＤ）、図１～図５Ｉの実施形態に開示されたものと同様の１０ｎＦ容量性シートを有するプロセッサダイ（プロットＥ）及び図１～図５Ｉの実施形態に開示されたものと同様の１ｎＦの容量性シートを有するプロセッサダイ（プロットＦ）を含む、信号周波数の関数としての様々なデバイスの伝達インピーダンスのプロットである。図６に示すように、プロットＡ、Ｂ及びＣに反映された従来のデバイスは、５００ＭＨｚより高い及び／又は１ＧＨｚより高い周波数で比較的高い伝達インピーダンス値を有する。５００ＭＨｚ又は１ＧＨｚより高いところでのこのような高インピーダンスは、プロセッサダイの電源完全性又は信号完全性を低減する場合がある。対照的に、プロットＤ、Ｅ及びＦに反映されているように、本明細書に開示された実施形態は、５００ＭＨｚより高い、例えば、１ＧＨｚ以上の周波数でのインピーダンスを著しく低減することを可能にし、このことは、これらのより高い周波数において改善された信号完全性又は電源完全性を提供することができる。例えば、本明細書に開示された実施形態は、プロットＡ～Ｃに示された従来のデバイスのインピーダンスよりも少なくとも１０倍、例えば、少なくとも１００倍小さい、１ＧＨｚでのインピーダンスを提供することができる。同じキャパシタンスレベルでは、直接接合されたキャパシタンスシートは、プロセッサダイ又はパッケージ基板のいずれかに実装されたディスクリートのキャパシタに対して改善された性能を示す。更に、図６に示すように、本明細書に開示された実施形態は、著しく低い実効キャパシタンス（例えば、約１ｎＦ又は１０ｎＦの低いキャパシタンス）であっても、低減されたインピーダンスを提供することができる。したがって、本明細書に開示された実施形態は、有利にも、約０．５ｎＦ～１０ｍＦの範囲、約０．５ｎＦ～１ｍＦの範囲、約０．５ｎＦ～１μＦの範囲、約０．５ｎＦ～１５０ｎＦの範囲、約１ｎＦ～１００ｎＦの範囲又は約１ｎＦ～１０ｎＦの範囲内にある実効キャパシタンス値を有する低減されたインピーダンスを提供することができる。
図７Ａは、別の実施形態による、受動電子部品３の概略側断面図である。特に断らない限り、図７Ａの受動電子部品３を、本明細書に記載された要素２（半導体要素又は非半導体要素を備えてもよい）に接合することができる。様々な実施形態では、受動電子部品は、介在する接着材を使用せずに要素２（図７Ａに示さず）に直接接合された第１の表面１２を備えることができる。第２の表面１３が、パッケージ基板（基板５など）又は他のパッケージング若しくはシステム構造に電気的に接続することができる。図７Ａに示された受動部品３は、有益には、電極表面の大部分が、要素２及び表面１２、１３と非平行に（例えば、概して垂直に）配設されたキャパシタを備える。例えば、図７Ａに示すように、電極表面の大部分が概して受動要素３（例えば、ｘ－ｙ平面）の主表面、例えば、表面１２、１３に対して非平行又は垂直であることが可能であるｚ軸に平行に延在する、１つ以上のキャパシタ２２０を画定することができる。
図７Ａに示された実施形態では、キャパシタ２２０は、第１の電極２２１ａ（アノード及びカソードのうちの一方を備えてもよい）と、介在する誘電体２１０によって互いに離間した第２の電極２２１ｂ（アノード及びカソードのうちの他方を備えてもよい）と、を備えることができる。図１Ｂに関連して上記で説明したように、図７Ａでは、受動電子部品３のアノード端子及びカソード端子を、部品３の同じ側又は表面に沿って配設してもよい。キャパシタ２２０を、シリコン、酸化ケイ素などの絶縁材料又は誘電材料を備えることができる基部２０５内に画定することができる。電極２２１ａ、２２１ｂ及び誘電体２１０は、図７Ａのｚ軸に対応する表面１２、１３に対して非平行な方向に沿って主に延在する主表面を含むことができる。様々な実施形態において、キャパシタ２２０は、ｘ軸に沿って延在する蛇行プロファイルを有することができる。例えば、図７Ａに示すように、電極２２１ａ、２２１ｂ及び誘電体２１０は、例えば第１の表面１２及び第２の表面１３に非平行又は垂直なｚ軸に沿って延在する、概して縦方向であるそれぞれの縦方向部分２２５を有することができる。縦方向部分２２５及び横方向部分２２６が受動要素３内に概して蛇行したキャパシタを画定するように、縦方向部分２２５を、電極２２１ａ、２２ｂ及び誘電体２１０の対応する横方向部分２２６によって接続することができる。図７Ａに示すように、蛇行キャパシタ２２０の全体に沿って２つの電極２２１ａ、２２１ｂ間にキャパシタンスＣを設けることができる。様々な実施形態では、キャパシタ２２０に沿った全キャパシタンスＣは、１００ｎＦ／ｍｍ2～２０μＦ／ｍｍ2の範囲又は１００ｎＦ／ｍｍ2～１０μＦ／ｍｍ2の範囲内にあることが可能である。有益には、キャパシタ２２０の支配的な表面が縦方向のｚ軸に対して平行な（又は平行に近い）平面に沿って位置する蛇行キャパシタを使用することで、電極２２１ａ、２２１ｂの全表面積を著しく増加させることができ、したがって、受動要素２によって提供される全キャパシタンスを相応に増加させることができる。電極２２１ａ、２２１ｂは、アルミニウム、シリコン、ドープシリコン、ニッケル又は他の材料などの任意の好適な種類の導体を備えることができる。誘電体２１０は、酸化アルミニウム、酸化ケイ素などの任意の好適な誘電材料を備えることができる。いくつかの実施形態では、ＨｆＯ2、ＺｒＯ2、ＢＳＴ、ＳＢＴなどの高誘電材料（例えば、ｋ＞１０）を使用することによって、増加したキャパシタンスを提供することができる。
キャパシタ２２０を、上部端子２３１ａ、２３１ｂによって要素２（図示せず）に、及び下部端子２３２ａ、２３２ｂによってパッケージ基板５（図示せず）又は別の要素に、電気的に接続することができる。図７Ａに示すように、第１の端子２３１ａは、第１の電極２２１ａへの電気的導通を提供することができる。第２の端子２３１ｂは、第１の端子２３１ａとは異なる種類であってもよい第２の電極２２１ｂへの電気的導通を提供することができる。例えば、図７Ａに示すように、第１の端子２３１ａは、絶縁基部２０５を貫いて延在して、第１の電極２２１ａの上部に接触し、受動部品３の第１の表面１２で露出することができる。第２の端子２３１ｂは、絶縁基部２０５を貫いて延在することができ、第２の電極２２１ｂの延長部分２３６と接触することができる。図７Ａに示すように、例えば、第２の電極２２１ｂの延長部分２３６は、第１の電極２２１ａの材料を貫いて延在することができ、誘電体２１０が、第１の電極２２１ａと第２の電極２２１ｂの延長部分２３６との間に介在する。キャパシタ２２０に電気的に接続するための更に他の方法が好適であり得る。
更に、図７Ａに示すように、第１の下部端子２３２ａは、第１の電極２２１ａへの電気的導通を提供することができる。第２の下部端子２３２ｂは、第２の電極２２１ｂへの電気的導通を提供することができる。したがって、様々な実施形態では、第１の表面１２において、第１の電極２２１ａ（例えば、アノード又はカソードの一方）に上部端子２３１ａが電気的に接続することができ、第２の電極２２１ｂ（例えば、アノード及びカソードのうちの他方）に上部端子２３１ｂが電気的に接続することができる。第２の表面１３において、第１の電極２２１ａ（例えば、アノード又はカソードの一方）に下部端子２３２ａが電気的に接続することができ、第２の電極２２１ｂ（例えば、アノード及びカソードのうちの他方）に下部端子２３２ｂが電気的に接続することができる。したがって、各表面１２、１３は、アノード端子及びカソード端子（例えば、異なる種類の端子）を備えることができる。
受動電子部品３はまた、受動電子部品３の厚さを貫いて延在する貫通信号コネクタ２３５を有することができる。貫通信号コネクタ２３５は、第１の表面１２上の第１の貫通信号端子２３４と、第２の表面１３上の第２の貫通信号端子２３３と、の間に導電経路を提供する導体を備えることができる。上部端子２３１ａ、２３１ｂ、下部端子２３２ａ、２３２ｂ及び貫通信号端子２３４、２３３のいずれか又は全てを、要素２及び／又はシステムボードに直接接合するように構成することができる。したがって、図７Ａに示された受動電子部品３は、有益にも、信号経路を通して容量性経路及び導電性経路を提供することができる。したがって、比較的高いキャパシタンスを有する受動デバイスを、直接信号接続部と干渉することなく、システムの別個のリアルエステートを占有することなく、集積回路と一列に設けることができる。電極表面の大部分が縦方向に沿った（又は縦方向と平行に近い）キャパシタ２２０を配設することで、電極２２１ａ、２２１ｂの実効表面積を著しく増加させることにより、キャパシタンスを有益に改善することができる。
図７Ａに示すように、上部端子２３１ａ、２３１ｂ及び貫通信号端子２３４を、下部端子２３２ａ、２３２ｂ及び貫通信号端子２３３よりも微細なピッチで横方向に離間させることができる。例えば、様々な実施形態では、第１の表面１２上の端子の上部ピッチｐ1（例えば、端子２３１ａ、２３１ｂ及び２３４）を、５０ミクロン未満又は４０ミクロン未満のピッチで離間させることができる。様々な実施形態において、上部ピッチｐ1は、０．５ミクロン～５０ミクロンの範囲、０．５ミクロン～４０ミクロンの範囲、０．５ミクロン～２０ミクロンの範囲、０．５ミクロン～１０ミクロンの範囲又は１ミクロン～１０ミクロンの範囲内にあることが可能である。上部端子２３１ａ、２３１ｂ及び端子２３４の微細ピッチにより、要素２への接続のための比較的多数のチャネルを提供することができる。対照的に、システムマザーボードへの好適な接続のために、下部端子２３２ａ、２３２ｂ及び端子２３３の下部ピッチｐ2を選択することができる。下部ピッチｐ2は、２００ミクロン未満又は１５０ミクロン未満であることが可能である。例えば、下部ピッチｐ2は、５０ミクロン～２００ミクロンの範囲又は５０ミクロン～１５０ミクロンの範囲内にあることが可能である。したがって、受動部品は、高キャパシタンス受動デバイスを提供するように供されると共に、別個のリアルエステートを占有することなくインターポーザとして供される。
縦方向キャパシタ２２０を、任意の好適な方法で画定することができる。例えば、第２の電極２２１ｂを、多孔質シリコン、多孔質アルミニウムなどの最初の平面シートから画定することができる。第２の電極２２１ｂ材料のシート内にチャネルをエッチングすることができるように、平面シートの上面をマスクしてエッチングすることができる。誘電体２１０を、多孔質アルミニウム又は多孔質シリコンのエッチングされた表面の上のチャネル内にコンフォーマルに堆積することができる。例えば、誘電体２１０を、物理蒸着（ＰＶＤ）、化学蒸着（chemical vapor deposition、ＣＶＤ）又は原子層堆積（atomic layer deposition、ＡＬＤ）によって堆積することができる。誘電体２１０の上に更なる導電材料（例えば、アルミニウム）を堆積、コーティング又は他の方法で被着して、第１の電極２２１ａを画定することができる。いくつかの実施形態では、第１の電極２２１ａ及び第２の電極２２１ｂは、同じ材料を備えることができる。他の実施形態では、第１の電極２２１ａ及び第２の電極２２１ｂは、異なる材料を備えることができる。有利には、縦方向のチャネル又はフィンを有する例示された構造物を、水平のフィンと比較してより少ないマスキング工程で容易に画定することができる。
図７Ｂは、別の実施形態による受動電子部品３の概略側断面図である。特に断らない限り、図７Ｂの参照番号は、図７Ａの類似の番号が付された構成要素と同じ又は同様の特徴を指す。例えば、図７Ａと同じように、図７Ｂの受動電子部品３は、電極表面の大部分が縦方向に位置決めされた、ｘ軸に沿って蛇行パターンを画定するキャパシタ２２０を備えることができる。第１の電極２２１ａ及び第２の電極２２１ｂと介在する誘電体２１０との主表面は、主に、第１の表面１２及び第２の表面１３に非平行又は垂直に延在することができる。図７Ａと同じように、第１の上部端子２３１ａは、第１の表面１２又は第１の表面１２の近くで第１の電極２２１ａに電気的に接続することができる。更に、図７Ａと同じように、図７Ｂでは、受動部品３の各表面１２、１３は、アノード端子及びカソード端子を備えることができ、アノード端子及びカソード端子を部品３の同じ側又は表面（例えば、表面１２の端子２３１、２３１ｂ及び表面１３の端子２３２ａ、２３２ｂ）に沿って配設することができるようになっている。しかしながら、図７Ａとは異なり、第２の電極２２１ｂの延長部分２３６は、図７Ｂの対応する第２の上部端子２２１ｂに接触し、別個の縦方向コネクタ２３７は、受動要素３内へ下向きに延在して、第２の上部端子２３１ｂを第２の電極２２１ｂと電気的に接続することができる。
図７Ｃは、第２の電極２２１ｂの両側に沿って１つ以上の蛇行キャパシタが画定され得る受動電子部品３の概略側断面図である。様々な実施形態では、受動電子部品３内に複数の別個のキャパシが画定されてもよい。特に断らない限り、図７Ｃの参照番号は、図７Ａ及び７Ｂの類似の番号が付された構成要素と同じ又は同様の特徴を指す。図７Ａ～図７Ｂと同じように、第１の表面１２及び第２の表面１３に対して概して縦方向かつ非平行に延在することができる電極表面の大部分を有する図７Ｃの受動電子部品３。更に、図７Ａ～図７Ｂと同じように、図７Ｃでは、受動部品３の各表面１２、１３は、アノード端子及びカソード端子を備えることができ、アノード端子及びカソード端子を部品３の同じ側又は表面（例えば、表面１２の端子２３１、２３１ｂ及び表面１３の端子２３２ａ、２３２ｂ）に沿って配設することができるようになっている。しかしながら、図７Ａ～図７Ｂの実施形態とは異なり、図７Ｃでは、受動部品３の上部部分２４０ａ内に上部キャパシタ２２０ａを画定することができ、受動部品３の下部部分２４０ｂ内に下部キャパシタ２２０ｂを画定することができる。図７Ｃの実施形態では、アルミニウム又はシリコンの最初の平面シートの両側をマスクし、同時にエッチングして、第２の電極２２１ｂ内にチャネルを画定することができる。上部部分２４０ａ及び下部部分２４０ｂの両側に誘電体２１０を堆積することができる。同様に、上部部分２４０ａ及び下部部分２４０ｂ上の誘電体２１０の上に導電材料を堆積して、第１の電極２２１ａを画定することができる。図７Ｃの実施形態は、有益にも、電極２２１ａ、２２１ｂの全表面積、したがって受動電子部品３の全キャパシタンスを更に増加させることができる。
図７Ｄは、非平行方向ｚに沿って延在する整列された繊維（例えば、炭素繊維）によってキャパシタ２２０が画定されることが可能である、受動電子部品３の概略側断面図である。特に断らない限り、図７Ｄの参照番号は、図７Ａ～図７Ｃの類似の番号が付された構成要素と同じ又は同様の特徴を指す。図７Ａ～図７Ｃと同じように、図７Ｄの受動電子部品３は、第１の表面１２及び第２の表面１３に対して概して縦方向かつ非平行に延在することができる電極表面の大部分を有することができる。更に、図７Ａ～図７Ｃと同じように、図７Ｄでは、受動部品３の各表面１２、１３は、アノード端子及びカソード端子を備えることができ、アノード端子及びカソード端子を部品３の同じ側又は表面（例えば、表面１２の端子２３１ａ、２３１ｂ及び表面１３の端子２３２ａ、２３２ｂ）に沿って配設することができるようになっている。このような実施形態では、繊維（長尺の炭素繊維など）は、第２の電極２２１ｂとして作用することができる。繊維を非導電材料でコーティングして誘電体２１０を画定することができ、続いて、導電材料でコーティングして第１の電極２２１ａを画定することができる。縦方向キャパシタ２２０を形成する更に他の方法が好適であり得る。
図７Ａ～図７Ｄに示されたキャパシタ２２０は、長尺であることが可能であり、例えば、非平行方向ｚに沿ったキャパシタ２２０の電極表面の高さｌ（例えば、電極２２１ａ、２２１ｂの長さによって画定されてもよい）は、主横方向表面ｘ－ｙに沿ったキャパシタ２２０の起伏の対応する幅ｗよりも長くてもよい。図７Ａ～図７Ｄに示すように、幅ｗを、キャパシタ２２０のピッチ、例えば、キャパシタの単一の起伏の幅、に従って画定することができる。ｌをｗで除することによってキャパシタ２２０のアスペクト比を定義することができる。様々な構成において、アスペクト比は５：１より大きいことが可能である。有益にも、図７Ａ～図７Ｄに例示された長尺のキャパシタ２２０は、より大規模のマスキング工程を伴うことなく、他の受動デバイスと比較して、増加した電極表面積を提供することができる。増加した表面積によって、低誘電率材料と共に使用される場合であっても、全キャパシタンスを著しく増加させることができる。
本明細書で説明するように、ダイ又はウエハなどの様々な種類の要素を、様々なマイクロ電子パッケージング方式の一部として三次元構成でスタックしてもよい。このことは、より大きな基部ダイ又はウエハ上に１つ以上のダイ又はウエハの層をスタックすることと、複数のダイ又はウエハを縦方向構成でスタックすることと、両方の様々な組み合わせと、を含むことができる。スタック内のダイは、メモリデバイス、論理デバイス、プロセッサ、ディスクリートのデバイスなどを含むことができる。本明細書に開示された様々な実施形態では、非常に小さい又は薄いプロファイルのキャパシタを絶縁材料内に埋め込むことができ、例えば、隣接する接合されたデバイスを分離するために、スタックドダイ構成に含めることができる。
ダイ又はウエハは、直接接合を含む様々な接合技術を使用してスタックド構成で接合されてもよい（例えば、参照によりそのまま本明細書に援用される米国特許第７，４８５，９６８号を参照）。直接接合技術を使用してスタックドダイを接合するとき、接合されるダイの表面は、極めて平坦かつ平滑であることが望ましい。例えば、上記で説明したように、表面が緊密に嵌合して持続する接合を形成することができるように、表面の表面トポロジー変動は非常に小さいべきである。表面は清浄であり、不純物、粒子又は他の残留物がないことも望ましい。
本明細書に開示された様々な実施形態によれば、キャパシタ（例えば、多層キャパシタ又は他の受動部品）を、セラミック又はポリマーなどの絶縁材料内に埋め込んで、ウエハレベルスタック可能キャパシタ又は他の受動デバイスを形成することができる。様々な実施形態において、セラミック、ポリマーなどを使用することで、いくつかの他の従来の絶縁材料で可能であり得るより平滑な接合表面を有するように平坦化され得るデバイスがもたらされる。例えば、共焼成セラミック、液晶ポリマー（liquid crystal polymer、ＬＣＰ）、ガラス、シリコン又は他の半導体などの材料を、様々な実施形態で使用してもよい。いくつかの実施態様では、セラミックはプレキャストである、又はペースト又は液体を使用してデバイスのための自己平坦化接合表面を形成してもよい。キャパシタデバイスの接合表面を、接合のための調製において焼成後に平坦化することができる。
埋め込まれるキャパシタは、キャパシタの端子を電気的に結合するために、（所望のキャパシタンスを提供するための）単層又は多層の構成要素を備えることができる。キャパシタのうちの１つ以上を、様々な技術を使用して、絶縁材料（図に例示された「グリーンシート」など）内に埋め込むことができる。第１の実施形態では、キャパシタを、絶縁材料の層（例えば、予め共焼成されたセラミック）上に堆積することができ、絶縁材料の別の層を、キャパシタの上に配置又は堆積することができる。絶縁材料の２つの層を一緒に押圧してキャパシタを挟むことができ、この組み合わせを焼成することができる。絶縁材料層を焼成中につなぎ合わせ、キャパシタが内部に埋め込まれた一体化デバイスを形成することができる。したがって、様々な実施形態において、キャパシタの誘電材料を、絶縁材料の層とモノリシックに集積することができる。
多層キャパシタがより厚い実施形態では、絶縁材料の更なる層を、上部絶縁層と底部絶縁層との間及びキャパシタの周囲に配置する（キャパシタを含む中間層を形成する）ことができる。この組み合わせが焼成されると、絶縁材料層の全てがつなぎ合わされて、一体化デバイスを形成することができる。様々な実施形態では、任意の数の絶縁層を、任意の数のキャパシタ又はキャパシタの層と共に使用して、デバイスを形成してもよい。これに代えて、絶縁材料を固化させ埋め込みデバイスを形成するために焼成又は硬化されることが可能である液体又はペースト絶縁材料でキャパシタをコーティングすることができる。
様々な実施形態では、絶縁材料を、低い熱膨張係数（ＣＴＥ）を有するように、又は容量性デバイスに接合されることとなるダイ（いくつかの実施例ではシリコンで作製されてもよい）のＣＴＥ値に近いＣＴＥを有するように、選択することができる。例えば、容量性デバイスのＣＴＥを、容量性デバイスに接合される論理デバイス、プロセッサなどのＣＴＥと同様であるように選択することができ、それにより、所望すれば、デバイスの組み合わせを一緒に（例えば、スタックド構成で）パッケージ化することができる。
容量性デバイス内に絶縁材料を通してビアを形成して、容量性デバイスを通して又は埋め込みキャパシタに、信号伝達又は電源伝達を可能にしてもよい。様々な実装形態では、ビアを、容量性デバイスの焼成前又は焼成後に形成してもよい。いくつかの実施形態では、再配線層を、所望すればビアに結合されてもよい、容量性デバイスの一方又は両方の表面上に形成してもよい。
更に、キャパシタのエッジコネクタに導電トレースを結合して、容量性デバイスの一方又は両方の表面上にキャパシタ用の外部端子を形成することができる。例えば、キャパシタ用の端子を、容量性デバイスの各表面上に１つ位置させることができ（例えば、アノード端子及びカソード端子は、容量性デバイスの対向する両側にあることが可能である）、両方とも容量性デバイスの単一の表面上にあり（例えば、アノード端子及びカソード端子は、容量性デバイスの同じ側又は表面上にあることが可能である）、又は容量性デバイスの各側のエッジコネクタの各々用の端子が存在してもよい（例えば、容量性デバイスの各表面は、アノード端子及びカソード端子の両方を備えることができる）。したがって、例えば、２つの端子は、キャパシタの１つのエッジコネクタに接続されもよく、容量性デバイスの一方側から他方に電源信号を伝送するように構成されてもよい。２つの他の端子は、キャパシタの第２のエッジコネクタに接続されてもよく、容量性デバイスの一方側から他方にグランドを提供するように構成されてもよい。このような構成では、キャパシタの一方側が電源信号に結合され、キャパシタの他方側がグランドに結合される。所望すれば、端子は、ビアの１つ以上又は（一方又は両方の表面上の）再配線層（ＲＤＬ）に結合されてもよい。直接接合技術を使用して容量性デバイスを接合するときに、端子、ビア及び／又はＲＤＬ接続部を、容量性デバイスの１つ以上の表面上の直接接合相互接続部として形成することができる。このような場合、相互接続部の少なくともいくつかは、１ミクロンの範囲内のピッチを有することができ、ビアは１０～１５ミクロンの範囲内のサイズを有してもよい。一実施形態では、直接接合相互接続部を、１つの表面上のキャパシタ用の端子と共に、容量性デバイスの当該１つの表面上でのみ使用してもよい。
［０１２３］別の実施形態では、予め焼成された絶縁材料層の表面内に１つ以上の空洞を形成してもよい。各空洞内にキャパシタを堆積することができ、絶縁層内に（任意の順序で）ビアを形成することができる。層及びキャパシタの上に再配線層を形成し、デバイス内にキャパシタを埋め込むことができる。反対側の表面を平坦化し、所望すれば平坦化表面上に別のＲＤＬを形成することができる。
記載された技術は、より少ない加工工程、より高い製造スループット及び改善された歩留まりをもたらすことができる。開示された技術の他の利点も、当業者には明らかであろう。
図８Ａ～図８Ｃは、様々な実施形態による、絶縁層にキャパシタ２２０を埋め込む様々な技術を例示している。図８Ｄ～図８Ｅは、図８Ａ～図８Ｃに示された技術のいずれかを使用して形成することができる受動電子部品３の概略側断面図である。図８Ａは、受動電子部品を形成する前の、第１の絶縁層２６０ａ、複数のキャパシタ２２０及び第２の絶縁層２６０ｂの概略側断面図である。図８Ａ～図８Ｃに示された実施形態は、ウエハレベル処理で使用されてもよい複数のキャパシタ２２０を例示している。他の実施形態では、１つのキャパシタ２２０のみが設けられてもよい。キャパシタ２２０は、例えば、２つの導電性電極層間に単一の誘電体層を有する単層キャパシタ又は複数の導電性電極層間に複数の誘電体層を有する多層キャパシタを含む、任意の好適な種類のキャパシタを備えることができる。キャパシタ２２０はまた、水平又は縦方向に配向されたキャパシタを含む、本明細書に開示された容量性構造物のいずれかと同様であるか又は同じであってもよい。第１の絶縁層２６０ａ及び第２の絶縁層２６０ｂは、セラミック、ガラス又はポリマーなどの任意の好適な種類の絶縁材料又は非導電材料を備えることができる。様々な実施形態では、第１の絶縁層２６０ａ及び第２の絶縁層２６０ｂは、酸化アルミニウムなどのセラミックを備えることができる。他の実施形態では、第１の絶縁層２６０ａ及び第２の絶縁層２６０ｂは、液晶ポリマー（ＬＣＰ）などのポリマーを備えることができる。
様々な実施形態において、第１の絶縁層２６０ａ及び第２の絶縁層２６０ｂは、軟質又は可撓性のセラミックグリーンシート、例えば、好適な焼成温度以上で加熱又は焼成されると硬化してより硬いセラミック材料を形成するセラミックシートを備えることができる。このような実施形態では、キャパシタ２２０を第１の絶縁層２６０ａ上に設けることができる。第２の絶縁層２６０ｂを、キャパシタ２２０上に設ける（例えば、堆積する）ことができる。第１の層２６０ａ及び第２の層２６０ｂを一緒に押圧して、第１の層２６０ａと第２の層２６０ｂとが、間隙２６２内でかつキャパシタ２２０の縁部２６１の周囲で、互いに接触するようにすることができる。様々な実施形態において、第１の層２６０ａ及び第２の層２６０ｂは、キャパシタ２６２の周囲に相応にコンフォームすることができ、プレスされると互いに接触することができる。押圧後、第１の層２６０ａ及び第２の層２６０ｂと埋め込みキャパシタ２２０とを、セラミック焼成温度以上の温度で焼成又は共焼成して、第１の層２６０ａ及び第２の層２６０ｂを、互いに溶融又はブレンドして、より硬質の又はより硬い構造物を生じさせるようにすることができる。
第１の層２６０ａ及び第２の層２６０ｂは、様々な実施形態において同じ材料を備えることができる。他の実施形態では、第１の層２６０ａ及び第２の層２６０ｂは異なる材料を備えることができる。第１の層２６０ａ及び第２の層２６０ｂが異なる材料を備える構成では、材料が同じ焼成温度若しくは共焼成温度で又は当該同じ焼成温度付近若しくは共焼成温度付近で、例えば、第１の層２６０ａ及び第２の層２６０ｂが十分に硬化される温度又は温度範囲で、硬化するように、材料を選択することができる。例えば、いくつかの材料は、高温セラミック（例えば、１０００℃以上の焼成温度を有する）又は低温セラミック（例えば、５００℃以上、又は６００℃以上、例えば、５００℃～１２００℃又は５５０℃～１１００℃の焼成温度を有する低温セラミックを備えてもよい。得られた受動電子部品３は図８Ｄに例示されており、これについて以下により詳細に記載する。
図８Ｂは、受動電子部品を形成する前の、第１の絶縁層２６０ａと、複数のキャパシタ２２０と、第２の絶縁層２６０ｂと、第１の絶縁層２６０ａと第２の絶縁層２６０ｂとの間に配設された中間の第３の絶縁層２６０ｃと、の概略側断面図である。特に断らない限り、図８Ｂの実施形態は、図８Ａの実施形態と概して同様であるか又は同じである。例えば、図８Ａのように、図８Ｂの受動部品を形成する方法も、図８Ｄに示された受動部品３を形成してもよい。しかしながら、図８Ａとは異なり、図８Ｂでは、中間の第３の絶縁層２６０ｃを、焼成前にキャパシタ２２０の側縁部２６１の周囲に堆積することができる。有益には、第１の層２６０ａ及び第２の層２６０ｂが、印加圧力をほとんど又は全く伴わずに中間層２６０ｃに接触することができるように、第３の中間層２６０ｃは選択された厚さを有することができる。他の構成では、第１の層２６０ａを第３の層２６０ｃに接触させ、第３の層２６０ｃを第２の層２６０ｂに接触させるように、圧力を印加してもよい。第１の層２６０ａ及び第２の層２６０ｂを一緒に（第３の層２６０ｃがそれらの間に介在する状態で）押圧した後、第１の層２６０ａ、第２の層２６０ｂ、第３の層２６０ｃ及びキャパシタ２２０を、層２６０ａ～２６０ｃを溶融又はその他の方法でつなぎ合わせるのに十分な温度で共焼成して、統一型又は一体型のデバイス、例えば、図８Ｄに示された一体型受動部品３を形成することができる。
図８Ｃは、受動電子部品を形成する前の、絶縁層２６０内に埋め込まれたキャパシタ２２０の概略側断面図である。特に断らない限り、図８Ｃの実施形態は、図８Ａ～図８Ｂの実施形態と概して同様であるか又は同じである。例えば、図８Ａ～図８Ｂのように、図８Ｂの受動部品を形成する方法も、図８Ｄに示された受動部品３を形成してもよい。しかしながら、図８Ａ～図８Ｂの実施形態では、第１、第２及び第３の絶縁層２６０ａ～２６０ｃを、キャパシタ２２０に堆積又は接続する前に形成してもよい。図８Ａ～図８Ｂの実施形態とは異なり、図８Ｃの実施形態では、粉末又は他の固体混合物をキャリア２６３上に設けることができる。キャパシタ２２０を電源又は混合物の上に設けることができ、粉末又は混合物に溶液を添加することができる。溶液は、粉末又は混合物を軟質の可撓性絶縁層２６０（例えば、軟質セラミック又はポリマー）に増粘させることができる。得られる軟質の可撓性層２６０を、キャパシタ２２０の上及び周囲に成形するか又は他の方法で形成して、絶縁層２６０内にキャパシタ２２０を埋め込むことができる。キャパシタ２２０の上に絶縁層２６０を成形又は形成した後、絶縁層２６０及びキャパシタ２６０を、層２６０を溶融、混合又はその他の方法でつなぎ合わせるのに十分な温度で共焼成して、統一型又は一体型のデバイス、例えば、図８Ｄに示された一体型受動部品３を形成することができる。キャリア２６３を、共焼成後に除去することができる。図８Ｃの実施形態は、図８Ａ～図８Ｂに示されたものなどの複数の堆積プロセスを利用することなく、受動部品の形成を有益に可能にすることができる。むしろ、基部絶縁層２６０をキャパシタ２２０の周りに形成し共焼成して、比較的少ないプロセス工程で受動部品３を形成することができる。
図８Ｄは、図８Ａ～図８Ｃに示された技術のいずれかを使用して形成された受動電子部品３の概略断面図である。受動電子部品３は、図７Ａ～図７Ｄに示されたものと同様又は同じ特徴を含んでもよく、図８Ｄの参照番号は、注記する場合を除いて、図７Ａ～図７Ｄの類似の参照番号と同様の構成要素を表す場合がある。図８Ａ～図８Ｃの構造物を共焼成した後、キャパシタ２２０を絶縁材料の層２５０内に埋め込むことができる。例示された実施形態では、例えば、絶縁材料の層２５０がキャパシタ２２０の側縁部２６１に沿って、並びにキャパシタ２２０の上面２６４ａ及び下面２６４ｂに沿って配設されるように、キャパシタ２２０を層２５０内に完全に埋め込むことができる。図８Ｄでは、絶縁材料の層２５０は、図８Ａ～図８Ｃに示された組立品を焼成又は共焼成することによって形成された第１の絶縁体２１０ａを備えることができる。したがって、第１の絶縁体２１０ａは、硬化したセラミック、ポリマー、ガラスなどを備えることができる。
図７Ａ～図７Ｄと同じように、図８Ｄに示されたキャパシタ２２０を、第１の電極２２１ａと、第２の電極２２１ｂと、第１の電極２２１ａと第２の電極２２１ｂとの間に介在する第２の絶縁体２１０ｂと、によって少なくとも部分的に画定することができる。第１の絶縁体２１０ａ及び第２の絶縁体２１０ｂを、同様の共焼成温度を有するように及び／又は受動電子部品３が接合される構成要素（例えば、シリコンを備えてもよい半導体要素２）と合致する比較的低いＣＴＥを有して、選択することができる。様々な実施形態において、絶縁体２１０ａ、２１０ｂは、同じ材料を備える。他の実施形態では、絶縁体２１０ａ、２１０ｂは、層２１０ａ、２１０ｂが両方とも互いに硬化及び融合又は溶融する焼成温度を各々が有する異なる材料を備える。したがって、図８Ａ～図８Ｃのいずれかに示された組立品を共焼成した後、第１の絶縁体２１０ａ及び第２の絶縁体２１０ｂは、互いに融合又は混合して、モノリシックに集積された一体型構造又は統一型構造を形成することができる。例えば、第１の絶縁体２１０ａ及び第２の絶縁体２１０ｂを共焼成することで、第１の絶縁体２１０ａの部分を、例えば、２つの絶縁体２１０ａ、２１０ｂ間の境界で、第２の絶縁体２１０ｂの部分と融合又は混合させることができる。したがって、図８Ｄの実施形態では、層２５０のモノリシックに集積された絶縁体２１０ａは、キャパシタ２２０の絶縁体２１０ｂとシームレスに集積化してもよい。上記で説明したように、様々な実施形態では、絶縁体２１０ａ、２１０ｂは、様々な実施形態の誘電体、例えば、セラミック誘電体を備えることができる。他の実施形態では、絶縁体２１０ａ及び／又は２１０ｂは、ポリマー、ガラスなどを備えてもよい。
様々な実施形態において、図７Ａ～図７Ｄの実施形態と同じように、キャパシタ２２０は、対応する第１の電極２２１ａに接続された第１の端子２３２ａを備えることができる。第２の端子２３２ｂを、キャパシタ２２０の対応する第２の電極２２１ｂに接続することができる。第１の端子２３２ａ及び第２の端子２３２ｂの各々を、電極２２１ａ、２２１ｂのそれぞれの最外層（例えば、キャパシタ２２０のそれぞれの上面２６４ａ及び下面２６４ｂに又は当該上面２６４ａ及び下面２６４ｂの近くに配設されたそれらの電極２２１ａ、２２１ｂ）によって、及びそれぞれの交流電極２２１ａ、２２１ｂを電気的に接続するエッジコネクタ２５１ａ、２５１ｂによって、少なくとも部分的に画定することができる。例えば、図８Ｄに示すように、第１のエッジコネクタ２５１ａを、縦方向に、例えば、電極２２１ａに対して非平行に、配設することができ、電極２２１ａのそれぞれの端部を電気的に接続することができる。同様に、第２のエッジコネクタ２５１ｂを、縦方向に、例えば、電極２２１ｂに対して非平行に、配設することができ、電極２２１ｂのそれぞれの端部を電気的に接続することができる。上記で説明したように、電極２２１ａ、２２１ｂは異なる種類であってもよく、例えば、一方の電極２２１ａはアノードを備えてもよく、他方の電極２２１ｂはカソードを備えてもよく、又はその逆であってもよい。
更に、図７Ａ～図７Ｂの実施形態と同じように、１つ以上の貫通信号コネクタ２３５（例えば、導電ビア）は、受動電子部品３の厚さを貫いて、絶縁層２５０の第１の表面２６５ａから絶縁層２５０の第２の表面２６５ｂまで延在することができる。いくつかの実施形態では、貫通信号コネクタ２３５を、共焼成と受動部品３の形成との後に形成することができる。例えば、いくつかの実施形態では、絶縁層２６０ａ、２６０ｂ及び／又は２６０ｃとキャパシタ２２０とを共焼成して受動部品を形成することができる。続いて、絶縁層２５０を貫いて孔を設ける（例えば、穿孔する、エッチングするなど）ことができ、及び貫通信号コネクタ２３５を当該孔内に設けるか又は堆積することができる。焼成後に信号コネクタ２３５が形成されるこのような構成では、コネクタ２３５用の導電材料は、焼成又は共焼成プロセス中に使用される高温に耐えることができない場合がある。しかしながら、他の実施形態では、コネクタ２３５は、構造物を焼成するために使用される高温に耐えるように構成された材料特性を有する導体を備えることができる。このような構成では、コネクタ２３５を、キャパシタ２２０及び絶縁層２６０ａ～２６０ｃと共に共焼成してもよい。
図８Ｅは、受動電子部品３に被着された１つ以上の再配線層（ＲＤＬ）２５２ａ、２５２ｂ（例えば、相互接続層）を有する、図８Ｄに示された受動電子部品３の概略側断面図である。ＲＤＬ２５２ａ、２５２ｂを、絶縁層２５０の第１の表面２６５ａ及び第２の表面２６５ｂのうちの少なくとも一方上に設けることができる。ＲＤＬ２５２ａ、２５２ｂを、部品３上に設ける前に、いくつかの実施形態では予め形成することができる。例えば、いくつかの実施形態では、ＲＤＬ２５２ａ、２５２ｂを、予め形成し、介在する接着材を使用せずに部品３に直接接合することができる。他の構成では、ＲＤＬ２５２ａ、２５２ｂを、絶縁層２５０の上の層にビルドアップすることができる。ＲＤＬ２５２ａ、２５２ｂを、キャパシタ２２０の選択された端子と受動電子部品３が接続される要素の対応する端子又は接触パッドとの間で電気信号を経路指定するように構成することができる。例えば、図８Ｅの実施形態では、絶縁層２５０の第１の表面２６５ａの上に第１のＲＤＬ２５２ａを設けることができる。絶縁層２５０の第２の表面２６５ｂの上に第２のＲＤＬ２５２ｂを設けることができる。ＲＤＬ２５２ａ、２５２ｂは、対応するＲＤＬ絶縁層２６６ａ、２６６ｂに少なくとも部分的に埋め込まれた複数の金属トレースを備えることができる。受動部品３の第１の表面１２をＲＤＬ２５２ａの上面において画定することができ、受動部品３の第２の表面１３をＲＤＬ２５２ｂの下面において画定することができる。
図８Ｅに示すように、それぞれのＲＤＬ２５２ａ、２５２ｂの第１の導電トレース２５３ａ又は導電ビアを、第１の端子２３２ａにおいて又は第１の端子２３２ａによって、キャパシタの第１の電極又は端子２２１ａに電気的に接続することができる。図示のように、トレース２５３ａ又はビア（相互接続部とも称する）は、絶縁材料の少なくとも一部分又はキャパシタのそれぞれの端子に接続する絶縁体２１０ｂを貫いて延在することができる。同様に、それぞれのＲＤＬ２５２ａ、２５２ｂの第２の導電トレース２５３ｂを、第２の端子２３２ｂにおいて又は第２の端子２３２ｂによって第２の電極２２１ｂに電気的に接続することができる。例示された実施形態では、端子２３２ａ、２３２ｂを、エッジコネクタ２５１ａ、２５２ｂのそれぞれの部分（交互配置電極２２１ａ、２２１ｂを接続する）によって及び最外電極２２１ａ、２２１ｂ（例えば、キャパシタ２２０のそれぞれの第１の表面２６５ａ又は第２の表面２６５ｂにおける又は当該第１の表面２６５ａ又は第２の表面２６５ｂの近くの電極２２１ａ、２２１ｂ）によって、少なくとも部分的に画定することができる。したがって、それぞれの電極２２１ａ、２２２ｂへの電気的接続を、表面２６５ａ、２６５ｂにおけるエッジコネクタ２５１ａ、２５１ｂ及び／又は最外電極２２１ａ、２２１ｂに対して形成することができる。
トレース２５３ａ、２５３ｂは、端子２３２ａ、２３２ｂを絶縁材料層２５０の第１の表面２６５ａ又は第２の表面２６５ｂのそれぞれの相互接続部２５４ａ、２５４ｂに電気的に接続することができる。図８Ｅに示すように、相互接続部２５４ａ、２５４ｂは、ＲＤＬ絶縁体２６６ａ、２６６ｂを貫いて延在することができ、第１の表面１２及び第２の表面１３において露出することができる。様々な実施形態において、以下に説明するように、絶縁層２６６ａ、２６６ｂは、相互接続部（又はその一部）がキャパシタに接続するように貫いて延在することができる、それぞれの層又は基板として作用することができる。相互接続部２５４ａ、２５４ｂの露出面を、要素２（例えば、集積されたデバイスダイなどの半導体要素）、パッケージ基板、インターポーザなどの他の要素に電気的に接続するように構成することができる。本明細書で説明するように、表面１２、１３におけるＲＤＬ絶縁層２６６ａ、２６６ｂと相互接続部２５４ａ、２５４ｂの露出表面とを、様々な実施形態において、直接接合のために研磨及び調製することができる。絶縁層２６６ａ、２６６ｂ及び露出した相互接続部２５４ａ、２５４ｂを、介在する接着材を使用せずに、他の要素の対応する絶縁性特徴部及び／又は導電性特徴部に直接接合することができる。いくつかの実施形態では、部品３の両方の表面１２、１３に要素を接合してもよい。他の実施形態では、受動部品３の一方の表面１２又は１３のみに要素を接合してもよい。更に他の実施形態では、絶縁層２６６ａ、２６６ｂ及び／又は相互接続部２５４ａ、２５４ｂを、様々な接着材で他の要素に接合することができる。
上述の実施形態と同じように、いくつかの構成では、受動部品３の各表面１２、１３は、キャパシタ２２０の各側の異なる種類の端子２３２ａ、２３２ｂに接続する、それぞれの第１の相互接続部２５４ａ及び第２の相互接続部２５４ｂを備えることができる。例えば、絶縁材料２５０の表面２６５ａ、２６５ｂの各々は、アノード端子及びカソード端子を備えることができる。しかしながら、他の実施形態では一方の表面２６５ａはアノード端子を備えることができ、他方の表面２６５ｂはカソード端子を備えることができる。端子の更に他の組み合わせを、例えば、ＲＤＬ２５２ａ、２５２ｂの構造及びＲＤＬ２５２ａ、２５２ｂが電気信号をどのように経路指定するかに基づいて、本明細書で提供することができる。例えば、本明細書に開示された実施形態では、いくつかの端子２３２ａは電源に接続してもよく、他の端子２３２ｂは電気グランドに接続してもよく、又はその逆であってもよい。
図９Ａ～図９Ｅは、様々な実施形態による、受動電子部品３を形成するプロセスを示す。特に断らない限り、図９Ａ～図９Ｅの構成要素は、図７Ａ～図８Ｅの類似の番号が付された構成要素と同様であるか又は同じであることが可能である。図９Ａは、絶縁層２５０の概略側断面図である。絶縁層２５０は、セラミック、ポリマー、ガラス、半導体（例えば、シリコン）などの任意の好適な種類の絶縁体を備えることができる。図９Ａを参照すると、例えば、エッチング、穿孔などによって、絶縁層２５０内に１つ以上の空洞２６７を形成することができる。また、貫通信号相互接続部２３５（又は導電ビア）を、絶縁層２５０の厚さの少なくとも一部分を貫いて設けることができる。例えば、いくつかの実施形態では、孔を形成する（例えば、穿孔する、エッチングするなど）ことができ、当該孔内に導電材料を設けてビア又は相互接続部２３５を形成することができる。図９Ｃでは、空洞２６７内に１つ以上のキャパシタ２２０を設けることができる。いくつかの実施形態において、キャパシタ２２０に対する応力を支持、安定化及び／又は低減するために、空洞２６７内のキャパシタ２２０の上及び／又は周囲に低ＣＴＥ絶縁充填材２６８を設けることができる。
図９Ｄに示すように、第１のＲＤＬ２５２ａを絶縁層２５０の第１の表面２６５ａの上に設けることができる。第１のＲＤＬ２５２ａ内の相互接続部２５４ａは、キャパシタ２２０の対応する端子２３２ａに接続することができ、第１のＲＤＬ２５２ａ内の他の相互接続部２５４ｂ（図示せず）は、キャパシタ２２０の対応する端子２３２ｂに接続することができる。例えば、相互接続部２５４ａ、２５４ｂの部分は、ＲＤＬ２５２ａ、２５２ｂの絶縁層２６６ａ、２６６ｂ（絶縁層又は基板として作用することができる）を貫いて延在してキャパシタに接続することができる。図９Ｅでは、絶縁材料２５０の裏側を部分的に除去して（例えば、研磨する、研削する、エッチングするなど）、キャパシタ２２０の表面２６４ｂ及びビア２３５の端部を露出させることができる。第２のＲＬＤ２５２ｂを、絶縁材料２５０の表面２６５ｂ及びキャパシタ２２０の表面２６４ｂの上に設けることができる。上記で説明したように、ＲＤＬ２５２ａ、２５２ｂを、絶縁層２５０及びキャパシタ２２０に接合する（例えば、いくつかの構成では直接接合する）ことができる。他の実施形態では、ＲＤＬ２５２ａ、２５２ｂを、他の方法で、例えば接着材を使用して、接合することができる。更に他の実施形態では、ＲＤＬ２５２ａ、２５２ｂを、層ごとにビルドアップすることができる。
図８Ｄ～図８Ｅの実施形態と同じように、図９Ｅでは、キャパシタ３を、絶縁層２６６ａ、２６６ｂ間の絶縁要素として作用することができる絶縁層２５０内に埋め込むことができる。例えば、図９Ｅに示すように、絶縁層２５０をキャパシタ２２０の側縁部２６１に沿って配置することができ、絶縁層２５０は側縁部２６１の大部分、例えば、側縁部２６１の全て又は実質的に全体を覆ってもよい。図９Ｅの実施形態では、ＲＤＬ２５２ａ、２５２ｂを、キャパシタ２２０の上面２６４ａ及び下面２６４ｂの上に設けることができる。しかしながら、図８Ｄ～図８Ｅとは異なり、図９Ｅでは、キャパシタ３は、絶縁材料２５０とモノリシックに集積されないが、代わりに空洞２６７に（充填剤２６８と共に）挿入される。本明細書に開示された他の実施形態と同じように、受動部品３の各表面１２、１３は、異なる種類の端子を備えることができ、例えば、各表面１２、１３は、アノード端子又は相互接続部とカソード端子又は相互接続部とを備えることができる。他の実施形態では、一方の表面１２はアノード端子又は相互接続部のみを備えてもよく、他方の表面１３は、カソード端子又は相互接続部のみを備えてもよく、又はその逆であってもよい。様々な実施形態において、部品の第１の表面１２上の相互接続部２５４ａ及び／又は２５４ｂのピッチは、第２の表面１３上の相互接続部２５４ａ、２５４ｂのピッチよりも小さいピッチを有してもよい。例えば、第１の表面１２上の相互接続部２５４ａ及び／又は２５４ｂは、離間し、別の要素に直接接合するように構成されてもよい。いくつかの実施形態では、第１の表面１２上の相互接続部２５４ａ及び／又は２５４ｂのピッチは、５０ミクロン以下、１０ミクロン以下又は１ミクロン以下であることが可能である。いくつかの実施形態では、キャパシタ２２０の端子を、第１の表面１２においてＲＤＬの対応する相互接続部２５４ａ及び／又は２５４ｂに接続することができ、第２の表面１３において任意の相互接続部に接続しなくてもよく、又はその逆であってもよい。
図１０Ａ～図１０Ｇは、受動部品が絶縁層２５０内に埋め込まれた受動電子部品３を形成する別の方法を例示している。図１０Ａは、第１の絶縁基板２７０ａの概略側断面図である。第１の絶縁基板２７０ａは、セラミック、ポリマー、ガラス、絶縁複合体などの任意の好適な種類の絶縁体を備えることができる。有益には、基板２７０ａ、２７０ｂは、６ｐｐｍ／℃以下又は５ｐｐｍ／℃以下の熱膨張係数（ＣＴＥ）を有する材料を備えることができる。様々な実施形態において、基板２７０ａ、２７０ｂのＣＴＥは、２ｐｐｍ／℃～６ｐｐｍ／℃の範囲、３ｐｐｍ／℃～６ｐｐｍ／℃の範囲又は３ｐｐｍ／℃～５ｐｐｍ／℃の範囲内にあることが可能である。様々な実施形態において、基板２７０ａ、２７０ｂは、同じ材料を備えることができる。他の実施形態では、基板２７０ａ、２７０ｂは異なる材料を備えてもよい。図１０Ｂを参照すると、第１の絶縁基板２７０ａ上に第１の接着材２５０ａを被着又は堆積することができる。第１の接着材２５０ａは、絶縁性接着材などの任意の好適な種類の接着材を備えることができる。様々な実施形態において、第１の接着材２５０ａは非導電性エポキシを備えることができる。
図１０Ｃでは、キャパシタ２２０を、第１の接着材層２５０ａ上に設ける（例えば、配置する、堆積するなど）ことができる。いくつかの実施形態では、キャパシタ２２０を、第１の接着材層２５０ａの少なくとも一部がキャパシタ２２０の側縁部２６１に沿って配設され、第１の接着材層２５０ａの少なくとも別の部分がキャパシタ２２０の第２の表面２６４ｂに沿って配設されるように、第１の接着材層２５０ａ内に部分的に埋め込むことができる。図１０Ｄでは、第２の接着材層２５０ｂを、キャパシタ２２０の上及び周囲に設ける又は被着することができる。図１０Ｄに示すように、第２の接着材層２５０ｂの少なくとも一部分をキャパシタ２２０の側縁部２６１に沿って配設することができ、第２の接着材層２５０ｂの少なくとも別の部分をキャパシタ２２０の第１の表面２６４ａに沿って配設することができる。第２の絶縁基板２７０ｂ（第１の基板２７０ａと同じ絶縁材料又は異なる絶縁材料を備えてもよい）。したがって、図１０Ｄでは、絶縁層２５０は、第１の接着材層２５０ａ及び第２の接着材層２５０ｂを備えることができ、キャパシタ２２０を絶縁層内に十分に埋め込むことができる。
図１０Ｅを参照すると、受動部品３内に導電相互接続部を形成することができる。例えば、貫通導電ビア２３５を、受動部品３の厚さを貫いて設けられた貫通孔内に設けて、部品３内の電気的導通を提供するようにすることができる。加えて、キャパシタ２２０の対応する端子２３２ａ、２３２ｂと電気的に接続するために、絶縁基板２７０ａ、２７０ｂの対応する孔内に相互接続部２５４ａ、２５４ｂを形成することができる。したがって、本明細書に開示された実施形態では、絶縁基板２７０ａ、２７０ｂは、相互接続層として作用して、他の要素又はデバイスとの電気的導通を提供することができる。本明細書に開示された他の実施形態と同じように、受動部品３の各表面１２、１３は異なる種類の端子を備えることができ、例えば、各表面１２、１３は、アノード端子又は相互接続部２５４ａとカソード端子又は相互接続部２５４ｂとを備えることができる。他の実施形態では、一方の表面１２はアノード端子又は相互接続部のみを備えてもよく、他方の表面１３はカソード端子又は相互接続部のみを備えてもよく、又はその逆であってもよい。
図１０Ｅに示すように、接着材２５０ａ、２５０ｂを、第１の基板と第２の基板との間に配設された絶縁要素として供することができる。相互接続部２５４ａ、２５４ｂは、絶縁要素の少なくとも一部分（例えば、第１及び第２の接着材２５０ａ、２５０ｂの部分）を貫いて延在する導電ビアとして作用することができる。更に、相互接続部２５４ａ、２５４ｂは、基板２７０ａ、２７０ｂを貫いて延在してキャパシタに接続することができる。接着材２５０ａ、２５０ｂを、キャパシタ２２０の側縁部に隣接して（及び／又は接触させて）配設することができる。図示のように、キャパシタ２２０を、第１の基板２７０ａと第２の基板２７０ｂとの間の第１の領域内に配設することができ、絶縁要素（例えば、絶縁材料２５０の接着材２５０ａ、２５０ｂ）の少なくとも一部を、第１の基板２７０ａと第２の基板２７０ｂとの間の異なる第２の領域内に配設することができる。有益にも、低ＣＴＥ基板２７０ａ、２７０ｂ及び介在する絶縁材料２５０を使用することで、受動部品３が実装される構成要素のＣＴＥ、例えば、半導体又はシリコン基板のＣＴＥに近い、低い全実効ＣＴＥを有する全受動部品３を提供することができる。このような構成では、有益には、受動部品３の全実効ＣＴＥ（例えば、図１０Ｅに示された絶縁材料及び導電材料を含む）は、８ｐｐｍ／℃以下、７ｐｐｍ／℃以下又は６ｐｐｍ／℃以下であることが可能である。様々な実施形態では、受動部品３（本明細書においてマイクロ電子デバイスとも称する）の全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲、４ｐｐｍ／℃～８ｐｐｍ／℃の範囲又は４ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。
図１０Ｆは、図１０Ｃに示された工程の後に受動部品を形成する代替的な方法を例示している。例えば、キャパシタ２２０を図１０Ｃの第１の接着材層２５０ａ上に設けることに続いて、図１０Ｄに示すように第２の接着材２５０ｂをキャパシタ２２０及び第１の接着材層２５０ａ上に設ける代わりに、成形コンパウンド２６９を、キャパシタ２２０の側縁部２６１の少なくとも周囲に設けることができる。成形コンパウンド２６９は、絶縁層２５０の絶縁サブ層を備えることができ、例えば、成形コンパウンド２６９は、非導電性エポキシ、封止材などを備えることができる。いくつかの実施形態では、成形コンパウンド２６９を、側縁部２６１のみの周りに被着してもよい。他の実施形態では、成形コンパウンド２６９を、キャパシタの側縁部２６１及び表面２６４ａの周囲に被着することができる。表面２６４ａの上の成形コンパウンド２６９の部分を、任意の好適な方法で除去してもよい。
更に、図１０Ｆに示すように、第２の接着材層２５０ｂ（非導電性又は絶縁性接着材を備えることができる）を、第１の表面２６４ａ及び成形コンパウンド２６９の上面上に被着することができる。第２の絶縁基材２７０ｂを、第２の接着材層２５０ｂの上に設けてもよい。したがって、図１０Ｆの実施形態では、絶縁層２５０は、第１の接着材層２５０ａ及び第２の接着材層２５０ｂと成形コンパウンド２６９とを備えることができる。キャパシタ２２０を、絶縁層２５０に埋め込む（例えば、完全に埋め込む）ことができる。図１０Ｇを参照すると、図１０Ｅと同じように、貫通ビア２３５及び相互接続部２５４ａ、２５４ｂを設けて、それぞれ部品３を通したキャパシタ２２０への電気的導通を提供することができる。
接着材２５０ａ、２５０ｂ及び成形コンパウンド２６９は、第１の基板２７０ａと第２の基板２７０ｂとの間に配設された絶縁要素として作用することができる。相互接続部２５４ａ、２５４ｂは、絶縁要素の少なくとも一部分（例えば、第１の接着材２５０ａ及び第２の接着材２５０ｂの部分）を通って延在する導電ビアとして作用することができる。更に、相互接続部２５４ａ、２５４ｂは、基板２７０ａ、２７０ｂを通って延在してキャパシタに接続することができる。図１０Ｇでは、接着材２５０ａ、２５０ｂを、キャパシタ２２０の上面に隣接して（及び／又は接触させて）配設することができる。成形コンパウンド２６９を、キャパシタ２２０の側縁部に隣接して（及び又は接触させて）配設することができる。したがって、キャパシタ２２０を、絶縁要素内に埋め込む（例えば、接着材２５０ａ、２５０ｂ及び成形コンパウンド２６９内に埋め込む）ことができる。図示のように、キャパシタ２２０を、第１の基板２７０ａと第２の基板２７０ｂとの間の第１の領域内に配設することができ、絶縁要素の少なくとも一部（例えば、絶縁材料２５０の接着材２５０ａ、２５０ｂ）を、第１の基板２７０ａと第２の基板２７０ｂとの間の異なる第２の領域内に配設することができる。有益には、低ＣＴＥ基板２７０ａ、２７０ｂ及び介在する絶縁材料２５０を使用することで、受動部品３が実装される構成要素のＣＴＥ、例えば、半導体又はシリコン基板のＣＴＥに近い、低い全実効ＣＴＥを有する全受動部品３を提供することができる。このような構成では、有益には、受動部品３の全実効ＣＴＥ（例えば、図１０Ｇに示す絶縁材料及び導電材料を含む）は、８ｐｐｍ／℃以下、７ｐｐｍ／℃以下又は６ｐｐｍ／℃以下であることが可能である。様々な実施形態では、受動部品３（本明細書においてマイクロ電子デバイスとも称する）の全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲、４ｐｐｍ／℃～８ｐｐｍ／℃の範囲又は４ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。図１０Ａ～図１０Ｇの部品３は、複数の基板（基板２７０ａ、２７０ｂなど）を、例えば、１つ以上の接着材によって及び／又は成形コンパウンドによって、１つ以上のキャパシタに結合することができる積層構造物を備えることができる。例示された実施形態では、基板２７０ａ、２７０ｂは、堆積プロセスを使用して堆積されることなく、キャパシタ２２０に積層又は被着される材料又は層を備えてもよい。
図１１Ａ～図１１Ｇは、受動部品が絶縁層２５０内に埋め込まれる、受動電子部品３を形成する別の方法を例示している。図１１Ａ～図１１Ｂは、それぞれ図１０Ａ～図１０Ｂと概して同じである。しかしながら、図１１Ｃでは、第３の絶縁基板２７０ｃを、第１の接着材層２５０ａの上及びキャパシタ２２０の周囲に設けることができる。第３の絶縁基板２７０ｃは、基板２７０ａ、２７０ｂと同じ材料であってもよい。他の実施形態では、第３の基板２７０ｃの材料は、基板２７０ａ、２７０ｂの材料とは異なってもよい。第１の接着材層２５０ａを、第２の表面２６４ｂの上及び側縁部２６１の部分の上に設けることができる。図１１Ｃに示すように、有益には、第１のビア部分２３５ａを、第３の絶縁基板２７０を貫いて設けることができる。第１のビア部分２３５ａは、貫通信号ビア又は相互接続部２３５の一部を画定することができる。
図１０Ｄと同じように、図１１Ｄでは、第２の接着材２５０ｂをキャパシタ２２０の上及び周囲に設けることができる。例えば、第２の接着材層２５０ｂを、キャパシタ２２０の側縁部２６１の部分の周囲及びキャパシタ２２０の第１の表面２６４ａの上に設けることができる。第２の絶縁基板２７０ｂを、第２の接着材層２５０ｂ上に設ける又は堆積することができる。したがって、図１１Ｄでは、キャパシタ２２０を、第１の接着材層２５０ａ及び第２の接着材層２５０ｂを備えることができる絶縁層２５０内に埋め込むことができる。例示された実施形態では、例えば、キャパシタ２２０を、絶縁層の部分がキャパシタ２２０の表面のほとんど又は全てを覆うように、絶縁層２５０内に完全に又は十分に埋め込むことができる。
図１１Ｅを参照すると、相互接続部２５４ａ、２５４ｂを設けてキャパシタ２２０の端子２３２ａ、２３２ｂに接続することができる。第１の絶縁基板２７０ａ及び第２の絶縁基板２７０ｂの各々に第２のビア部分２３５ｂを設けることができる。第２のビア部分２３５ｂを、第３の絶縁基板２７０ｃを貫いて形成された第１のビア部分２３５ａに電気的に接続することができる。例えば、いくつかの実施形態では、第１のビア部分２３５ａを、介在する接着材を使用せずに、対応する第２のビア部分２３５ｂに直接接合することができる。他の実施形態では、第１のビア部分２３５ａを、導電性接着材を使用して第２のビア部分２３５ｂに接合することができる。有利にも、第３の絶縁基板２７０ｃ内の第１のビア部分２３５ａを使用することで、絶縁層２５０を貫く貫通孔を設けることなく、得られる貫通ビア又は相互接続部２３５の層ごとの構成体を可能にすることができる。代わりに、第３の絶縁基板２７０ｃは、絶縁層２５０を貫いて別個のビアを形成する必要がないように、キャパシタ２２０の厚さとほぼ同じ厚さを有することができる。
上記のように、接着材２５０ａ、２５０ｂ及び第３の基板２７０ｃを、第１の基板２７０ａと第２の基板２７０ｂとの間に配設された絶縁要素として供することができる。相互接続部２５４ａ、２５４ｂは、絶縁要素の少なくとも一部分（例えば、第１の接着材２５０ａ及び第２の接着材２５０ｂの部分）を貫いて延在する導電ビアとして作用することができる。更に、相互接続部２５４ａ、２５４ｂは、基板２７０ａ、２７０ｂを貫いて延在してキャパシタに接続することができる。図１１Ｅでは、絶縁材料２５０を、キャパシタ２２０の上面及びキャパシタ２２０の側縁部に隣接して（及び／又は接触させて）配設することができる。したがって、キャパシタ２２０を、絶縁要素内に埋め込むことができる。図示のように、キャパシタ２２０を、第１の基板２７０ａと第２の基板２７０ｂとの間の第１の領域内に配設することができ、絶縁要素の少なくとも一部（例えば、接着材２５０ａ、２５０ｂの部分及び第３の基板２７０ｃ）を、第１の基板２７０ａと第２の基板２７０ｂとの間の異なる第２の領域内に配設することができる。有益にも、低ＣＴＥ基板２７０ａ、２７０ｂ、介在する第３の基板２７０ｃ及び介在する絶縁材料２５０を使用することで、受動部品３が実装される構成要素のＣＴＥ、例えば、半導体又はシリコン基板のＣＴＥに近い、低い全実効ＣＴＥを有する全受動部品３を提供することができる。このような構成では、有益には、受動部品３の全実効ＣＴＥ（例えば、図１１Ｅに示された絶縁材料及び導電材料を含む）は、８ｐｐｍ／℃以下、７ｐｐｍ／℃以下又は６ｐｐｍ／℃以下であることが可能である。様々な実施形態では、受動部品３（本明細書においてマイクロ電子デバイスとも称する）の全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲、４ｐｐｍ／℃～８ｐｐｍ／℃の範囲又は４ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。
図１１Ｆは、図１１Ｃに示された工程の後に受動部品を形成する代替的な方法を例示している。例えば、図１１Ｃの第１の接着材層２５０ａ上にキャパシタ２２０を設けることに続いて、図１１Ｄに示すように第２の接着材２５０ｂをキャパシタ２２０、第３の基板２７０ｃ及び第１の接着材層２５０ａの上に設ける代わりに、成形コンパウンド２６９を、キャパシタ２２０の側縁部２６１の少なくとも周囲に設けることができる。成形コンパウンド２６９は、絶縁層２５０の絶縁サブ層を備えることができ、例えば、成形コンパウンド２６９は、非導電性エポキシ、封止材などを備えることができる。いくつかの実施形態では、成形コンパウンド２６９を側縁部２６１のみの周囲に被着してもよい。他の実施形態では、成形コンパウンド２６９を、キャパシタの側縁部２６１及び表面２６４ａの周囲に被着することができる。表面２６４ａの上の成形コンパウンド２６９の部分を、任意の好適な方法で除去してもよい。
更に、図１１Ｆに示すように、第２の接着材層２５０ｂ（非導電性又は絶縁性接着材を備えることができる）を、第１の表面２６４ａ及び成形コンパウンド２６９の上面上に被着することができる。第２の絶縁基材２７０ｂを第２の接着材層２５０ｂの上に設けることができる。したがって、図１１Ｆの実施形態では、絶縁層２５０は、第１の接着材層２５０ａ及び第２の接着材層２５０ｂと成形コンパウンド２６９とを備えることができる。キャパシタ２２０を、絶縁層２５０内に埋め込む（例えば、完全に埋め込む）ことができる。図１１Ｇを参照すると、図１１Ｅと同じように、貫通ビア２３５及び相互接続部２５４ａ、２５４ｂを設けて、それぞれ部品３を通したキャパシタ２２０への電気的導通を提供することができる。
接着材２５０ａ、２５０ｂ及び成形コンパウンド２６９（例えば、絶縁材料２５０）を、第１の基板２７０ａと第２の基板２７０ｂとの間に配設される絶縁要素として供することができる。相互接続部２５４ａ、２５４ｂは、絶縁要素の少なくとも一部分（例えば、第１の接着材２５０ａ及び第２の接着材２５０ｂ部分）を貫いて延在する導電ビアとして作用することができる。更に、相互接続部２５４ａ、２５４ｂは、基板２７０ａ、２７０ｂを貫いて延在してキャパシタに接続することができる。図１１Ｇでは、接着材２５０ａ、２５０ｂを、キャパシタ２２０の上面に隣接して（及び／又は接触させて）配設することができる。成形コンパウンド２６９を、キャパシタ２２０の側縁部に隣接して（及び又は接触させて）配設することができる。したがって、キャパシタ２２０を、絶縁要素内に埋め込む（例えば、接着材２５０ａ、２５０ｂ及び成形コンパウンド２６９内に埋め込む）ことができる。図示のように、キャパシタ２２０を、第１の基板２７０ａと第２の基板２７０ｂとの間の第１の領域内に配設することができ、絶縁要素（例えば、絶縁材料２５０及び成形コンパウンド２６９の接着材２５０ａ、２５０ｂ）を、第１の基板２７０ａと第２の基板２７０ｂとの間の異なる第２の領域内に配置することができる。有益にも、低ＣＴＥ基板２７０ａ、２７０ｂ及び介在する絶縁要素を使用することで、受動部品３が実装される構成要素のＣＴＥ、例えば、半導体又はシリコン基板のＣＴＥに近い、低い全実効ＣＴＥを有する全受動部品３を提供することができる。このような構成では、有益には、受動部品３の全実効ＣＴＥ（例えば、図１１Ｇに示された絶縁材料及び導電材料を含む）は、８ｐｐｍ／℃以下、７ｐｐｍ／℃以下又は６ｐｐｍ／℃以下であることが可能である。様々な実施形態では、受動部品３（本明細書においてマイクロ電子デバイスとも称する）の全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲、４ｐｐｍ／℃～８ｐｐｍ／℃の範囲又は４ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。
図１１Ｈ及び図１１Ｉは、それぞれ、図１１Ｅ及び１１Ｇの代替的な構成を例示している。図１１Ｈでは、例えば、キャパシタ２２０の周囲に更なる絶縁基板２７０ｄを設けることができる。基板２７０ｄは、基板２７０ａ～２７０ｃと同じであるか又は異なる材料を備えてもよい。図１１Ｉにおいて、成形コンパウンド２６９を、絶縁層２５０の一部として設けることができる。図１１Ｈ及び図１１Ｉの特徴は、それ以外では、図１１Ａ～図１１Ｇにおいて上記で説明された特徴と概して同様であってもよい。図１１Ａ～図１１Ｉの部品３は、複数の基板（基板２７０ａ、２７０ｂなど）を、例えば、１つ以上の接着材によって、介在する第３の基板２７０ｃによって及び／又は成形コンパウンドによって、１つ以上のキャパシタに結合することができる積層構造物を備えることができる。例示された実施形態では、基板２７０ａ、２７０ｂは、堆積プロセスを使用して堆積されることなく、キャパシタ２２０に積層又は被着される材料又は層を備えてもよい。
図１２Ａ～図１２Ｅは、受動電子部品３を形成する別の方法を例示している。図１２Ａでは、第１の絶縁基板２７０ａは、第１の絶縁基板２７０ａの外面上に複数の導電接触パッド２７５を有することができる。図１２Ｂでは、キャパシタ２２０を、第１の接着材によって、例えば、例示された実施形態におけるはんだを備える導電性接着材２７６によって、基板２７０ａの接触パッド２７５に接続することができる。他の実施形態では、キャパシタ２２０を、介在する接着材を使用せずに直接接合することによって、接触パッド２７５に接続することができる。図１２Ｃを参照すると、キャパシタ２２０の周囲及び／又はキャパシタ２２０の上と基板層２７０ａの表面の上とに、成形コンパウンド２６９を設けることができる。
図１２Ｄでは、接着材層２５０ｂを、成形コンパウンド２６９の上面の上及びキャパシタ２２０の第１の表面２６４ａの上に被着することができる。第２の絶縁基材２７０ｂを、接着材層２５０ｂの上に設けることができる。したがって、図１２Ｄの実施形態では、キャパシタ２２０を、成形コンパウンド２６９（キャパシタ２２０の第２の表面２６４ｂと側縁部２６１との上に被着される）及び接着材層２５０ｂ（キャパシタ２２０の第１の表面２６４ａの上に被着される）によって画定されることが可能である絶縁層２５０内に埋め込むことができる。例示された実施形態では、キャパシタ２２０を、絶縁層２５０内に完全に又は十分に埋め込むことができる。図１２Ｅでは、上記で説明したように、様々なトレース及び相互接続部２５４ａ、２５４ｂは、絶縁層２５０の一部を貫通してキャパシタ２２０の端子に接続することができる。
絶縁材料２５０（例えば、接着材２５０ｂ及び成形コンパウンド２６９）を、第１の基板２７０ａと第２の基板２７０ｂとの間に配設された絶縁要素として供することができる。相互接続部２５４ａ、２５４ｂは、絶縁要素の少なくとも一部分（例えば、接着材２５０ｂの部分）を貫いて延在する導電ビアとして作用することができる。更に、相互接続部２５４ａ、２５４ｂは、基板２７０ａ、２７０ｂを貫いて延在してキャパシタに接続することができる。図１２Ｅでは、成形コンパウンド２６９を、キャパシタ２２０の側縁部に隣接して配設することができる。したがって、キャパシタ２２０を、絶縁要素内に埋め込む（例えば、接着材２５０ｂ及び成形コンパウンド２６９内に埋め込む）ことができる。図示のように、キャパシタ２２０を、第１の基板２７０ａと第２の基板２７０ｂとの間の第１の領域内に配設することができ、絶縁要素の少なくとも一部分を、第１の基板２７０ａと第２の基板２７０ｂとの間の異なる第２の領域内に配設することができる。有益にも、低ＣＴＥ基板２７０ａ、２７０ｂ及び介在する絶縁要素を使用することで、受動部品３が実装される構成要素のＣＴＥ、例えば、半導体又はシリコン基板のＣＴＥに近い、低い全実効ＣＴＥを有する全受動部品３を提供することができる。このような構成では、有益には、受動部品３の全実効ＣＴＥ（例えば、図１２Ｅに示された絶縁材料及び導電材料を含む）は、８ｐｐｍ／℃以下、７ｐｐｍ／℃以下又は６ｐｐｍ／℃以下であることが可能である。様々な実施形態では、受動部品３（本明細書においてマイクロ電子デバイスとも称する）の全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲、４ｐｐｍ／℃～８ｐｐｍ／℃の範囲又は４ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。図１２Ａ～図１２Ｅの部品３は、複数の基板（基材２７０ａ、２７０ｂなど）を、例えば、１つ以上の接着材によって及び／又は成形コンパウンドによって、１つ以上のキャパシタに結合することができる。例示された実施形態では、基板２７０ａ、２７０ｂは、堆積プロセスを使用して堆積されることなく、キャパシタ２２０に積層又は被着される材料又は層を備えてもよい。
図１３Ａ～図１３Ｅは、受動電子部品３を形成する別の方法を例示している。図１３Ａでは、第１の絶縁基板２７０ａは、第１の絶縁基板２７０ａの外面上に複数の導電接触パッド２７５を有することができる。図１３Ｂでは、キャパシタ２２０を、第１の接着材によって、例えば、例示された実施形態におけるはんだを備える導電性接着材２７６によって、基板２７０ａの接触パッド２７５に接続することができる。他の実施形態では、キャパシタ２２０を、介在する接着材を使用せずに直接接合することによって、接触パッド２７５に接続することができる。図１３Ｃを参照すると、第１のビア部分２３５ａを有する第３の絶縁基板２７０ｃを、非導電性接着材を備えることができる第１の接着材層２５０ａに接着することができる。図１３Ｄでは、成形コンパウンド２６９を、表面２６４ｂの下及びキャパシタ２２０の側縁部２６１の周囲に設けることができる。図１３Ｅでは、第２の接着材層２５０ｂを、キャパシタの第１の表面２６４ａの上と、成形コンパウンド２６９及び第３の基板層２７０ｃの上面の上と、に被着することができる。第２の基板層２７０ｂを、第２の接着材層２５０ｂの上に設けることができる。図１３Ｆでは、上記で説明したように、様々な相互接続部２５４及び貫通ビア２３５を設けることができる。
接着材２５０ａ、２５０ｂ、成形コンパウンド２６９及び基板２７０ｃを、第１の基板２７０ａと第２の基板２７０ｂとの間に配設された絶縁要素として供することができる。相互接続部２５４ａ、２５４ｂは、絶縁要素の少なくとも一部分を貫いて延在する導電ビアとして作用することができる。更に、相互接続部２５４ａ、２５４ｂは、基板２７０ａ、２７０ｂを貫いて延在してキャパシタに接続することができる。図１１Ｇでは、成形コンパウンド２６９を、キャパシタ２２０の側縁部に隣接して（及び又は接触させて）配設することができる。したがって、キャパシタ２２０を、絶縁要素内に埋め込むことができる。図示のように、キャパシタ２２０を、第１の基板２７０ａと第２の基板２７０ｂとの間の第１の領域内に配設することができ、絶縁要素の少なくとも一部分を、第１の基板２７０ａと第２の基板２７０ｂとの間の異なる第２の領域内に配設することができる。有益にも、低ＣＴＥ基板２７０ａ、２７０ｂ及び介在する絶縁要素を使用することで、受動部品３が実装される構成要素のＣＴＥ、例えば、半導体又はシリコン基板のＣＴＥに近い、低い全実効ＣＴＥを有する全受動部品３を提供することができる。このような構成では、有益には、受動部品３の全実効ＣＴＥ（例えば、図１３Ｆに示された絶縁材料及び導電材料を含む）は、８ｐｐｍ／℃以下、７ｐｐｍ／℃以下又は６ｐｐｍ／℃以下であることが可能である。様々な実施形態では、受動部品３（本明細書においてマイクロ電子デバイスとも称する）の全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲、４ｐｐｍ／℃～８ｐｐｍ／℃の範囲又は４ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。図１３Ａ～図１３Ｆの部品３は、複数の基板（基板２７０ａ、２７０ｂなど）を、例えば、１つ以上の接着材、介在する基板２７０ｃによって及び／又は成形コンパウンドによって、１つ以上のキャパシタに結合することができる積層構造物を備えることができる。例示された実施形態では、基板２７０ａ、２７０ｂは、堆積プロセスを使用して堆積されることなく、キャパシタ２２０に積層又は被着される材料又は層を備えてもよい。
図１４Ａ及び図１４Ｂは、受動電子部品３を形成する技術の別の実施形態を例示している。図１４Ａでは、キャリア２７７を設けることができる。接着材層２５０ａを、キャリア２７７の上に被着することができる。基板層２７０を、接着材層２５０ａを用いてキャリア２７７に接着することができ、キャパシタ２２０を、基板層２７０ａの空洞内に被着することができる（又は基板層２７０を、予め堆積されたキャパシタ２２０の周りに被着することができる）。成形コンパウンド２６９（上記で説明したように低ＣＴＥを有することができる）を、キャパシタ２２０の周り、例えば、キャパシタ２２０の側面２６１の周りに被着することができる。絶縁層２５０を、キャパシタ２２０が絶縁層２５０内に埋め込まれる、例えば、絶縁層２５０内に部分的に埋め込まれるように、成形コンパウンド２６９及び接着材層２５０ａによって少なくとも部分的に画定することができる。キャリア２７７を様々な実施形態で除去することができ、ＲＤＬ２５２ａ、２５２ｂを、キャパシタ２２０の、成形コンパウンド２６９及び絶縁基板２７０の対向する両側に設けることができる。図１４Ａ～図１４Ｂでは、相互接続部２５４ａ、２５４ｂは、ＲＤＬ２５２ａ、２５２ｂの絶縁部分（上記の層２６６ａ、２６６ｂを参照）を通って延在して、キャパシタ２２０の端子に接続することができる。受動部品３の全実効ＣＴＥ（例えば、図１４Ｂに示された絶縁材料及び導電材料を含む）は、８ｐｐｍ／℃以下、７ｐｐｍ／℃以下又は６ｐｐｍ／℃以下であることが可能である。様々な実施形態では、受動部品３（本明細書においてマイクロ電子デバイスとも称する）の全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲、４ｐｐｍ／℃～８ｐｐｍ／℃の範囲又は４ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。上記のように、部品３は、積層構造を備えることができる。
本明細書で説明するように、図８Ａ～図１４Ｂの受動部品３（例えば、マイクロ電子部品）の実施形態を、１つ以上の他の要素（１つ以上の半導体要素などに接合する（例えば、介在する接着材を使用せずに直接接合する）ことができる。いくつかの実施形態では、図８Ａ～図１４Ｂの受動部品３を、部品３の一方の面上の要素に直接接合することができる。他の実施形態では、受動部品３を、受動部品３が要素間にあるように、受動部品３の対向する両側の要素に直接接合することができる。実際に、このような接合構造物を、本明細書に開示された実施形態のいずれか及び／又は全てに対して実現することができる。
図１５は、様々な実施形態による、接合構造物を形成する方法７０を例示するフローチャートである。方法７０は、ブロック７２において開始して、１つ以上の能動デバイスを有する要素を設けることができる。要素は、様々な実施形態において、半導体要素を備えることができる。他の実施形態では、要素は、半導体材料を備えても備えなくてもよい材料を備えることができる。プロセッサダイなどの半導体要素を利用する実施形態では、要素を半導体加工設備で製造して、半導体加工技術（相補型金属酸化物半導体、又はＣＭＯＳ（complementary metal oxide semiconductor）処理など）を使用してウエハ上に能動デバイスを画定することができる。半導体加工技術を用いて、半導体加工設備で要素上に直接接合用の接合層を形成することができる。例えば、上記で説明したように、要素の外面又は外面の近くに導電性特徴部及び非導電性フィールド領域を画定することができる。有益にも、接合層は低温アニールの使用を可能にして、接合を改善し熱不整合を低減することができる。
ブロック７４において、受動電子部品を、介在する接着材を使用せずに、要素に直接接合することができる。様々な実施形態では、受動電子部品のアノード端子及びカソード端子を、受動部品の同じ側に沿って設けてもよい。受動部品は、キャパシタを含む、本明細書に記載された任意の好適な受動部品であることが可能である。キャパシタは、いくつかの実施形態では、高Ｋ誘電体によって画定される大容量を有することが可能である。他の実施形態では、キャパシタは、酸化ケイ素又は窒化ケイ素などのより低い誘電率を有する誘電体を備えることができる。いくつかの実施形態では、受動電子部品を、要素を製造するために使用される半導体加工設備とは異なる設備で製造することができる。受動部品を異なる設備で製造することで、いくつかの実施形態では、高温処理を使用して高Ｋ誘電体層を形成することを可能にすることができる。要素と同じように、受動電子部品上に接合層を形成することもできる。
要素を備えるウエハと受動電子部品を備えるウエハとを、上記で説明したように直接接合するために調製することができる。例えば、接合層を、非常に高い表面平滑度に研磨することができ、所望の種で能動化及び終端することができる。非導電性フィールド領域を室温で互いに接触させて直接接合を形成することができる。要素及び受動部品を加熱して、接合を強化する及び／又は導電性特徴部間の電気的接触を生じさせることができる。
いくつかの実施形態では、直接接合後、接合構造物上に更なる相互接続部を設けて、パッケージ基板との次のレベルの導通を提供することができる。例えば、基部１２２などの任意の一時的なキャリアを除去することができる。導電経路指定材料の１つ以上の層（配線の後端、又はＢＥＯＬ（back end of the line）層）を設けて、他の構成要素（パッケージ基板、インターポーザ又は他のダイなど）との電気的接続の信頼性を改善することができる。接合ウエハを、例えば、ソーイングによって個片化することができる。個片化された接合構造物をパッケージに組み立てることができ、例えば、構造物をパッケージ基板に取り付けることができる。
図７Ａ～図７Ｂに示された実施形態などのいくつかの実施形態では、受動電子部品は、電極表面の大部分が縦方向に配設された１つ又は複数の長尺のキャパシタを備えることができる。要素は、主横方向表面を画定することができる。キャパシタは、部品の主横方向表面に対して非平行な方向に沿って延在する第１の電極及び第２の電極の主表面を備えることができ、第１の電極と第２の電極とが誘電体によって離間している。いくつかの実施形態では、キャパシタを、複数のキャパシタを画定するように非平行方向に沿って延在する複数の繊維を設けることによって画定することができる。複数の繊維を、第１の電極として供し、誘電体を画定する非導電材料でコーティングし、続いて導電材料でコーティングして第２の電極を画定することができる。キャパシタを形成する更に他の方法が好適であり得る。
図８Ａ～図１４Ｂに示されたものなどのいくつかの実施形態では、受動電子部品は、絶縁層内に埋め込まれたキャパシタを備えることができる。いくつかの実施形態では、上記で説明したように、キャパシタを１つ以上のグリーンシート間に設けることができ、キャパシタ及びグリーンシートを共焼成して、硬化された受動電子部品を形成することができる。他の実施形態では、キャパシタを絶縁層の空洞内に設けることができる。更に他の実施形態では、キャパシタを第１の接着材層上に設けることができ、キャパシタの上に第２の接着材層を設けることができる。第１の接着材層及び第２の接着材層にそれぞれ第１の絶縁キャリア層及び第２の絶縁キャリア層を結合することができる。いくつかの実施形態では、第１の接着材層と第２の接着材層との間の受動部品の周りに成形コンパウンドを設けることができる。
図１６は、様々な実施形態による、１つ以上の接合構造物１を組み込んだ電子システム８０の概略システム図である。システム８０は、モバイル電子デバイス（例えば、スマートフォン、タブレットコンピューティングデバイス、ラップトップコンピュータなど）、デスクトップコンピュータ、自動車又は自動車の構成要素、ステレオシステム、医療デバイス、カメラ又は任意の他の好適な種類のシステムなどの、任意の好適な種類の電子デバイスを備えることができる。いくつかの実施形態では、電子システム８０は、マイクロプロセッサ、グラフィックプロセッサ、電子記録デバイス又はデジタルメモリを備えることができる。システム８０は、例えば、１つ以上のマザーボードによって、システム８０に機械的及び電気的に接続された１つ以上のデバイスパッケージ８２を含むことができる。各パッケージ８２は、１つ以上の接合構造物１を備えることができる。図１６に示されたシステム８０は、本明細書に示され記載された構造物１及び受動部品３のいずれかを備えることができる。
一実施形態では、接合構造物が開示される。接合構造物は、要素と、介在する接着材を使用せずに要素に直接接合された受動電子部品。いくつかの実施形態では、受動電子部品はキャパシタを備える。
別の実施形態では、接合構造物が開示される。接合構造物は、要素の能動表面又は能動表面の近くに１つ以上の能動デバイスを有する要素を含むことができる。接合構造物は、要素に接合された受動電子部品を備えることができる。受動電子部品は、受動電子部品の厚さの少なくとも３倍の横方向の幅を有するシートを備えることができ、シートは要素の能動表面の大部分を覆う。いくつかの実施形態では、受動電子部品はキャパシタを備えることができる。
別の実施形態では、接合構造物を形成する方法が開示される。当該方法は、１つ以上の能動デバイスを有する要素を設けることを含むことができる。当該方法は、介在する接着材を使用せずに、要素に受動電子部品を直接接合することを含むことができる。いくつかの実施形態では、受動電子部品はキャパシタを備えることができる。
一実施形態では、マイクロ電子デバイスが開示される。マイクロ電子部品は、第１の表面及び第２の表面を有する絶縁材料の層を備えることができる。第１の表面と第２の表面との間において、絶縁材料の層内に多層キャパシタを埋め込むことができる。絶縁材料の層を貫いて、第１の表面から第２の表面へと、１つ以上の導電ビアを形成することができる。第１の表面及び第２の表面のうちの少なくとも一方上に再配線層を配設し、キャパシタの１つ以上の端子を第１の表面及び第２の表面のうちの少なくとも一方における１つ以上の相互接続部に電気的に結合するように、再配線層を配設することができる。
いくつかの実施形態では、多層キャパシタの２つの端子を第１の表面における少なくとも２つの相互接続部に電気的に結合し、第２の表面における相互接続部には電気的に結合しないように、再配線層を構成することができる。再配線層は、実質的に平坦な表面を有することができ、１つ以上の相互接続部は、１ミクロン以下のピッチを有する。絶縁材料は、セラミック、ガラス又は液晶ポリマーを備えることができる。
別の実施形態では、マイクロ電子デバイスを形成する方法が開示される。当該方法は、絶縁材料の第１の層上に多層キャパシタを堆積することを含むことができる。当該方法は、多層キャパシタ及び絶縁材料の第１の層の上に絶縁材料の第２の層を堆積することを含むことができる。当該方法は、絶縁材料の第２の層を、多層キャパシタ及び絶縁材料の第１の層の上に押圧することを含むことができる。当該方法は、絶縁材料の第２の層と、多層キャパシタと、絶縁材料の第１の層と、を共焼成して一体型デバイスを形成することを含むことができる。
いくつかの実施形態では、当該方法は、第１の層と第２の層との間と、押圧及び共焼成の前のキャパシタの周囲と、に絶縁材料の中間層を堆積することを含むことができる。当該方法は、共焼成後に、絶縁材料の第１の層及び第２の層を貫く１つ以上のビアを形成することを含むことができる。当該方法は、共焼成前に、絶縁材料の第１の層及び第２の層を貫く１つ以上のビアを形成することを含むことができる。当該方法は、絶縁材料の第１の層又は第２の層の外面上に再配線層を形成することを含むことができ、再配線層は、キャパシタの１つ以上の端子に結合された１つ以上の電気相互接続部を含む。再配線層は、キャパシタの端子の各々に結合された少なくとも１つの相互接続部を含むことができる。当該方法は、再配線層を、接着材を使用せずに直接接合技術によって、調製された接合表面に接合することを含むことができる。
別の実施形態では、マイクロ電子デバイスを形成する方法が開示される。当該方法は、絶縁層の表面に空洞を形成することを含むことができる。当該方法は、絶縁層の厚さの少なくとも一部分を貫く１つ以上のビアを形成することを含むことができる。当該方法は、多層キャパシタを空洞内に堆積することを含むことができる。当該方法は、キャパシタ及び絶縁層の上に再配線層を形成することを含むことができ、再配線層は、キャパシタの１つ以上の端子に結合された１つ以上の電気相互接続部を含む。
いくつかの実施形態では、当該方法は、再配線層と反対側の絶縁層の表面を平坦化することと、平坦化表面上に別の再配線層を形成することと、を含むことができる。他の再配線層は、キャパシタの１つ以上の端子に結合された１つ以上の電気相互接続部を含むことができる。
別の実施形態では、接合構造物が開示される。接合構造物は、要素と、要素に接合された第１の表面と第１の表面と反対側の第２の表面とを有する受動電子部品と、を備えることができる。受動電子部品は、第１の表面と第２の表面との間にキャパシタを備えることができる。キャパシタは、キャパシタの第１の表面上の第１の端子及び第２の端子と、第１の端子に電気的に接続された第１の導電電極と、第２の端子に電気的に接続された第２の導電電極と、第１の導電電極と第２の導電電極との間の高Ｋ誘電体と、を備えることができる。
いくつかの実施形態では、高Ｋ誘電体はセラミックを備える。要素を、介在する接着材を使用せずに受動電子部品に直接接合することができる。セラミック誘電体は、チタン酸塩、ニオブ酸塩及びジルコン酸塩のうちの少なくとも１つを備えることができる。
別の実施形態では、マイクロ電子デバイスが開示される。マイクロ電子デバイスは、第１の表面及び第２の表面を有する絶縁材料を含むことができる。第１の表面と第２の表面との間において絶縁材料内にキャパシタを埋め込むことができ、キャパシタは絶縁材料とモノリシックに集積されてモノリシック構造を画定する。第１の表面において又は第１の表面を貫いて第１の相互接続部を配設し、第１の相互接続部をキャパシタの第１の端子に電気的に接続することができる。キャパシタはセラミック誘電体を備えることができる。セラミック誘電体は、酸化アルミニウムを備えることができる。キャパシタは、複数の導電層間に複数の誘電体層を有する多層キャパシタを備えることができる。セラミック誘電体を、絶縁材料とモノリシックに集積することができる。第１の表面及び第２の表面のうちの一方に再配線層（ＲＤＬ）を接続することができ、第１の相互接続部は少なくとも部分的にＲＤＬ内に配設される。第１の表面において第２の相互接続部を配設し、第２の相互接続部をキャパシタの第２の端子に電気的に接続することができ、第１の端子は第２の端子とは異なる種類である。貫通導電ビアが、絶縁層を貫いて第１の表面から第２の表面まで延在することができる。絶縁材料の層を、キャパシタの上面に沿って、キャパシタの下面に沿って及びキャパシタの側縁部に沿って配設することができる。
別の実施形態では、マイクロ電子デバイスが開示される。マイクロ電子デバイスは、第１の表面と第１の表面と反対側の第２の表面とを有する絶縁材料を備えることができる。第１の表面と第２の表面との間において絶縁材料内に少なくとも部分的にキャパシタを埋め込むことができる。第１の表面上に相互接続層を配設することができ、キャパシタの１つ以上の端子を、絶縁材料の第１の表面において又は当該第１の表面を貫いて延在する１つ以上の相互接続部に電気的に結合するように、相互接続層を配置することができる。
いくつかの実施形態では、キャパシタを絶縁材料内に完全に埋め込むことができる。キャパシタを絶縁材料内に部分的に埋め込むことができ、絶縁材料がキャパシタの外側縁部に沿って配設される。マイクロ電子デバイスは、第１の絶縁基板を備えることができ、キャパシタの第１の表面が第１の接着材によって第１の絶縁基板に機械的に結合されており、絶縁材料が第１の接着材を備える。マイクロ電子デバイスは第２の絶縁基板を備えることができ、キャパシタの第２の表面が、第２の接着材によって第２の絶縁基板に機械的に結合されており、絶縁材料が第２の接着材を更に備える。キャパシタの部分の周りに成形コンパウンドを配設することができ、絶縁材料が成形コンパウンドを更に備える。第１の絶縁基板と第２の絶縁基板との間のキャパシタの周りに第３の中間絶縁基板を配設することができる。第１の接着材は、いくつかの実施形態では、はんだを備えることができる。第２の表面上に第２の相互接続層を配設することができ、キャパシタの１つ以上の端子を絶縁材料の第２の表面における１つ以上の相互接続部に電気的に結合するように、第２の相互接続層を配置することができる。マイクロ電子デバイスは、相互接続層内に第１の相互接続部及び第２の相互接続部を含むことができ、第１の相互接続部がキャパシタの第１の側においてキャパシタの第１の端子に接続されており、第２の相互接続部が第１の側において第２の端子に接続されており、第１の端子が第２の端子とは異なる種類である。マイクロ電子デバイスは、キャパシタの第２の側の第３の端子と第２の側の第４の端子とを含むことができ、第３の端子が第４の端子とは異なる種類である。絶縁材料の層は、いくつかの実施形態では複数の層を備える。マイクロ電子デバイスは、絶縁材料を貫いて延在する導電貫通ビアを含むことができる。いくつかの実施形態では、接合構造物は、マイクロ電子デバイス及び要素を備えることができ、要素が、介在する接着材を使用せずにマイクロ電子デバイスに直接接合されている。
別の実施形態では、マイクロ電子デバイスが開示される。マイクロ電子部品は、第１の絶縁基板と、第１の表面及び第１の表面と反対側の第２の表面を有するキャパシタと、を備えることができ、キャパシタの第１の表面が第１の絶縁基板に機械的に結合されている。マイクロ電子デバイスは第２の絶縁基板を含むことができ、キャパシタの第２の表面が、キャパシタが第１の絶縁基板と第２の絶縁基板との間に配設されるように、第２の絶縁基板に機械的に結合されている。第１の絶縁基板と第２の絶縁基板との間に絶縁要素を配設することができる。第１の相互接続部が第１の絶縁基板を貫いて延在して、キャパシタの第１の端子に電気的に接続することができる。
いくつかの実施形態では、キャパシタの第１の表面を第１の接着材によって第１の絶縁基板に機械的に結合することができ、絶縁要素が第１の接着材を備える。キャパシタの第２の表面を第２の接着材によって第２の絶縁基板に機械的に結合することができ、絶縁要素が第２の接着材を更に備える。第１の接着材は、いくつかの実施形態では、はんだを備えることができる。絶縁要素は、キャパシタの部分の周りに配設された成形コンパウンドを備えることができる。絶縁要素は、第１の絶縁基板と第２の絶縁基板との間のキャパシタの周りに配設された第３の中間絶縁基板を備えることができる。第１の絶縁基板及び第２の絶縁基板のうちの１つ以上の熱膨張係数（ＣＴＥ）は、５ｐｐｍ／℃以下であることが可能である。第１の絶縁基板及び第２の絶縁基板のうちの１つ以上のＣＴＥは、２ｐｐｍ／℃～５ｐｐｍ／℃の範囲内にあることが可能である。マイクロ電子デバイスの全実効熱膨張係数（ＣＴＥ）は、７ｐｐｍ／℃以下であることが可能である。全実効ＣＴＥは、３ｐｐｍ／℃～７ｐｐｍ／℃の範囲内にあることが可能である。第２の相互接続部が第１の絶縁基板を貫いて延在することができ、第１の相互接続部がキャパシタの第１の側においてキャパシタの第１の端子に接続されており、第２の相互接続部が第１の側において第２の端子に接続されており、第１の端子が第２の端子とは異なる種類である。マイクロ電子部品は、キャパシタの第２の側の第３の端子と、第２の側の第４の端子と、を備えることができ、第３の端子が第４の端子とは異なる種類である。絶縁要素の少なくとも一部分を、キャパシタの側縁部に隣接して配設することができる。キャパシタを第１の基板と第２の基板との間の第１の領域内に配設することができ、絶縁要素の少なくとも一部分は第１の基板と第２の基板との間の第２の領域内に配設され、第１の領域と第２の領域とが互いに異なる。接合構造物はマイクロ電子デバイス及び要素を備えることができ、要素が、介在する接着材を使用せずにマイクロ電子デバイスに直接接合されている。
別の実施形態では、マイクロ電子デバイスを形成する方法が開示される。当該方法は、キャパシタの第１の表面を第１の絶縁基板に機械的に結合することを含むことができる。当該方法は、キャパシタが第１の絶縁基板と第２の絶縁基板との間に配設されるように、キャパシタの第２の表面を第２の絶縁基板に機械的に結合することを含むことができる。当該方法は、第１の絶縁基板と第２の絶縁基板との間に絶縁要素を配設することを含むことができる。当該方法は、第１の絶縁基板を貫いて延在してキャパシタの第１の端子に電気的に接続する第１の相互接続部を設けることを含むことができる。
いくつかの実施形態では、当該方法は、キャパシタを接着材で第１の絶縁基板に接着することを含むことができる。当該方法は、第２の基板を第２の接着材でキャパシタに接着することを含むことができる。当該方法は、第１の絶縁基板と第２の絶縁基板との間のキャパシタの少なくとも一部の周囲に成形コンパウンドを設けることを含むことができる。
別の実施形態では、接合構造物が開示される。接合構造物は、要素と、要素に接合された第１の表面と第１の表面と反対側の第２の表面とを有する受動電子部品と、を備えることができる。受動電子部品は、要素の対応する第２のアノード端子に接合された第１のアノード端子と、要素の対応する第２のカソード端子に接合された第１のカソード端子と、を備えることができ、第１のアノード端子及び第１のカソード端子が受動電子部品の第１の表面上に配設されている。
いくつかの実施形態では、受動電子部品は、介在する接着材を使用せずに要素に直接接合されている。受動電子部品はキャパシタを備えることができる。キャパシタは、複数の誘電体層によって離間した３つ以上の金属層を備えることができる。受動電子部品は、受動電子部品の第２の表面上に第３のアノード端子及び第３のカソード端子を備えることができる。要素は半導体要素を備えることができる。接合構造物は、受動電子部品の第２の表面上に複数の電気接点を備えることができ、複数の電気接点が、外部構成要素に電気的に接続するように構成されている。接合構造物は、要素と複数の電気接点の第１の電気接点との間の電気経路を画定する相互接続構造物を備えることができる。相互接続構造物は、第１の表面から第１の電気接点まで延在する導電電気相互接続部を備えることができ、導電電気相互接続部が、第１の表面と第２の表面との間に配設された誘電体内に埋め込まれている。導電電気相互接続部は、第１の表面又は第１の表面の近くの第１の接触パッドから第１の電気接点まで延在する長手方向導電部分と、長手方向導電部分から横方向外側に延在する１つ以上の横方向導電部分と、を備えることができ、抵抗性電気経路を画定する長手方向導電部分と、抵抗性電気経路と並列の容量性電気経路を画定する１つ以上の横方向導電部分と、を画定する。要素は主横方向表面を画定することができ、キャパシタは、主横方向表面に対して非平行な方向に沿って延在する第１の電極表面及び第２の電極表面を備え、第１の電極表面と第２の電極表面とが誘電体によって離間している。非平行方向に沿った第１の電極表面の第１の高さは、主横方向表面に沿ったキャパシタの起伏の幅よりも長いことが可能である。第１の高さを幅で割ることによってアスペクト比を定義することができ、アスペクト比は５：１よりも大きい。第１の電極表面及び第２の電極表面のうちの少なくとも一方は、アルミニウム、シリコン、ドープシリコン又はニッケルを備えることができる。キャパシタは、受動電子部品を貫いて延在する蛇行パターンを備えることができる。蛇行パターンは、第１の電極表面及び第２の電極表面のそれぞれの縦方向部分と、縦方向部分を接続する第１の電極表面及び第２の電極表面の対応する横方向部分と、を備えることができる。
別の実施形態では、接合構造物が開示される。接合構造物は、要素の能動表面又は能動表面の近くに１つ以上の能動デバイスを有する要素を備えることができ、能動表面が接合構造物の主横方向表面を画定する。接合構造物は要素に接合された受動電子部品を備えることができ、受動電子部品が、主横方向表面に対して非平行な方向に沿って延在する第１の電極表面及び第２の電極表面を有するキャパシタを備え、第１の電極表面と第２の電極表面とが誘電体によって離間している。
いくつかの実施形態では、受動電子部品を、介在する接着材を使用せずに要素に直接接合することができる。非平行方向に沿った第１の電極表面の第１の高さは、主横方向表面に沿ったキャパシタの起伏の幅よりも長いことが可能である。第１の高さを幅で割ることによってアスペクト比を定義することができ、アスペクト比は５：１よりも大きい。第１の電極表面及び第２の電極表面のうちの少なくとも一方は、アルミニウムを備えることができる。キャパシタは、受動電子部品を貫いて延在する蛇行パターンを備えることができる。蛇行パターンは、第１の電極表面及び第２の電極表面のそれぞれの縦方向部分と、縦方向部分を接続する第１の電極表面及び第２の電極表面の対応する横方向部分と、を備えることができる。接合構造物は、第１の電極表面に電気的に接続された第１の端子と、第２の電極表面に電気的に接続された第２の端子と、を備えることができ、第１の端子及び第２の端子が受動電子部品の上面に露出している。第２の電極表面の延長部分が第１の電極表面を通って延在して、第２の端子に接続することができる。
別の実施形態では、接合構造物が開示される。接合構造物は、要素と、要素に接合された第１の表面と第１の表面と反対側の第２の表面とを有する受動電子部品と、を備えることができる。受動電子部品は受動デバイスを備えることができる。受動デバイスは、受動電子部品の第１の表面上の第１の端子及び第２の端子と、第１の端子に電気的に接続された第１の導電相互接続部と、第２の端子に電気的に接続された第２の導電相互接続部と、第１の導電相互接続部と第２の導電相互接続部との間の誘電体と、を含むことができる。
いくつかの実施形態では、要素を、介在する接着材を使用せずに受動電子部品に直接接合することができる。受動デバイスはキャパシタを備えることができる。
別の実施形態では、接合構造物が開示される。接合構造物は、要素と、介在する接着材を使用せずに要素に直接接合された受動電子部品と、を備えることができる。
いくつかの実施形態では、受動電子部品はキャパシタを備えることができる。キャパシタは、複数の誘電体層によって離間した３つ以上の金属層を備えることができる。キャパシタは、１～１０の範囲の誘電率を有する誘電体層を備えることができる。受動電子部品は、第１の電極と、第２の電極と、第１の電極と第２の電極との間の誘電材料と、を備えることができ、誘電材料が高Ｋ誘電体を備える。高Ｋ誘電体は、チタン酸塩（ＢａｘＳｒ１－ｘＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＰｂＺｒｘＴｉ１－ｘＯ３）、ニオブ酸塩（ＬｉＮｂＯ３）及び／又はジルコン酸塩（ＢａＺｒＯ３、ＣａＺｒＯ３）を備えることができる。第１の電極は貴金属を備えることができる。受動電子部品は、１ｎＦ／ｍｍ２～１μＦ／ｍｍ２の範囲内にある単位面積当たりのキャパシタンスを有することができる。受動電子部品は、５ｎＦ／ｍｍ２～４００ｎＦ／ｍｍ２の範囲内にある単位面積当たりのキャパシタンスを有することができる。受動電子部品は、１００ｎＦ／ｍｍ２～４００ｎＦ／ｍｍ２の範囲内にある単位面積当たりのキャパシタンスを有することができる。受動電子部品は、４００ｎＦ／ｍｍ２～１０００ｎＦ／ｍｍ２の範囲内にある単位面積当たりのキャパシタンスを有することができる。接合構造物は、介在する接着材を使用せずに要素に直接接合された複数の受動電子部品を備えることができる。受動部品を、要素に直接接合された受動部品層内に設けることができ、受動部品層が要素の大部分を覆う。受動部品は、要素に直接接合された第１の表面と、第１の表面と反対側の第２の外面と、を備えることができる。接合構造物は、第２の外面上に複数の電気接点を備えることができ、複数の電気接点が、外部の構成要素に電気的に接続するように構成されている。接合構造物は、要素と複数の電気接点の第１の電気接点との間の電気経路を画定する相互接続構造物を備えることができる。相互接続構造物は、第１の表面から第１の電気接点まで延在する導電電気相互接続部を備えることができ、導電電気相互接続部が、第１の表面と第２の表面との間に配設された誘電体内に埋め込まれている。導電電気相互接続部は、第１の表面又は第１の表面の近くの第１の接触パッドから第１の電気接点まで延在する長手方向導電部分と、長手方向導電部分から横方向外側に延在する１つ以上の横方向導電部分と、を備えることができ、長手方向導電部分が抵抗性電気経路を画定し、１つ以上の横方向導電部分が抵抗性電気経路と並列の容量性電気経路を画定する。接合構造物は、第１の表面から複数の電気接点のうちの第２の電気接点まで延在する第２の導電電気相互接続部を備える第２の相互接続構造物を備えることができる。第２の導電電気相互接続部は、第１の表面又は第１の表面の近くの第２の接触パッドから第１の電気接点まで延在する第２の長手方向導電部分と、第２の長手方向導電部分から横方向外側に延在する１つ以上の第２の横方向導電部分と、を備えることができ、第２の長手方向導電部分が第２の抵抗性電気経路を画定し、１つ以上の第２の横方向導電部分が第２の抵抗性電気経路と並列の第２の容量性電気経路を画定する。１つ以上の横方向導電部分及び１つ以上の第２の横方向導電部分を、互いに交互配置し、介在する誘電材料によって分離することができる。相互接続構造物及び第２の相互接続構造物のうちの一方を、電源に接続するように構成することができ、相互接続構造物及び第２の相互接続構造物のうちの他方を、電気グランドに接続するように構成することができる。受動電子部品は、受動電子部品の対向する第１の表面と第２の表面との間に配設された複数の交互導電性及び誘電体特徴部を備えることができる。受動電子部品は、受動電子部品の第１の表面における、要素に直接接合された第１の電極と、受動電子部品の第２の外面における第２の電極と、介在する誘電体材料と、を備えることができ、第１の電極が、介在する誘電体を有する複数の接合パッドにパターン化されている。第２の電極は貴金属を備えることができる。貴金属は白金又はルテニウムを備えることができる。介在する誘電材料は高Ｋ誘電体を備える。介在する誘電材料は複合酸化物を備えることができる。介在する誘電材料は、チタン酸塩（ＢａｘＳｒ１－ｘＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＰｂＺｒｘＴｉ１－ｘＯ３）、ニオブ酸塩（ＬｉＮｂＯ３）及び／又はジルコン酸塩（ＢａＺｒＯ３、ＣａＺｒＯ３）を備えることができる。
別の実施形態では、接合構造物が開示される。接合構造物は、要素の能動表面又は能動表面の近くに１つ以上の能動デバイスを有する要素と、要素に接合された受動電子部品と、を備えることができ、受動電子部品は、受動電子部品の厚さの少なくとも３倍の横方向の幅を有するシートを備え、シートは要素の能動表面の大部分を覆う。
いくつかの実施形態では、受動電子部品は、容量性シートを備えることができる。受動電子部品を、介在する接着材を使用せずに要素に直接接合することができる。
別の実施形態では、接合構造物を形成する方法が開示される。当該方法は、１つ以上の能動デバイスを有する要素を設けることを含むことができる。当該方法は、介在する接着材を使用せずに受動電子部品を要素に直接接合することを含むことができる。
いくつかの実施形態では、当該方法は、受動電子部品内の複数の誘電体層によって離間した３つ以上の金属層を形成することを含むことができる。受動電子部品は、受動電子部品の厚さの少なくとも３倍の横方向の幅を有するシートを備えることができ、当該方法は、要素の能動表面の大部分をシートで覆うことを含む。当該方法は、高融点金属と、第２の電極と、１０より大きい誘電率を有する介在する誘電体層と、を備える第１の電極を含むように、受動電子部品を形成することを含むことができる。当該方法は、第２の電極をパターン化して、第２の電極の複数の部分を画定することを含むことができる。当該方法は、第１の設備で受動電子部品を形成することと、第１の設備とは異なる第２の設備で要素を形成することと、を含むことができる。
開示された実施形態と先行技術に対して達成される利点とを要約する目的で、特定の目的及び利点が本明細書に記載されている。当然のことながら、任意の特定の実施形態に従って、必ずしも全てのこのような目的又は利点が達成されない場合があることを理解されたい。したがって、例えば、当業者であれば、開示された実装形態が、本明細書で教示又は示唆され得る他の目的又は利点を必ずしも達成せずに、本明細書で教示又は示唆されるような１つの利点又は利点の群を達成又は最適化する方法で、具現化又は実施され得ることを認識するであろう。
これらの実施形態の全てが本開示の範囲内にあることが意図されている。これら及び他の実施形態は、添付の図面を参照した実施形態の以下の詳細な説明から当業者には容易に明らかになり、特許請求の範囲は、開示されたいずれかの特定の実施形態に限定されない。本明細書ではこの特定の実施形態及び実施例が開示されているが、開示された実装形態は、具体的に開示された実施形態を超えて他の代替的な実施形態及び／又はそれらの使用と明らかな変更及び均等物とに及ぶことが当業者によって理解されるであろう。加えて、いくつかの変形例が詳細に示され説明されているが、本開示に基づいて、当業者には他の変更が明白であろう。また、実施形態の特定の特徴及び態様の様々な組み合わせ又は部分的組み合わせが作製されてもよく、依然として範囲内にあり得ることが企図される。開示された実施形態の様々な特徴及び態様を、開示された実装形態の様々なモードを形成するために、互いに組み合わせるか又は互いに置換することができることを理解されたい。したがって、開示された本明細書における主題の範囲は、上述した特定の開示された実施形態によって限定されるべきではなく、以下の特許請求の範囲の正読によってのみ決定されるべきであることが意図されている。

Claims (28)

  1. マイクロ電子デバイスであって、
    第１の絶縁基板と、
    第１の表面と前記第１の表面と反対側の第２の表面とを有するキャパシタであって、前記キャパシタの前記第１の表面が前記第１の絶縁基板に機械的に結合された、キャパシタと、
    第２の絶縁基板であって、前記キャパシタが前記第１の絶縁基板と前記第２の絶縁基板との間に配設されるように、前記キャパシタの前記第２の表面が前記第２の絶縁基板に機械的に結合された、第２の絶縁基板と、
    前記第１の絶縁基板と前記第２の絶縁基板との間に配設された絶縁要素と、
    前記キャパシタの第１の端子に電気的に接続するように前記第１の絶縁基板を貫いて延在する第１の相互接続部と、を備える、マイクロ電子デバイス。
  2. 前記キャパシタの前記第１の表面が、第１の接着材によって前記第１の絶縁基板に機械的に結合されている、請求項１に記載のマイクロ電子デバイス。
  3. 前記キャパシタの前記第２の表面が、第２の接着材によって前記第２の絶縁基板に機械的に結合されており、前記絶縁要素が前記第２の接着材を更に備える、請求項２に記載のマイクロ電子デバイス。
  4. 前記第１の接着材がはんだを備える、請求項２に記載のマイクロ電子デバイス。
  5. 前記絶縁要素が、前記キャパシタの部分の周りに配設された成形コンパウンドを備える、請求項１に記載のマイクロ電子デバイス。
  6. 前記絶縁要素が、前記第１の絶縁基板と前記第２の絶縁基板との間の前記キャパシタの周りに配設された第３の中間絶縁基板を備える、請求項１に記載のマイクロ電子デバイス。
  7. 前記第１の絶縁基板及び前記第２の絶縁基板のうちの１つ以上の熱膨張係数（ＣＴＥ）が、５ｐｐｍ／℃以下である、請求項１に記載のマイクロ電子デバイス。
  8. 前記マイクロ電子デバイスの全実効熱膨張係数（ＣＴＥ）が、７ｐｐｍ／℃以下である、請求項１に記載のマイクロ電子デバイス。
  9. 前記第１の絶縁基板を貫いて延在する第２の相互接続部を更に備え、前記第１の相互接続部が、前記キャパシタの第１の側において前記キャパシタの第１の端子に接続されており、前記第２の相互接続部が前記第１の側の第２の端子に接続されており、前記第１の端子が前記第２の端子とは異なる種類である、請求項１に記載のマイクロ電子デバイス。
  10. 前記キャパシタの第２の側の第３の端子と前記第２の側の第４の端子とを更に備え、前記第３の端子が前記第４の端子とは異なる種類である、請求項９に記載のマイクロ電子デバイス。
  11. 請求項１に記載のマイクロ電子デバイスと要素とを備え、前記要素が、介在する接着材を使用せずに前記マイクロ電子デバイスに直接接合されている、接合構造物。
  12. マイクロ電子デバイスであって、
    第１の表面及び前記第１の表面と反対側の第２の表面を有する絶縁材料と、
    前記第１の表面と前記第２の表面との間において、前記絶縁材料内に少なくとも部分的に埋め込まれたキャパシタと、
    前記第１の表面上に配設されており、前記キャパシタの１つ以上の端子を、前記絶縁材料の前記第１の表面にある又は前記第１の表面を貫いて延在する１つ以上の相互接続部に電気的に結合するように構成された相互接続層と、を備える、マイクロ電子デバイス。
  13. 前記キャパシタが前記絶縁材料内に完全に埋め込まれている、請求項１２に記載のマイクロ電子デバイス。
  14. 第１の絶縁基板を更に備え、前記キャパシタの第１の表面が第１の接着材によって前記第１の絶縁基板に機械的に結合されており、前記絶縁材料が前記第１の接着材を備える、請求項１２に記載のマイクロ電子デバイス。
  15. 第２の絶縁基板を更に備え、前記キャパシタの前記第２の表面が第２の接着材によって前記第２の絶縁基板に機械的に結合されており、前記絶縁材料が前記第２の接着材を更に備える、請求項１４に記載のマイクロ電子デバイス。
  16. 前記キャパシタの部分の周りに配設された成形コンパウンドを更に備え、前記絶縁材料が前記成形コンパウンドを更に備える、請求項１２に記載のマイクロ電子デバイス。
  17. 接合構造物であって、
    要素と、
    前記要素に接合された第１の表面と、前記第１の表面と反対側の第２の表面と、を有する受動電子部品と、を備え、前記受動電子部品が、前記要素の対応する第２のアノード端子に接合された第１のアノード端子と、前記要素の対応する第２のカソード端子に接合された第１のカソード端子と、を備え、前記第１のアノード端子及び前記第１のカソード端子が、前記受動電子部品の前記第１の表面上に配設されている、接合構造物。
  18. 前記受動電子部品が、介在する接着材を使用せずに前記要素に直接接合されている、請求項１７に記載の接合構造物。
  19. 前記受動電子部品がキャパシタを備える、請求項１７に記載の接合構造物。
  20. 前記キャパシタの誘電材料が高Ｋ誘電体を備える、請求項１９に記載の接合構造物。
  21. 前記キャパシタが、前記受動電子部品を貫いて延在する蛇行パターンを備える、請求項１９に記載の接合構造物。
  22. 前記受動電子部品が、前記受動電子部品を貫いて延在する貫通信号導体を備える、請求項１９に記載の接合構造物。
  23. 接合構造物であって、
    要素と、
    介在する接着材を使用せずに前記要素に直接接合された受動電子部品と、を備える接合構造物。
  24. 前記受動電子部品がキャパシタを備える、請求項２３に記載の接合構造物。
  25. 前記キャパシタが、複数の誘電体層によって離間した３つ以上の金属層を備える、請求項２４に記載の接合構造物。
  26. 前記受動電子部品が、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の誘電材料と、を備え、前記誘電材料が高Ｋ誘電体を備える、請求項２３に記載の接合構造物。
  27. 前記高Ｋ誘電体が、チタン酸塩（ＢａｘＳｒ1－ｘＴｉＯ3、Ｂｉ4Ｔｉ3Ｏ12、ＰｂＺｒｘＴｉ1－ｘＯ3）、ニオブ酸塩（ＬｉＮｂＯ３）及び／又はジルコン酸塩（ＢａＺｒＯ3、ＣａＺｒＯ3）を備える、請求項２６に記載の接合構造物。
  28. 前記受動電子部品が、前記受動電子部品を貫いて延在する貫通信号導体を備える、請求項２３に記載の接合構造物。
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