JP2008258258A - 半導体装置 - Google Patents

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成洋 森川
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Sanyo Semiconductor Co Ltd
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Abstract

【課題】ボンディングパッドに加わる機械的応力を緩和することができる構造の半導体装置を提供することを目的とする。
【解決手段】第２層間絶縁膜９上には、ビアホール１２を有する第３層間絶縁膜１３が第３配線層１１を被覆して形成されている。ビアホール１２内には第３導電層１４が形成されている。第３層間絶縁膜１３は、平面形状が六角形である複数の柱状層間絶縁膜１３ａが集合して構成されている。そして、各柱状層間絶縁膜１３ａの周囲を取り囲むようにしてビアホール１２及び第３導電層１４が形成されている。第３導電層１４を介して第３配線層１１と電気的に接続された第４配線層１５が形成されている。第４配線層１５が本実施形態における最上の配線層であり、ボンディングパッドとして機能する層である。
【選択図】図１

Description

本発明は半導体装置に関し、特に複数の配線層が層間絶縁膜を介して形成された多層配線構造を備える半導体装置に関するものである。
ＩＣチップには、ＩＣチップ内に形成された多数の半導体素子に所定の電圧（電源電圧や接地電圧）や種々の電気信号を供給するため、あるいは外部へ種々の電気信号を出力するためのボンディングパッド（外部端子）が設けられている。
図４は、従来の半導体装置のボンディングパッドが形成された領域の概略を示す断面図である。半導体基板１００の表面上には、トランジスタやキャパシタ等の多数の半導体素子から成るデバイス素子１０１が形成されている。また、半導体基板１００の表面上には、デバイス素子１０１と不図示の配線を介して電気的に接続された第１配線層１０２がシリコン酸化膜等の絶縁膜１０３を介して形成されている。
絶縁膜１０３上には、ビアホール１０４を有する第１層間絶縁膜１０５が第１配線層１０２を被覆して形成されている。ビアホール１０４内には、タングステン等から成る導電層１０６が形成されている。第１層間絶縁膜１０５上には、導電層１０６を介して第１配線層１０２と電気的に接続された第２配線層１０７が形成されている。以下同様にして、第１層間絶縁膜１０５上には第２層間絶縁膜１０８が形成され、第２層間絶縁膜１０８上には第３配線層１０９及び第３層間絶縁膜１１０が形成され、第３層間絶縁膜１１０上には第４配線層１１１が形成されている。この第４配線層１１１がボンディングパッドとして機能する。第４配線層１１１は、チップサイズの縮小を目的としてデバイス素子１０１と重畳する領域に配置されている。第３層間絶縁膜１１０上には、第４配線層１１１上にパッド開口部１１２を有する保護膜１１３が形成されている。
ところで、プローブテストやワイヤーボンド工程の際には、測定針や導線がパッド開口部１１２から露出された第４配線層１１１と接触する。プローブテストの際には、タングステンやニッケル合金等から成る測定針（プローブ）の押し圧によって、第４配線層１１１の下方に大きな機械的応力が集中する。また、ワイヤーボンド工程の際にも超音波エネルギーや導線の影響によって第４配線層１１１の下方に大きな機械的応力が集中する。このため、第４配線層１１１の下方において、第３層間絶縁膜１１０にクラック１１４が生じることがあった。
さらに、クラック１１４は、第３層間絶縁膜１１０より下方の層間絶縁膜（第２層間絶縁膜１０８や第１層間絶縁膜１０５）や配線層（第３配線層１０９，第２配線層１０７，第１配線層１０２）に達することがある。そうすると、クラック１１４を介して内部に水分等の腐食物質が浸入してしまうため、クラック１１４はメタルマイグレーション耐性の劣化や配線間ショート等の不良を引き起こす原因となる。
そこで、クラック１１４による信頼性の劣化を抑えるための技術としては、以下のようなものが提案されている。それは、図５及び図６に示すように、第４配線層１１１と略同一サイズの第３配線層１１５が第４配線層１１１と重畳するように配置され、また、第４配線層１１１と第３配線層１１５とを電気的に接続する導電層１１６が、保護膜１１３の下方にのみリング状に配置された構造である。このように第３配線層１１５及びリング状の導電層１１６を備えた構造は、仮にクラック１１４が発生したとしても、クラック１１４の下方への伝播を第３配線層１１５で止めるというものである。なお、図５は図６のＹ−Ｙ線に沿った断面図であり、図６においては第４配線層１１１，導電層１１６，保護膜１１３以外の構成を便宜上省略している。
また、図７及び図８に示すように、第４配線層１１１と第３配線層１１５とを電気的に接続するリング状の導電層１１７を、第４配線層１１１と重畳するほぼ全面に渡って多数配置した構造が提案されている。このようにリング状の導電層１１７を多数配置した構造は、クラックの下方への伝播を第３配線層１１５で止めるとともに、第３層間絶縁膜１１０に生じるクラック１１４が半導体基板１００の面方向に広がることを当該リング状の導電層１１７で抑制するというものである。なお、図７は図８のＺ−Ｚ線の断面図であり、図８においては第４配線層１１１，導電層１１７以外の構成を便宜上省略している。
本発明に関連した技術は、例えば以下の特許文献に記載されている。
特開平０６−１９６５２５号公報
プローブテストを行うと、上述した従来の構成では、ボンディングパッドに加わる機械的応力は、第３配線層１１５で十分に緩和されないことがわかった。
近年ではチップサイズの微細化に対応すべく、ボンディングパッドがデバイス素子の形成領域に重畳するように形成されるようになってきた。したがって、第３配線層１１５がボンディングパッドに加わる機械的応力を十分に緩和できないと、この機械的応力はデバイス素子に到達してしまう。そして、デバイス素子を構成する半導体素子やそれらと接続された配線は、年々微細化されており、機械的応力が到達してしまうと破損しやすく、電気的特性（例えば、トランジスタのしきい値）が変動してしまう。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の表面上に形成された配線層と、前記配線層を被覆するようにして形成された層間絶縁膜と、前記層間絶縁膜内に形成され、且つ前記配線層と電気的に接続された導電層と、前記層間絶縁膜上に形成され、且つ前記導電層を介して前記配線層と電気的に接続された最上配線層とを備え、前記層間絶縁膜は、その平面形状が六角形である柱状層間絶縁膜が複数個蜂の巣状に配置された構成から成り、前記導電層は前記柱状層間絶縁膜の周囲を囲むようにして形成されていることを特徴とする。
本発明では、ボンディングパッドに加わる機械的応力が柱状層間絶縁膜及び導電層の構造（ハニカム構造）で緩和される。
本発明の実施形態について図面を参照しながら説明する。図１は本発明の実施形態に係る半導体装置の概略を示す断面図であり、図２はその平面図である。図１は図２のＸ−Ｘ線に沿った断面に相当する。また、一つのボンディングパッドが形成された領域のみを図示し、半導体基板上の他の領域（内部回路領域や他のボンディングパッドが形成された領域）の図示を便宜上省略している。
シリコン等から成る半導体基板１の表面上には、トランジスタやキャパシタ等の多数の半導体素子から成るデバイス素子２が形成されている。デバイス素子２は、例えばロジック回路やドライバ回路を構成する。また、半導体基板１の表面上には、デバイス素子２あるいはその他の半導体素子と電気的に接続された第１配線層３が、シリコン酸化膜等の絶縁膜４を介して形成されている。なお、第１配線層３は例えばアルミニウムから成る配線層であり、後述する第２配線層８，第３配線層１１，第４配線層１５も同様である。
絶縁膜４上には、ビアホール５aを有する第１層間絶縁膜６が第１配線層３を被覆して形成されている。ビアホール５ａ内には、例えばタングステンやアルミニウム等から成る第１導電層７が形成されている。なお、図示しないが第１層間絶縁膜６と第１導電層７との間にはバリアメタル層（例えば、チタンタングステン（ＴｉＷ）層や、チタンナイトライド（ＴｉＮ）層）が形成されている。以下、第２層間絶縁膜９と第２導電層１０との間、第３層間絶縁膜１３と第３導電層１４との間についても同様にバリアメタル層が形成されている。
第１層間絶縁膜６上には、第１導電層７を介して第１配線層３と電気的に接続された第２配線層８が形成されている。また、第１層間絶縁膜６上には、ビアホール５ｂを有する第２層間絶縁膜９が第２配線層８を被覆して形成され、ビアホール５ｂには第２導電層１０が形成されている。
第２層間絶縁膜９上には、第２導電層１０を介して第２配線層８と電気的に接続された第３配線層１１が形成されている。第３配線層１１は、第４配線層１５と重畳する位置に配置されており、保護膜１７の開口部（後述するパッド開口部１６）のサイズよりもパターン面積が大きく形成されていることが好ましい。かかる構成によれば、第３配線層１１が、第２配線層８と第４配線層１５との電気的な接続を介在する役割を有するとともに、第４配線層１５に加わる負荷を緩和してクラックの下方への伝播を抑えるストッパー配線層としての役割を有するからである。第２層間絶縁膜９上には、ビアホール１２を有する第３層間絶縁膜１３が第３配線層１１を被覆して形成され、ビアホール１２には、第３導電層１４が形成されている。
第３層間絶縁膜１３上には、第３導電層１４を介して第３配線層１１と電気的に接続された第４配線層１５が形成されている。第４配線層１５が本実施形態における最上配線層であり、ボンディングパッドとして機能する層である。従って、第４配線層１５には、ワイヤーボンド工程の際に金属線が接続され、プローブテストの際に測定針が接触される。第４配線層１５は、半導体基板１の垂直方向から見てデバイス素子２やそれらの配線と重畳しており、半導体装置のレイアウト面積を小さくして小型化が図られている。第３層間絶縁膜１３上には、第４配線層１５上にパッド開口部１６を有する保護膜１７が形成されている。
ここで、本実施形態の特徴はビアホール１２，第３層間絶縁膜１３，及び第３導電層１４の構成にある。つまり、本実施形態に係る第３層間絶縁膜１３は、図２に示すように、平面形状が正六角形である複数の柱状層間絶縁膜１３ａが縦方向・横方向・斜め方向に一定のピッチで規則的に集合して構成されている。そして、各柱状層間絶縁膜１３ａの周囲を取り囲むようにしてビアホール１２及び第３導電層１４が形成されている。柱状層間絶縁膜１３ａの幅をＸ１、第３導電層１４の幅をＸ２とすると、例えば、Ｘ１は、Ｘ２の２倍程度になるように形成される。なお、以下では、柱状層間絶縁膜１３ａが集合して蜂の巣のように形成されているため、このような第３層間絶縁膜１３及び第３導電層１４の構造をハニカム(Honeycomb)構造と呼ぶ。
当該ハニカム構造は、例えば以下の製造プロセスによって形成される。まず、第２層間絶縁膜９及び第３配線層１１上にシリコン酸化膜等の層間絶縁膜を堆積し、更にこの層間絶縁膜を蜂の巣状にレイアウトするためのレジスト層を塗布する。次に、当該レジスト層をマスクとして層間絶縁膜をパターニングして柱状層間絶縁膜１３ａ及びビアホール１２を形成する。ここで、Ｘ１をＸ２の２倍程度にする場合、レジスト層は、Ｘ１をＸ２の３倍程度となるように設計される。次に、ビアホール１２内にタングステンやアルミニウムの金属材料を埋め込み、次いでビアホール１２内以外に付着した金属材料を化学機械研磨（ＣＭＰ）により除去することで第３導電層１４が形成され、本実施形態のハニカム構造が完成する。
なお、第３導電層１４及び第４配線層１５は、ビアホール１２にアルミニウムを埋め込み、第３層間絶縁膜１３上に当該アルミニウムを堆積させることで両者を同一工程で形成してもよく、また、タングステンをビアホール１２に埋め込むことで第３導電層１４を形成し、その後別工程でアルミニウムから成る第４配線層１５を形成してもよい。
次に、上記実施形態に係る半導体装置の構造（以下、第１構造と称する）のプローブテストにおけるクラック発生率について具体例を挙げて説明する。ここでは、プローブカードＡとプローブカードＢの２種類のプローブカードを用いて第４配線層１５と第３配線層１１との間におけるクラック発生率（４Ｍ−３Ｍクラック：ＮＧ率）と、第３配線層１１と第２配線層８との間におけるクラック発生率（３Ｍ−２Ｍクラック：ＮＧ率）を測定した。なお、半導体装置の製造工程で行われる通常のプローブテストでは、オーバードライブ量（針立ての強さ）が３０ｕｍ程度であるが、今回の試験では通常よりも高いオーバードライブ量（６５uｍ〜１０５ｕｍ）で５段階に分け、それぞれのオーバードライブ量で計３回の針立てを行い、第１構造による機械的応力の緩和がどの程度あるかを調査した（図３の評価結果参照）。なお、プローブカードＡは、プローブカードＢに比べて測定の際の針のしなりが大きいものである。
また、第１構造の測定結果の比較例として、図５及び図６を用いて既に説明した半導体装置の構造（第２構造）と、図７及び図８を用いて既に説明した半導体装置の構造（第３構造）についても第１構造と同様の試験を行った。
図３に示す評価結果から判るように、プローブカードＡを用いた場合、第４配線層１５と第３配線層１１との間におけるクラック発生率（４Ｍ−３Ｍクラック：ＮＧ率）は第２構造が９４．１％〜１００％であり、第３構造が５１．５〜１００％であるのに対して、第１構造が５８．８％〜１００％であった。また、プローブカードＢを用いた場合、当該クラック発生率は第２構造が９６．１％〜１００％であり、第３構造が９３．１〜１００％であるのに対して、第１構造が８４．３％〜１００％であった。以上、第４配線層１５と第３配線層１１との間において、第１構造及び第３構造は、第２構造よりもクラック発生率を大きく低減できることがわかった。
ところで、半導体装置の信頼性を考える上では、半導体素子に機械的応力が到達するか否かが重要である。この観点から、第３配線層１１と第２配線層８との間のクラック発生率を検討する。
図３に示す評価結果から判るように、プローブカードＡを用いた場合、第３配線層１１と第２配線層８との間におけるクラック発生率（３Ｍ−２Ｍクラック：ＮＧ率）は、第２構造が０．００％〜０．４７％であり、第３構造が０．００％〜０．５８％であり、いずれの構造でもオーバードライブ量が１０５ｕｍのときにクラックが生じた。これに対して、第１構造では、オーバードライブ量が１０５ｕｍのときを含め、全てのオーバードライブ量でクラックの発生が０．００％であった。この結果から、第３配線層１１よりも下方への機械的応力の伝播を緩和する程度は、第１構造の方が他の構造に比べて高いことがわかった。
また、プローブカードＢを用いた場合、当該クラック発生率は、第２構造が０．００％〜３．０２％であり、第３構造が０．００％〜１．４０％であり、いずれの構造でもオーバードライブ量が９５ｕｍと１０５ｕｍのときにクラックが生じた。これに対して、第１構造では９５ｕｍまではクラック発生率が０．００％であり、１０５ｕｍのオーバードライブ量であっても僅か０．２３％に抑えることができた。オーバードライブ量１０５ｕｍのとき、第１構造のクラック発生率は、第２構造と比べて約１５分の１であり、第３構造と比べて約７分の１である。この結果からも、第３配線層１１よりも下方への機械的応力の伝播を緩和する程度は、第１構造の方が他の構造に比べて飛躍的に高いことがわかった。
以上、プローブテストの結果により、第１構造は、第２及び第３配線層８，１１よりも下方に機械的応力が伝播し難く、半導体素子に機械的応力がより到達し難い構造であることがわかった。また、ワイヤーボンド工程後及びモールド樹脂封止後においても、第１構造はクラックが生じ難く、第２及び第３配線層８，１１よりも下方に機械的応力が伝播し難い構造であることを確認した。
このように本実施形態に係る構成によれば、プローブテストに限らずワイヤーボンド工程やバンプ電極の形成工程や封止工程等の際にボンディングパッド（第４配線層１５）に加わる機械的応力は、ハニカム構造（第３層間絶縁膜１３及び第３導電層１１）で緩和される。そのため、当該ハニカム構造よりも下方への物理的ダメージの伝播を抑え、半導体装置の信頼性を向上させることができる。
また、各柱状層間絶縁膜１３ａは第３導電層１１を介して個々に分断されているため、仮に第３層間絶縁膜１３ａの一部でクラックが発生したとしても、他の第３層間絶縁膜１３ａにクラックが伝播し難い構成になっている。
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。
例えば、４層以上の多層配線構造に本発明を適用することも可能であるし、２層以上の多層配線構造であれば本発明を適用することが出来る。つまり、最上の配線層（ボンディングパッド）と最下の配線層との間に形成された多層の層間絶縁膜の少なくとも一つの層の層間絶縁膜を上述した柱状層間絶縁膜で構成し、各柱状層間絶縁膜の周囲を囲むように導電層を形成すればよい。また、図２では第４配線層１５や第３配線層１１の平面的形状が正方形であるが、他の平面的形状（例えば長方形や三角形等）であってもよい。本発明は、多層配線構造を有する半導体装置において、ボンディングパッドに加わる機械的応力を緩和する技術として広く適用できるものである。
本発明の実施形態に係る半導体装置を説明する断面図である。 本発明の実施形態に係る半導体装置を説明する平面図である。 本発明の実施形態に係る半導体装置のクラック発生率を説明する表である。 従来の半導体装置を説明する断面図である。 従来の半導体装置を説明する断面図である。 従来の半導体装置を説明する平面図である。 従来の半導体装置を説明する断面図である。 従来の半導体装置を説明する平面図である。
符号の説明
１ 半導体基板 ２ デバイス素子 ３ 第１配線層 ４ 絶縁膜
５ａ，５ｂ ビアホール ６ 第１層間絶縁膜 ７ 第１導電層
８ 第２配線層 ９ 第２層間絶縁膜 １０ 第２導電層
１１ 第３配線層 １２ ビアホール １３ 第３層間絶縁膜
１４ 第３導電層 １５ 第４配線層 １６ パッド開口部 １７ 保護膜
１００ 半導体基板 １０１ デバイス素子 １０２ 第１配線層
１０３ 絶縁膜 １０４ ビアホール １０５ 第１層間絶縁膜
１０６ 導電層 １０７ 第２配線層 １０８ 第２層間絶縁膜
１０９ 第３配線層 １１０ 第３層間絶縁膜 １１１ 第４配線層
１１２ パッド開口部 １１３ 保護膜 １１４ クラック
１１５ 第３配線層 １１６ 導電層 １１７ 導電層

Claims (4)

  1. 半導体基板と、
    前記半導体基板の表面上に形成された配線層と、
    前記配線層を被覆するようにして形成された層間絶縁膜と、
    前記層間絶縁膜内に形成され、且つ前記配線層と電気的に接続された導電層と、
    前記層間絶縁膜上に形成され、且つ前記導電層を介して前記配線層と電気的に接続された最上配線層とを備え、
    前記層間絶縁膜は、その平面形状が六角形である柱状層間絶縁膜が複数個蜂の巣状に配置された構成から成り、
    前記導電層は前記柱状層間絶縁膜の周囲を囲むようにして形成されていることを特徴とする半導体装置。
  2. 前記配線層下に形成された、前記層間絶縁膜とは別の層間絶縁膜と、
    前記半導体基板の表面上に形成されたデバイス素子とを備え、
    前記デバイス素子と前記最上配線層とが重畳して配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記最上配線層はボンディングパッドであることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記最上配線層の一部を露出させる開口部を有する保護膜を備え、
    前記配線層は、前記開口部のサイズよりもパターン面積が大きく形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
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