KR20220058757A - 표시 장치 - Google Patents

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transistor
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이우빈
방석환
손승석
이우근
채수정
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판, 그리고 상기 기판 위에 위치하며 반도체층을 포함하는 트랜지스터를 포함하고, 상기 반도체층은 복수의 개구를 가진다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
모바일폰(mobile phone), 태블릿(tablet), 멀티미디어 플레이어, 텔레비전 같은 전자 장치는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 표시하는 화면을 구현하는 표시 패널(display panel)을 포함한다. 표시 패널의 기판으로서 플렉서블 기판을 사용하여 벤딩(bending), 폴딩(folding), 롤링(rolling), 스트레칭(stretching) 같은 변형이 가능한 플렉서블(flexible) 표시 장치가 개발되고 있다.
표시 패널은 영상을 표시하는 화소들을 포함할 수 있다. 화소들은 발광 다이오드 같은 발광 소자 및 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있고, 화소 회로는 트랜지스터들을 포함할 수 있다. 트랜지스터를 구성하는 반도체층(활성층(active layer)이라고도 함)은 높은 탄성계수로 인해 표시 장치의 변형 시 손상될 수 있다. 실시예들은 표시 장치의 변형에도 기계적 신뢰성을 확보할 수 있는 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 그리고 상기 기판 위에 위치하며 반도체층을 포함하는 트랜지스터를 포함하고, 상기 반도체층은 복수의 개구를 가진다.
상기 반도체층은 메시 구조를 포함할 수 있다.
상기 메시 구조는 다각형 단위 구조가 연접하여 반복된 구조일 수 있다.
상기 메시 구조는 허니컴 구조일 수 있다.
상기 복수의 개구는 상기 반도체층의 두께 방향으로 상기 반도체층을 관통할 수 있다.
상기 표시 장치는 상기 기판과 상기 반도체층 사이에 위치하는 버퍼층, 상기 반도체층 위에 위치치하는 게이트 절연층, 그리고 상기 게이트 절연층 위에 위치하는 상기 트랜지스터의 게이트 전극을 더 포함할 수 있다. 상기 게이트 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉할 수 있다.
상기 게이트 전극 위에 위치하는 층간 절연층, 상기 층간 절연층 위에 위치하는 상기 트랜지스터의 제1 전극 및 제2 전극을 더 포함할 수 있다. 상기 층간 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉할 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 제2 전극 위에 위치하는 평탄화층, 상기 평탄화층 위에 위치하며 상기 제1 전극 또는 상기 제2 전극에 전기적으로 연결된 전극을 포함하는 발광 다이오드를 더 포함할 수 있다.
상기 기판은 벤더블 영역을 포함할 수 있고, 상기 반도체층은 상기 벤더블 영역에 위치할 수 있다.
상기 기판은 플랫 영역을 더 포함할 수 있고, 상기 플랫 영역에 위치하는 트랜지스터는 개구 없는 반도체층을 포함할 수 있다.
일 실시예에 따른 표시 장치는 상기 기판 위에 위치하는 버퍼층, 상기 버퍼층 위에 위치하며 복수의 개구를 가진 트랜지스터의 반도체층, 상기 반도체층 위에 위치하는 게이트 절연층, 그리고 상기 게이트 절연층 위에 위치하는 상기 트랜지스터의 게이트 전극을 포함한다.
상기 반도체층은 메시 구조를 포함할 수 있다.
상기 메시 구조는 다각형 단위 구조가 연접하여 반복되는 구조일 수 있다.
상기 메시 구조는 허니컴 구조일 수 있다.
상기 복수의 개구는 상기 반도체층의 두께 방향으로 상기 반도체층을 관통할 수 있다.
상기 게이트 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉할 수 있다.
상기 표시 장치는 상기 게이트 전극 위에 위치하는 층간 절연층, 상기 층간 절연층 위에 위치하는 상기 트랜지스터의 제1 전극 및 제2 전극을 더 포함할 수 있다. 상기 층간 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉할 수 있다.
상기 표시 장치는 상기 평탄화층 위에 위치하며 상기 제1 전극 또는 상기 제2 전극에 전기적으로 연결된 전극을 포함하는 발광 다이오드를 더 포함할 수 있다.
상기 기판은 벤더블 영역을 포함할 수 있고, 상기 반도체층은 상기 벤더블 영역에 위치할 수 있다.
상기 기판은 플랫 영역을 더 포함할 수 있고, 상기 플랫 영역에 위치하는 트랜지스터는 개구 없는 반도체층을 포함할 수 있다.
실시예들에 따르면, 표시 장치의 변형에도 기계적 신뢰성을 확보할 수 있는 표시 장치를 제공할 수 있다. 또한, 실시예들에 따르면, 명세서 전반에 걸쳐 인식될 수 있는 유리한 효과가 있다.
도 1, 도 2 및 도 3은 일 실시예에 따른 플렉서블 표시 장치를 개략적으로 나타낸 사시도이다.
도 4는 일 실시예에 따른 표시 장치에서 한 화소의 등가 회도로이다.
도 5는 일 실시예에 따른 플렉서블 표시 장치에서 한 화소의 개략적인 단면도이다.
도 6은 일 실시예에 따른 반도체층의 평면도이다.
도 7은 도 6에서 A-A'선을 따라 취한 일 실시예의 단면도이다.
도 8은 도 6에 도시된 반도체층의 부분 확대도이다.
도 9는 일 실시예에 따른 반도체층의 벤딩 시 응력 분포를 보여주는 도면이다.
도 10은 일 실시예에 따른 반도체층 및 비교예에 따른 반도체층의 벤딩 시 응력 분포를 보여주는 도면이다.
도 11은 일 실시예에 따른 반도체층 및 비교예에 따른 반도체층에서 크랙 발생 시 크랙의 전파를 보여주는 도면이다.
도 12, 도 13 및 도 14는 각각 일 실시예에 따른 반도체층의 평면도이다.
첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 구성 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 구성이 있는 경우도 포함한다. 반대로 어떤 구성이 다른 구성 "바로 위에" 있다고 할 때에는 중간에 다른 구성이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다는 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "연결"된다는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우뿐만 아니라, 위치나 기능에 따라 상이한 명칭으로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 경우를 포함할 수 있다.
명세서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 방향을 나타내는데 부호 "x", "y" 밑 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다. 제1 방향(x), 제2 방향(y) 및 제3 방향(z)은 각각 표시 장치의 가로 방향, 세로 방향 및 두께 방향에 대응할 수 있다.
도 1, 도 2 및 도 3은 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 사시도이다. 도 1은 표시 장치(1)의 펼쳐진 상태를 나타내고, 도 2는 표시 장치의 제1 폴딩 상태를 나타내고, 도 3은 표시 장치의 제2 폴딩 상태를 나타낸다.
표시 장치(1)는 도 1에 도시된 바와 같이 전체적으로 플랫(flat)하게 펼쳐질 수 있고, 도 2 및/또는 도 3에 도시된 바와 같이 폴딩될 수 있는 폴더블(foldable) 표시 장치일 수 있다. 표시 장치(1)는 벤더블 영역(bendable area)(BA) 및 벤더블 영역(BA) 양측에 제1 플랫 영역(flat area)(FAa) 및 제2 플랫 영역(FAb)을 포함할 수 있다. 벤더블 영역(BA)은 표시 장치(1)의 폴딩 시 벤딩되는 부분이고, 제1 플랫 영역(FAa) 및 제2 플랫 영역(FAb)은 벤딩되지 않는 부분이다. 벤더블 영역(BA)은 제2 방향(y)과 나란한 벤딩축을 중심으로 벤딩될 수 있다.
하나의 벤더블 영역(BA)이 도시되어 있으나, 표시 장치(1)는 서로 이격되어 있거나, 서로 다른 곡률반경으로 벤딩될 수 있거나, 서로 다른 벤딩축을 중심으로 벤딩될 수 있는 복수의 벤더블 영역(BA)을 포함할 수 있다. 예컨대, 표시 장치(1)는 2개 이상의 벤더블 영역과 3개 이상의 플랫 영역을 포함할 수 있다. 벤더블 영역(BA)이 표시 장치(1)의 대략 중앙부에 위치하는 것으로 도시되어 있으나, 표시 장치(1)의 전체 영역에서 벤더블 영역(BA)의 위치와 폭은 다양하게 변경될 수 있다.
표시 장치(1)는 영상이 표시되는 표시 영역(display area)(DA)과 표시 영역(DA)을 둘러싸는 비표시 영역(non-display area)(NA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PX)이 배열되어 있는 화면(screen)에 대응할 수 있다. 비표시 영역(NA)은 베젤(bezel)에 대응할 수 있다. 벤더블 영역(BA)은 표시 영역(DA)을 가로질러 위치할 수 있다. 표시 장치(1)는 화면을 구현하는 표시 패널을 포함할 수 있고, 표시 패널을 덮는 커버 윈도우를 포함할 수 있다.
표시 장치(1)는 도 2에 도시된 바와 같이, 화면의 부분들이 마주하도록, 즉 제1 플랫 영역(FAa)의 화면 부분과 제2 플랫 영역(FAb)의 화면 부분이 마주하도록 폴딩(이하, 인폴딩(in-folding)이라고 함)될 수 있다. 표시 장치(1)는 도 3에 도시된 바와 같이, 화면이 외부로 노출되도록 폴딩(이하, 아웃폴딩(out-folding)이라고 함)될 수 있다. 인폴딩 상태에서 벤더블 영역(BA)의 화면 부분은 가려질 수 있다. 아웃폴딩 상태에서 벤더블 영역(BA)의 화면은 사용자가 볼 수 있게 노출될 수 있다. 표시 장치(1)는 인폴딩과 아웃폴딩 중 하나만 가능하거나 모두 가능하도록 설계될 수 있다. 표시 장치(1)가 복수의 벤더블 영역(BA)을 포함하는 경우, 그 중 하나는 인폴딩이 가능한 벤더블 영역일 수 있고 다른 하나는 아웃폴딩이 가능한 벤더블 영역일 수 있다.
표시 장치(1)는 하우징(housing)을 더 포함할 수 있고, 커버 윈도우와 하우징에 의해 한정되는 공간 내에 표시 장치(1)를 구성하는 여러 부품, 예컨대 표시 패널, 구동 장치, 인쇄회로기판, 애플리케이션 프로세서, 메모리, 스피커, 카메라, 각종 센서 등이 위치할 수 있다.
도 4는 일 실시예에 따른 표시 장치에서 한 화소의 등가 회도로이고, 도 5는 일 실시예에 따른 플렉서블 표시 장치에서 한 화소의 개략적인 단면도이다.
도 45를 참고하면, 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 커패시터(SC), 그리고 발광 다이오드(LED)를 포함할 수 있다. 화소(PX)에는 제1 스캔선(151), 제2 스캔선(152), 데이터선(171), 구동 전압선(172), 공통 전압선(173), 초기화 전압선(174) 같은 신호선들이 연결될 수 있다. 화소(PX)가 3개의 트랜지스터와 1개의 커패시터로 이루어진 구조를 도시하고 있지만, 트랜지스터 및 커패시터의 수는 다양하게 변경될 수 있다. 화소(PX)에 6개의 신호선이 연결되어 있는 구조를 도시하고 있지만, 신호선의 종류와 수는 다양하게 변형될 수 있다.
제1 트랜스지터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있고, 제3 트랜지스터(T3)는 초기화 트랜지스터 또는 센싱 트랜지스터일 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 각각 제1 전극, 제2 전극 및 게이트 전극을 포함하는 3단자 소자일 수 있다.
제1 트랜지스터(T1)의 제1 전극은 구동 전압선(172)과 연결될 수 있고, 제1 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)의 제1 전극(이하, 화소 전극이라고도 함)과 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 전극 및 커패시터(SC)의 제1 전극과 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)를 통해 게이트 전극으로 인가되는 데이터 전압(DS)의 크기에 따라서 달라지는 구동 전류(ID)를 출력할 수 있다. 구동 전류(ID)는 발광 다이오드(LED)로 공급될 수 있고, 발광 다이오드(LED)는 구동 전류(ID)의 크기에 따라 달라지는 휘도로 발광할 수 있다.
제1 트랜지스터(T1)는 반도체층과 중첩하는 광차단층(LB)을 포함할 수 있고, 광차단층(LB)은 제1 트랜지스터(T1)의 제2 전극과 연결됨으로써 출력 포화 특성 같은 제1 트랜지스터(T1)의 특성을 향상시킬 수 있다.
제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결될 수 있고, 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 게이트 전극 및 커패시터(SC)의 제1 전극과 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결될 수 있다. 제2 트랜지스터(T2)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GW)에 따라 턴온되어, 데이터선(171)을 통해 인가되는 데이터 전압(DS)을 제1 트랜지스터(T1)의 게이트 전극 및 커패시터(SC)의 제1 전극으로 전달하는 스위칭 동작을 수행할 수 있다.
제3 트랜지스터(T3)의 제1 전극은 초기화 전압선(174)과 연결될 수 있고, 제3 트랜지스터(T3)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극, 커패시터(SC)의 제2 전극 및 발광 다이오드(LED)의 제1 전극과 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔선(152)과 연결될 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극, 커패시터(SC)의 제2 전극 및 발광 다이오드(LED)의 제1 전극을 초기화 전압(INT)으로 초기화할 수 있다.
제3 트랜지스터(T3) 및 초기화 전압선(174)은 화질 저하의 원인이 되는 제1 트랜지스터(T1)의 문턱 전압 같은 특성을 감지하는데 사용될 수 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 센싱 신호(SN)에 따라 턴온되어 제1 트랜지스터(T1)와 초기화 전압선(174)을 전기적으로 접속시키고, 초기화 전압선(174)과 연결된 센싱부는 센싱 기간 동안 제1 트랜지스터(T1)의 특성 정보를 감지할 수 있다. 센싱 기간 동안 제3 트랜지스터(T3)를 통해 감지한 특성 정보를 반영하여 보상된 데이터 전압을 생성함으로써, 화소(PX)마다 다를 수 있는 제1 트랜지스터(T1)의 특성(예컨대, 문턱 전압) 편차를 외부적으로 보상할 수 있다.
커패시터(SC)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결될 수 있고, 커패시터(SC)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극 및 발광 다이오드(LED)의 제1 전극과 연결될 수 있다. 커패시터(SC)는 데이터 전압(DS)을 저장할 수 있고, 저장된 데이터 전압(DS)을 발광 기간 동안 제1 트랜지스터(T1)에 인가될 수 있다. 발광 다이오드(LED)의 제2 전극(이하, 공통 전극이라고도 함)은 공통 전압(ELVSS)을 전달하는 공통 전압선(173)과 연결될 수 있다.
트랜지스터(TR) 및 커패시터(SC)의 개수, 연결, 인가되는 신호 등은 다양하게 변경될 수 있다.
도 5를 참고하면, 표시 장치(1)는 화면을 구현하는 표시 패널(10)을 포함한다. 표시 패널(10)은 기본적으로 기판(110), 기판(110) 위에 형성된 트랜지스터(TR), 그리고 트랜지스터(TR)에 연결된 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드(LED)는 화소(PX)에 대응할 수 있다. 표시 패널(10)은 발광 표시 패널일 수 있다.
기판(110)은 벤딩, 폴딩, 롤링 등이 가능한 플렉서블 기판일 수 있다. 기판(110)은 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 등의 폴리머층을 포함할 수 있다. 기판(110)은 수분, 산소 등이 침투하는 것을 방지하는 배리어층을 포함할 수 있다. 예컨대, 기판(110)은 하나 이상의 폴리머층과 하나 이상의 배리어층을 포함할 수 있고, 폴리머층과 배리어층이 교대로 적층되어 있을 수 있다. 표시 패널(10) 및 기판(110)은 표시 장치(1)의 제1 플랫 영역(FAa), 제2 플랫 영역(FAb) 및 벤더블 영역(BA)에 대응하는 제1 플랫 영역, 제2 플랫 영역 및 벤더블 영역을 포함할 수 있다.
기판(110) 위에는 수분, 산소 등이 침투하는 것을 방지하는 배리어층(111)이 위치할 수 있다. 배리어층(111)은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
배리어층(111) 위에는 광차단층(LB)이 위치할 수 있다. 광차단층(LB)은 트랜지스터(TR)의 반도체층(AL)에 외부 광이 도달하는 것을 막아 반도체층(AL)의 특성 저하를 막을 수 있다. 광차단층(LB)에 의해 트랜지스터(TR), 특히 발광 표시 장치에서 전류 특성이 중요한 구동 트랜지스터의 누설 전류를 제어할 수 있다. 광차단층(LB)은 차단할 파장대의 광을 투과시키지 않는 재료를 포함할 수 있으며, 예컨대 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 등의 금속을 포함하는 도전층일 수 있다. 따라서, 광차단층(LB)은 표시 패널에서 특정 전압을 인가받는 전극으로서 기능할 수 있다. 이 경우, 트랜지스터(TR)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 낮아져서 구동 트랜지스터로서의 특성을 향상시킬 수 있다.
광차단층(LB) 위에는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 반도체층(AL)의 형성 시 기판(110)으로부터 불순물을 차단하여 반도체층의 특성을 향상시키고, 기판(110)의 표면을 평탄화하여 반도체층의 응력을 완화할 수 있다. 버퍼층(120)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 버퍼층(120)은 비정질 규소(Si)를 포함할 수도 있다.
버퍼층(120) 위에는 트랜지스터(TR)의 반도체층(AL)이 위치할 수 있다. 반도체층(AL)은 제1 영역, 제2 영역 및 이들 영역 사이의 채널 영역을 포함할 수 있다. 반도체층(AL)은 표시 패널(10)의 변형 시 응력(stress)을 완화할 수 있도록 형성될 수 있다. 반도체층(AL)은 예컨대 메시(mesh) 구조를 가질 수 있다. 반도체층(AL)의 메시 구조 및 응력 완화와 관련된 특징에 대해서는 후술한다.
반도체층(AL)은 비정질 규소, 다결정 규소 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 일례로, 반도체층(AL)은 저온다결정규소(LTPS)를 포함하거나, 아연(Zn),　인듐(In), 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함하는 산화물 반도체 물질을 포함할 수 있다. 반도체층(AL)은 인듐-갈륨-아연 산화물(IGZO), 인듐-주석-갈륨 산화물(ITGO), 인듐 산화물(InO), 인듐-아연 산화물(IZO), 인듐-주석-갈륨-아연 산화물(ITGZO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등의 복합 산화물 반도체를 포함할 수 있다. 반도체층(AL)에서 제1 영역 및 제2 영역은 도체화되어 있을 수 있다. 예컨대, 제1 영역 및 제2 영역에는 수소 등이 주입되어 있을 수 있다.
반도체층(AL) 위에는 게이트 절연층(140)이 위치할 수 있다. 게이트 절연층(140)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
게이트 절연층(140) 위에는 트랜지스터(TR)의 게이트 전극(GE), 제1 스캔선(151), 제2 스캔선(152) 등을 포함할 수 있는 게이트 도전층이 위치할 수 있다. 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
한편, 도시된 실시예에서 게이트 절연층(140)이 게이트 도전층과 중첩하는 영역에만 형성되어 있지만, 게이트 절연층(140)은 전체적으로, 즉 반도체층(AL)과 버퍼층(120)을 덮도록 형성될 수도 있다.
게이트 도전층 위에는 층간 절연층(160)이 위치할 수 있다. 층간 절연층(160)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
층간 절연층(160) 위에는 트랜지스터(TR)의 제1 전극(SE) 및 제2 전극(DE), 데이터선(171), 구동 전압선(172), 공통 전압선(173), 초기화 전압선(174) 등을 포함할 수 있는 데이터 도전층이 위치할 수 있다. 제1 전극(SE) 및 제2 전극(DE)은 층간 절연층(160)에 형성된 접촉 구멍들을 통해 반도체층(AL)의 제1 영역 및 제2 영역에 각각 연결될 수 있다. 제1 전극(SE) 및 제2 전극(DE) 중 하나는 소스 전극일 수 있고 다른 하나는 드레인 전극을 수 있다. 제1 전극(SE)과 제2 전극(DE) 중 하나는 층간 절연층(160) 및 버퍼층(120)에 형성된 접촉 구멍을 통해 광차단층(LB)에 연결될 수 있다. 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Ni), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
데이터 도전층 위에는 패시베이션층(passivation layer)(181)이 위치할 수 있다. 패시베이션층(181)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함하는 절연층일 수 있고, 단일층 또는 다중층일 수 있다.
패시베이션층(181) 위에는 평탄화층(182)이 위치할 수 있다. 평탄화층(182)은 유기 절연층일 수 있다. 예컨대, 평탄화층(182)은 폴리메틸메타크릴레이트(polymethylmethacrylate), 폴리스티렌(polystyrene) 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자(예컨대, 폴리이미드), 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
평탄화층(182) 위에는 발광 다이오드(LED)의 제1 전극(E1)이 위치할 수 있다. 제1 전극(E1)은 화소 전극으로 불릴 수 있다. 제1 전극(E1)은 평탄화층(182) 및 패시베이션층(181)에 형성된 접촉 구멍을 통해 트랜지스터(TR)의 제2 전극(DE)과 연결되어 발광 다이오드(LED)의 휘도를 제어하는 데이터 전압을 인가받을 수 있다. 제1 전극(E1)은 패시베이션층(181)과 평탄화층(182)에 위치할 수 있는 도전체를 통해 트랜지스터(TR)의 제2 전극(DE)과 전기적으로 연결될 수도 있다. 제1 전극(E1)이 연결되는 트랜지스터(TR)는 구동 트랜지스터(driving transistor)이거나 구동 트랜지스터와 전기적으로 연결된 트랜지스터일 수 있다. 제1 전극(E1)은 반사성 도전 물질 또는 반투과성 도전 물질로 형성될 수 있고, 투명한 도전 물질로 형성될 수도 있다. 제1 전극(E1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전 물질을 포함할 수 있다. 제1 전극(E1)은 리튬(Li), 칼슘(Ca), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au) 같은 금속 또는 금속 합금을 포함할 수 있다.
평탄화층(182) 위에는 화소 정의층(360)이 위치할 수 있다. 화소 정의층(360)은 격벽으로 불릴 수 있고, 제1 전극(E1)과 중첩하는 개구를 가질 수 있다. 화소 정의층(360)은 폴리메틸메타크릴레이트, 폴리스티렌 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자(예컨대, 폴리이미드), 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
발광 다이오드(LED)의 제1 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 제1 전극(E1) 위에는 발광층(EL) 외에도, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나가 위치할 수 있다.
발광층(EL) 위에는 발광 다이오드의 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)은 공통 전극으로 불릴 수 있다. 제2 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 일함수가 낮은 금속 또는 금속 합금으로 얇게 층을 형성함으로써 광 투과성을 가지도록 할 수 있다. 제2 전극(E2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO)과 같은 투명 도전성 산화물을 포함할 수 있다.
제1 전극(E1), 발광층(EL) 및 제2 전극(E2)은 유기 발광 다이오드 같은 발광 다이오드(LED)를 이룬다. 제1 전극(E1)은 발광 다이오드(LED)의 애노드(anode)일 수 있고, 제2 전극(E2)은 발광 다이오드의 캐소드(cathode)일 수 있다.
제2 전극(E2) 위에는 봉지층(encapsulation layer)(400)이 위치할 수 있다. 봉지층은 발광 다이오드(LED)를 봉지하여 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있다. 봉지층은 하나 이상의 무기층과 하나 이상의 유기층을 포함하는 박막 봉지층일 수 있다. 봉지층 위에는 터치를 감지하기 위한 터치 전극들을 포함하는 터치 센서층(도시되지 않음)이 위치할 수 있다. 터치 센서층 위에는 외광 반사를 줄이기 위한 반사 방지층(도시되지 않음)이 위치할 수 있다.
도 6은 일 실시예에 따른 반도체층(AL)의 평면도이고, 도 7은 도 6에서 A-A'선을 따라 취한 일 실시예의 단면도이고, 도 8은 도 6에 도시된 반도체층(AL)의 부분 확대도이다. 도 7은 도 5에 도시되는 표시 패널(10)의 층들 중 반도체층(AL) 아래위로 위치하는 층들을 함께 도시한다.
도 6, 도 7 및 도 8은 도 5를 참고하여 설명한, 트랜지스터(TR)를 구성하는 반도체층(AL)을 구체적으로 도시한다.
반도체층(AL)은 평면도에서 메시 형상일 수 있다. 즉, 반도체층(AL)은 메시 구조(MS)로 형성되고, 메시 구조(MS)에 의해 한정되는 개구들(OP)을 가질 수 있다. 개구들(OP)은 반도체층(AL)의 두께 방향으로 반도체층(AL)을 관통할 수 있다. 개구들(OP)은 반도체층(AL)의 채널 영역과 그 양측의 제1 영역 및 제2 영역에 걸쳐 위치할 수 있다.
메시 구조(MS)는 대략 허니컴(honeycomb) 구조일 수 있다. 즉, 메시 구조(MS)는 육각형의 단위 구조가 연접하여 반복되는 구조를 가질 수 있다. 개구(OP)는 대략 육각형일 수 있다. 허니컴 구조를 구성하는 육각형의 변들 중 두 변이 표시 장치(1)의 벤딩축과 나란하게 배치될 수 있다. 허니컴 구조를 구성하는 육각형의 변들이 모두 표시 장치(1)의 벤딩축과 나란하지 않게 배치될 수도 있다. 개구(OP)는 육각형과 다른 다각형이거나, 원형, 타원형 등의 다양한 형상을 가질 수 있다.
반도체층(AL)의 메시 구조로 인해, 게이트 절연층(140)은 반도체층(AL)의 채널 영역에서 반도체층(AL)의 개구들(OP)을 통해 버퍼층(120)과 접촉할 수 있다. 층간 절연층(160)은 반도체층(AL)의 제1 및 제2 영역에서 반도체층(AL)의 개구들(OP)을 통해 버퍼층(120)과 접촉할 수 있다.
반도체층(AL)의 메시 구조(MS)는 반도체층(AL)의 형성을 위한 패터닝 시 개구들(OP)에 대응하는 부분을 식각함으로써 형성될 수 있다. 예컨대, 반도체층(AL)은 스퍼터링(sputtering), 화학 기상 증착(CVD), 원자층 증착(ALD), 용액 공정 등으로 반도체 물질층을 형성한 후, 포토리소그래피(photolithography) 공정으로 패터닝하여 형성될 수 있다. 통상적으로 패터닝은 반도체 물질층에서 반도체층(AL) 형성 영역을 제외한 부분을 습식 식각, 건식 식각 등의 방법으로 식각하여 개구 없는(solid) 반도체층(AL)을 형성하지만, 일 실시예에 따른 메시 구조(MS)의 반도체층(AL)은 패터닝 시 반도체층(AL) 형성 영역 내의 개구들(OP)에 대응하는 부분을 또한 식각하여 형성될 수 있다.
이와 같이 반도체층(AL)을 메시 구조(MS)로 형성함으로써, 반도체층(AL)에 인가되는 응력을 줄일 수 있다. 또한, 반도체층(AL)에 크랙(crack) 발생 시 크랙이 전파되는 것을 방지할 수 있다. 응력 완화 정도는 허니컴 구조의 폭(WHC)과 길이(LHC)를 조정하여 변경될 수 있다. 예컨대, 폭(WHC)을 줄이거나 길이(LHC)를 증가시킴으로써 응력을 더욱 완화할 수 있다. 다만, 이 경우 전기적 특성이 저하될 수 있으므로, 허용 가능한 전기적 특성 등을 고려하여 폭(WHC)과 길이(LHC)를 조정할 수 있다.
표시 장치(1)에서 제1 및 제2 플랫 영역들(FAa, FAb)에 위치하는 반도체층(AL)은 표시 장치(1)의 폴딩 시 변형되지 않을 수 있으므로, 벤더블 영역(BA)에 위치하는 반도체층(AL)은 메시 구조(MS)를 갖고, 제1 및 제2 플랫 영역들(FAa, FAb)에 위치하는 반도체층(AL)은 개구 없는 구조를 가질 수 있다. 이와 달리, 제1 및 제2 플랫 영역들(FAa, FAb)에 위치하는 트랜지스터들(TR)과 벤더블 영역(BA)에 위치하는 트랜지스터들(TR) 간에 특성 편차가 발생하지 않도록 표시 장치(1)의 전체 영역에 걸쳐 반도체층(AL)은 메시 구조(MS)를 가질 수도 있다.
주로 폴더블 표시 장치와 관련하여 설명하였지만, 메시 구조(MS)의 반도체층(AL)은 벤더블 표시 장치, 롤러블(rollable) 표시 장치, 스트레쳐블(stretchable) 표시 장치와 같이 벤더블 영역을 포함할 수 있는 플렉서블 표시 장치에 적용될 수 있다.
도 9는 일 실시예에 따른 반도체층의 벤딩 시 응력 분포를 보여주는 도면이고, 도 10은 일 실시예에 따른 반도체층 및 비교예에 따른 반도체층의 벤딩 시 응력 분포를 보여주는 도면이다. 각각의 도면은 반도체층의 기계적 변형에 따른 응력 변화에 관한 시뮬레이션 결과를 보여주며, 도면에서 적색으로 갈수록 응력이 증가하는 것을 나타낸다.
도 1 내지 도 8과 함께 도 9를 참고하면, 예컨대 표시 장치(1)의 벤더블 영역(BA)이 벤딩축(BX)을 중심으로 벤딩되면, 벤더블 영역(BA)에 위치하는 트랜지스터의 반도체층 또한 벤딩축(BX)을 중심으로 벤딩될 수 있다. 이때, 반도체층의 메시 구조에서 벤딩축(BX)과 교차하는 부분은 응력이 높게 나타나지만 (예컨대, 최대 약 0.4GPa), 벤딩축(BX)과 나란한 부분은 응력이 감소하는 것을 알 수 있다.
도 10을 참고하면, 좌측 도면은 일 실시예에 따른 반도체층의 응력 분포를 나타내고, 우측 도면은 비교예에 따른 반도체층의 응력 분포를 나타낸다. 비교예에 따른 반도체층은 개구 없는 통상적인 구조이다. 비교예에 따른 반도체층은 벤딩축(BX)과 교차하는 부분은 물론, 벤딩축(BX)과 나란한 부분도 응력이 높게 나타난다. 반면, 일 실시예에 따른 반도체층은 전술한 바와 같이, 벤딩축(BX)과 나란한 부분의 응력이 낮게 나타난다. 또한, 일 실시예에 따른 반도체층은 개구들로 인해 응력이 인가되는 면적이 감소한다. 이에 따라 표시 장치의 벤딩 또는 폴딩 시 벤더블 영역(BA)에 위치하는 반도체층에 인가되는 응력이 감소하므로, 반도체층에서 크랙이 발생하는 것을 방지하거나 줄일 수 있고, 표시 장치의 기계적 신뢰성을 개선할 수 있다.
도 11은 일 실시예에 따른 반도체층 및 비교예에 따른 반도체층에서 크랙 발생 시 크랙의 전파를 보여주는 도면이다.
도 11을 참고하면, 좌측 도면은 일 실시예에 따른 반도체층에 관한 것이고, 우측 도면은 비교예에 따른 반도체층에 관한 것이다. 비교예에 따른 반도체층의 어떤 지점에서 크랙이 발생하면, 크랙은 적어도 한 방향으로 전파될 수 있다. 이로 인해, 반도체층의 저항이 증가하거나 반도체층을 통해 전류가 흐르지 못할 수 있다. 일 실시예에 따른 반도체층에서는 크랙이 발생하더라도 크랙 발생 지점에 인접한 영역, 즉 크랙이 전파될 수 있는 영역에 개구가 형성되어 있으므로, 크랙 전파를 억제할 수 있다. 반도체층에서 크랙 발생 부분이 단절되더라도 다른 부분은 메시 구조에 의해 연결되어 있으므로, 반도체층을 통해 전류가 흐를 수 있다.
도 12, 도 13 및 도 14는 각각 일 실시예에 따른 반도체층(AL)의 평면도이다.
트랜지스터(TR)의 반도체층(AL)의 메시 형상은 전술한 허니컴 형상 외에도 다양한 형상을 가질 수 있다. 예컨대, 메시 구조(MS)가 도 12에 도시된 바와 같이 대략 삼각형의 단위 구조가 반복되는 구조이거나, 도 13 및 도 14에 도시된 바와 같이 대략 사각형의 단위 구조가 반복되는 구조일 수 있다. 이 외에도, 메시 구조(MS)가 오각형, 육각형(전술한 허니컴 구조), 칠각형, 팔각형 등 다각형의 단위 구조가 반복되는 구조일 수 있다. 메시 구조(MS)를 형성하는 다각형 단위 구조의 변의 방향은 도 13에 도시된 바와 같이, 벤딩축(BX)과 대략 평행하거나 수직을 수 있고, 도 12 및 도 14에 도시된 바와 같이 벤딩축(BX)과 경사질 수 있다.
반도체층(AL)의 메시 구조(MS)가 어떤 형상이더라도, 또한 메시 구조(MS)의 형상이 벤딩축(BX)에 대하여 어떤 방향으로 배치되더라도, 반도체층(AL)에 인가되는 응력을 완화하여 반도체층(AL)의 열화나 크랙 발생을 억제할 수 있다. 또한, 반도체층(AL)에 크랙이 발생하더라도 크랙이 전파되는 것을 억제할 수 있으므로, 표시 장치(1)의 벤딩, 폴딩 같은 변형으로 인해 트랜지스터(TR)의 전기적 특성이 저하되는 것을 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1: 표시 장치 10: 표시 패널
111: 배리어층 120: 버퍼층
140: 게이트 절연층 160: 층간 절연층
AL: 반도체층 BA: 벤더블 영역
BX: 벤딩축 DA: 표시 영역
FAa, FAb: 플랫 영역 LED: 발광 다이오드
MS: 메시 구조 OP: 개구
PX: 화소 TR: 트랜지스터

Claims (20)

  1. 기판, 그리고
    상기 기판 위에 위치하며 반도체층을 포함하는 트랜지스터
    를 포함하며,
    상기 반도체층은 복수의 개구를 가지는 표시 장치.
  2. 제1항에서,
    상기 반도체층은 메시 구조를 포함하는 표시 장치.
  3. 제2항에서,
    상기 메시 구조는 다각형 단위 구조가 연접하여 반복되는 구조인 표시 장치.
  4. 제2항에서,
    상기 메시 구조는 허니컴 구조인 표시 장치.
  5. 제1항에서,
    상기 복수의 개구는 상기 반도체층의 두께 방향으로 상기 반도체층을 관통하는 표시 장치.
  6. 제1항에서,
    상기 기판과 상기 반도체층 사이에 위치하는 버퍼층,
    상기 반도체층 위에 위치치하는 게이트 절연층, 그리고
    상기 게이트 절연층 위에 위치하는 상기 트랜지스터의 게이트 전극
    을 더 포함하며,
    상기 게이트 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉하는 표시 장치.
  7. 제6항에서,
    상기 게이트 전극 위에 위치하는 층간 절연층,
    상기 층간 절연층 위에 위치하는 상기 트랜지스터의 제1 전극 및 제2 전극
    을 더 포함하며,
    상기 층간 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉하는 표시 장치.
  8. 제7항에서,
    상기 제1 전극 및 상기 제2 전극 위에 위치하는 평탄화층,
    상기 평탄화층 위에 위치하며 상기 제1 전극 또는 상기 제2 전극에 전기적으로 연결된 전극을 포함하는 발광 다이오드
    를 더 포함하는 표시 장치.
  9. 제1항에서,
    상기 기판은 벤더블 영역을 포함하고,
    상기 반도체층은 상기 벤더블 영역에 위치하는 표시 장치.
  10. 제9항에서,
    상기 기판은 플랫 영역을 더 포함하고,
    상기 플랫 영역에 위치하는 트랜지스터는 개구 없는 반도체층을 포함하는 표시 장치.
  11. 기판,
    상기 기판 위에 위치하는 버퍼층,
    상기 버퍼층 위에 위치하며 복수의 개구를 가진 트랜지스터의 반도체층,
    상기 반도체층 위에 위치하는 게이트 절연층, 그리고
    상기 게이트 절연층 위에 위치하는 상기 트랜지스터의 게이트 전극
    을 포함하는 표시 장치.
  12. 제11항에서,
    상기 반도체층은 메시 구조를 포함하는 표시 장치.
  13. 제12항에서,
    상기 메시 구조는 다각형 단위 구조가 연접하여 반복되는 구조인 표시 장치.
  14. 제12항에서,
    상기 메시 구조는 허니컴 구조인 표시 장치.
  15. 제11항에서,
    상기 복수의 개구는 상기 반도체층의 두께 방향으로 상기 반도체층을 관통하는 표시 장치.
  16. 제11항에서,
    상기 게이트 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉하는 표시 장치.
  17. 제16항에서,
    상기 게이트 전극 위에 위치하는 층간 절연층,
    상기 층간 절연층 위에 위치하는 상기 트랜지스터의 제1 전극 및 제2 전극
    을 더 포함하며,
    상기 층간 절연층은 상기 복수의 개구 중 하나 이상의 개구를 통해 상기 버퍼층과 접촉하는 표시 장치.
  18. 제17항에서,
    상기 제1 전극 및 상기 제2 전극 위에 위치하는 평탄화층,
    상기 평탄화층 위에 위치하며 상기 제1 전극 또는 상기 제2 전극에 전기적으로 연결된 전극을 포함하는 발광 다이오드
    를 더 포함하는 표시 장치.
  19. 제11항에서,
    상기 기판은 벤더블 영역을 포함하고,
    상기 반도체층은 상기 벤더블 영역에 위치하는 표시 장치.
  20. 제19항에서,
    상기 기판은 플랫 영역을 더 포함하고,
    상기 플랫 영역에 위치하는 트랜지스터는 개구 없는 반도체층을 포함하는 표시 장치.
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