KR20210016114A - 표시 장치 - Google Patents

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KR20210016114A
KR20210016114A KR1020190093017A KR20190093017A KR20210016114A KR 20210016114 A KR20210016114 A KR 20210016114A KR 1020190093017 A KR1020190093017 A KR 1020190093017A KR 20190093017 A KR20190093017 A KR 20190093017A KR 20210016114 A KR20210016114 A KR 20210016114A
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active layer
oxide
insulating layer
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KR1020190093017A
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박준석
김명화
김태상
김형준
문연건
박근철
손상우
임준형
전경진
최혜림
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치된 버퍼막, 상기 버퍼막 상에 배치되고 산화물 반도체를 포함하는 제1 반도체층으로서, 제1 활성층을 포함하는 제1 반도체층, 상기 제1 반도체층 및 상기 버퍼막 상에 배치되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층으로서, 제2 활성층 및 상기 제1 활성층 상에 배치된 제1 산화물층을 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치되는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 배치되고, 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되되, 상기 제1 반도체층과 중첩하지 않는 층간 절연막, 상기 층간 절연막 및 상기 제2 반도체층 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제1 보호막 및 상기 제1 보호막 상에 배치되고, 소스 전극, 드레인 전극 및 도전 패턴을 포함하는 제3 도전층을 포함하고, 상기 제2 활성층은 상기 제1 활성층과 중첩하지 않는다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 산화물층을 포함하는 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박층 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있으며, 8K UHD(8K Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 개발되고 있다. UHD는 3840×2160 해상도를 나타내며, 8K UHD는 7680×4320 해상도를 나타낸다.
고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 화소들 각각의 구동 전류가 감소할 수 있으며, 이로 인해 화소들 각각의 구동 트랜지스터의 구동 전압 범위가 줄어들 수 있다.
본 발명이 해결하고자 하는 과제는 활성층 및 산화물 반도체를 갖는 산화물층을 포함하는 구동 트랜지스터와, 상기 산화물층을 포함하지 않고, 활성층이 구동 트랜지스터의 활성층과 다른 층에 배치된 스위칭 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 버퍼막, 상기 버퍼막 상에 배치되고 산화물 반도체를 포함하는 제1 반도체층으로서, 제1 활성층을 포함하는 제1 반도체층, 상기 제1 반도체층 및 상기 버퍼막 상에 배치되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층으로서, 제2 활성층 및 상기 제1 활성층 상에 배치된 제1 산화물층을 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치되는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 배치되고, 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되되, 상기 제1 반도체층과 중첩하지 않는 층간 절연막, 상기 층간 절연막 및 상기 제2 반도체층 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제1 보호막 및 상기 제1 보호막 상에 배치되고, 소스 전극, 드레인 전극 및 도전 패턴을 포함하는 제3 도전층을 포함하고, 상기 제2 활성층은 상기 제1 활성층과 중첩하지 않는다.
상기 제1 반도체층 및 상기 제2 반도체층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 게이트 절연막은 상기 제2 활성층과 상기 버퍼막 사이에도 배치되고, 상기 제2 활성층은 상기 제1 게이트 절연막 상에 직접 배치되며 상기 제1 활성층보다 상부에 배치될 수 있다.
상기 제2 도전층은 상기 제1 산화물층 상에 배치되고 상기 제1 활성층과 두께 방향으로 중첩하는 제1 게이트 전극을 포함하고, 상기 제1 도전층은 상기 제2 게이트 절연막 상에 배치되어 상기 제2 활성층과 두께 방향으로 중첩하는 제2 게이트 전극을 포함할 수 있다.
상기 제2 도전층은 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제1 소스 전극은 상기 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 활성층의 일 측과 접촉하고, 상기 제1 드레인 전극은 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 활성층의 타 측과 접촉할 수 있다.
상기 기판과 상기 버퍼막 사이에 배치된 차광층을 더 포함하고, 상기 차광층은 상기 제1 활성층 하부에 배치된 제1 차광층 및 상기 제2 활성층 하부에 배치된 제2 차광층을 포함할 수 있다.
상기 제1 소스 전극은 상기 제1 보호막과 상기 버퍼막을 관통하는 제3 컨택홀을 통해 상기 제1 차광층과 접촉할 수 있다.
상기 제1 도전층은 제2 소스 전극 및 제2 드레인 전극을 포함하고, 상기 제2 소스 전극은 상기 층간 절연막을 관통하는 제4 컨택홀을 통해 상기 제2 활성층의 일 측과 접촉하고, 상기 제2 드레인 전극은 상기 층간 절연막을 관통하는 제5 컨택홀을 통해 상기 제2 활성층의 타 측과 접촉할 수 있다.
상기 도전 패턴은 상기 제1 보호막을 관통하는 제6 컨택홀을 통해 상기 제2 소스 전극과 접촉하는 제1 도전 패턴 및 상기 제1 보호막을 관통하는 제7 컨택홀을 통해 상기 제2 드레인 전극과 접촉하는 제2 도전 패턴을 포함할 수 있다.
상기 제3 도전층 상에 배치되는 제2 보호막을 더 포함할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층의 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Gallium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터 및 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 구동 트랜지스터에 인가하기 위한 스위칭 트랜지스터를 포함하며, 상기 구동 트랜지스터는 산화물 반도체를 갖는 제1 활성층 및 상기 제1 활성층 상에 배치되고 산화물 반도체를 갖는 제1 산화물층을 포함하고, 상기 스위칭 트랜지스터는 상기 제1 산화물층과 동일한 산화물 반도체를 갖는 제2 활성층을 포함하고, 상기 제1 활성층 상에 배치되는 제1 게이트 절연막과 상기 제2 활성층 상에 배치되는 제2 게이트 절연막은 서로 다른 층에 배치된다.
상기 제1 활성층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf)을 포함할 수 있다.
상기 제1 산화물층 및 상기 제2 활성층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함할 수 있다.
상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 상부에 배치될 수 있다.
상기 제1 게이트 절연막은 상기 제2 활성층 하부에도 배치되고, 상기 제2 활성층은 상기 제1 게이트 절연막 상에 직접 배치될 수 있다.
상기 구동 트랜지스터는 상기 제1 산화물층 상에 배치되고 상기 제1 활성층과 두께방향으로 중첩하는 제1 게이트 전극을 포함하고, 상기 스위칭 트랜지스터는 상기 제2 게이트 절연막 상에 배치되고 상기 제2 활성층과 두께방향으로 중첩하는 제2 게이트 전극을 포함할 수 있다.
상기 구동 트랜지스터는 상기 제1 활성층 상에 배치된 제1 보호막을 관통하는 제1 컨택홀을 통해 상기 제1 활성층의 일 측과 접촉하는 제1 소스 전극; 및 상기 제1 보호막을 관통하는 제2 컨택홀을 통해 상기 제1 활성층의 타 측과 접촉하는 제1 드레인 전극을 포함할 수 있다.
상기 스위칭 트랜지스터는 상기 제2 활성층 상에 배치된 층간 절연막을 관통하는 제3 컨택홀을 통해 상기 제2 활성층의 일 측과 접촉하는 제2 소스 전극; 및 상기 층간 절연막을 관통하는 제4 컨택홀을 통해 상기 제2 활성층의 타 측과 접촉하는 제2 드레인 전극을 포함할 수 있다.
상기 제1 보호막은 상기 제2 소스 전극 및 상기 제2 드레인 전극 상에도 배치되고, 상기 제2 소스 전극은 상기 제1 보호막을 관통하는 제5 컨택홀을 통해 상기 제1 보호막 상에 배치된 제1 도전 패턴과 접촉하고, 상기 제2 드레인 전극은 상기 제1 보호막을 관통하는 제6 컨택홀을 통해 상기 제1 보호막 상에 배치된 제2 도전 패턴과 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 각 화소가 활성층 및 활성층에 산소를 공급할 수 있는 산화물층을 포함하는 구동 트랜지스터와, 하나의 산화물 반도체층을 포함하여 산화물층을 포함하지 않는 스위칭 트랜지스터를 포함할 수 있다. 구동 트랜지스터와 스위칭 트랜지스터의 활성층은 서로 다른 층에 배치될 수 있고, 이들 상에 배치된 게이트 절연막도 서로 다른 층에 배치될 수 있다.
이에 따라, 구동 트랜지스터는 산소 공급층의 산화물 반도체를 더 포함하여 각 화소의 구동을 위해 넓은 범위의 구동 전압을 확보할 수 있고, 스위칭 트랜지스터는 채널 영역에서 높은 전자 이동도를 가질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다.
도 6은 일 실시예에 따른 제1 스위칭 트랜지스터를 나타내는 평면도이다.
도 7은 도 5의 I-I'선 및 도 6의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 8 및 도 9는 일 실시예에 따른 제1 스위칭 트랜지스터의 게이트 전압에 따른 구동 전류를 나타내는 그래프이다.
도 10은 일 실시예에 따른 표시 장치의 일부를 나타내는 개략적인 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다.
도 12 내지 도 26은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 27은 다른 실시예에 따른 표시 장치의 제1 스위칭 트랜지스터를 나타내는 평면도이다.
도 28은 도 5의 I-I'선 및 도 27의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 29는 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 30은 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 31은 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 32 및 도 33은 도 31의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 34는 다른 실시예에 따른 표시 장치의 일부를 나타내는 개략적인 단면도이다.
도 35 및 도 36은 다른 실시예에 따른 제2 스위칭 트랜지스터를 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(1) 및 표시 영역(DA)이 예시되어 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다. 표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 제1 방향(DR1)에 대해 기울어진 마름모 형상일 수도 있다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 통합 구동부(20) 및 스캔 구동부(SDR)를 포함한다. 통합 구동부(20)는 타이밍 제어부와 데이터 구동부를 포함할 수 있다.
표시 패널(10)은 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(10)의 영상이 보일 수 있다.
표시 영역(DA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 접속되는 스캔 라인(SCL)들, 데이터 라인(DTL)들, 및 전원 라인들이 배치될 수 있다. 스캔 라인(SCL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 라인(DTL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 화소(PX)들 각각은 스캔 라인(SCL)들 중 적어도 어느 하나와 데이터 라인(DTL)들 중 어느 하나에 접속될 수 있다.
화소들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 스위칭 트랜지스터는 스캔 라인(SCL)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 데이터 라인(DTL)의 데이터 전압은 구동 트랜지스터의 게이트 전극에 인가될 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(10)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SCL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(SDR) 및 데이터 라인(DTL)들과 라우팅 라인(RL)들 사이에 접속되는 데이터 전압 분배 회로(DMUX)가 배치될 수 있다. 또한, 비표시 영역(NDA)에는 통합 구동부(20)와 전기적으로 연결되는 패드(DP)들이 배치될 수 있다. 이 경우, 통합 구동부(20)와 패드(DP)들은 표시 패널(10)의 일 측 가장자리에 배치될 수 있다.
통합 구동부(20)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 통합 구동부(20)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 라우팅 라인(RL)들과 데이터 전압 분배 회로(DMUX)를 통해 데이터 라인(DTL)들에 공급한다. 또한, 통합 구동부(20)는 스캔 제어 라인(CWL)을 통해 스캔 구동부(SDR)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(SDR)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(PX)들이 선택되며, 선택된 화소(PX)들에 데이터 전압들이 공급된다. 또한, 통합 구동부(20)는 전원 라인들에 전원 전압들을 공급할 수 있다.
통합 구동부(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역에서 표시 패널(10) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 통합 구동부(20)는 별도의 회로 보드 상에 장착될 수 있다.
패드(DP)들은 통합 구동부(20)에 전기적으로 연결될 수 있다. 도면에 도시하지 않았으나, 회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 표시 패널(10)의 하부로 벤딩(bending)될 수 있다. 이 경우, 회로 보드의 일 측은 표시 패널(10)의 일 측 가장자리에 부착되며, 타 측은 표시 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
스캔 구동부(SDR)는 적어도 하나의 스캔 제어 라인(CWL)을 통해 통합 구동부(20)에 연결되어 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(SDR)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SCL)들에 순차적으로 출력할 수 있다. 도 2에서는 스캔 구동부(SDR)가 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(SDR)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
데이터 전압 분배 회로(DMUX)는 라우팅 라인(RL)들과 데이터 라인(DTL)들 사이에 연결될 수 있다. 데이터 전압 분배 회로(DMUX)에 접속된 라우팅 라인(RL)들의 개수와 데이터 라인(DTL)들의 개수는 1:q (q는 2 이상의 정수)일 수 있다. 데이터 전압 분배 회로(DMUX)는 하나의 라우팅 라인(RL)들에 인가되는 데이터 전압들을 복수의 데이터 라인(DTL)들로 분배하는 역할을 할 수 있다.
전원 공급 회로는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로는 메인 전원으로부터 표시 패널(10)의 발광 소자(EL)들을 구동하기 위한 제1 전원 전압과 제2 전원 전압을 생성하여 표시 패널(10)의 제1 전압 라인(ELVDL, 도 3에 도시)과 제2 전압 라인(ELVSL, 도 3에 도시)에 공급할 수 있다. 또한, 전원 공급 회로는 메인 전원으로부터 통합 구동부(20)와 스캔 구동부(SDR)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
전원 공급 회로는 집적 회로로 형성되어 회로 보드 상에 장착될 수 있으나, 이에 제한되지 않는다. 예를 들어, 전원 공급 회로는 통합 구동부(20)에 통합 형성될 수 있다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 3을 참조하면, 화소(PX)는 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(SCT), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 3에서는 각 화소(PX)가 하나의 구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT)와 하나의 커패시터(Cst)를 갖는 2T1C(2Transistor - 1Capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 각 화소(PX)는 더 많은 수의 트랜지스터들과 복수의 커패시터들을 포함할 수 있다.
구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT)는 P 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT)가 N타입 MOSFET인 경우를 예시하여 설명한다.
구동 트랜지스터(DRT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자(EL)에 구동 전류를 공급함으로써 발광할 수 있다. 즉, 구동 트랜지스터(DRT)는 구동 트랜지스터일 수 있다. 구동 트랜지스터(DRT)의 게이트 전극은 제1 스위칭 트랜지스터(SCT)의 소스 전극에 접속되고, 소스 전극은 발광 소자(EL)의 제1 전극에 접속되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 접속될 수 있다.
제1 스위칭 트랜지스터(SCT)는 스캔 라인(SCL)으로부터 스캔 신호가 인가되는 경우 턴-온되어, 데이터 라인(DTL)의 데이터 전압은 구동 트랜지스터(DRT)의 게이트 전극에 인가될 수 있다. 즉, 제1 스위칭 트랜지스터(SCT)는 스위칭 트랜지스터일 수 있다. 제1 스위칭 트랜지스터(SCT)의 게이트 전극은 스캔 라인(SCL)에 접속되고, 소스 전극은 구동 트랜지스터(DRT)의 게이트 전극에 접속되며, 드레인 전극은 데이터 라인(DTL)에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극과 소스 전극 사이에 연결될 수 있다. 이로 인해, 커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(EL)는 구동 트랜지스터(DRT)의 구동 전류에 따라 발광할 수 있다. 발광 소자(EL)는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 발광 소자(EL)의 제1 전극은 구동 트랜지스터(DRT)의 소스 전극에 접속되고, 제2 전극은 제1 전원 전압보다 낮은 제2 전원 전압이 인가되는 제2 전원 라인(ELVSL)에 접속될 수 있다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 4를 참조하면, 화소(PX)는 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(SCT), 센싱 트랜지스터(SST), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 4에서는 각 화소(PX)가 하나의 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(SCT) 및 센싱 트랜지스터(SST)와 하나의 커패시터(Cst)를 갖는 3T1C(3Transistor - 1Capacitor) 구조인 것을 도시하고 있다. 도 4의 회로도는 도 3의 회로도에 비하여 센싱 트랜지스터(SST)와 레퍼런스 라인(RVL)을 더 포함하는 것을 제외하고는 동일하다.
도 4의 회로도는 센싱 트랜지스터(SST)와 레퍼런스 라인(RVL)을 포함하는 보상회로를 더 포함할 수 있다. 보상회로는 구동 트랜지스터인 구동 트랜지스터(DRT)의 문턱전압 등을 보상하기 위해, 각 화소(PX) 내에 추가된 회로이다.
센싱 트랜지스터(SST)는 구동 트랜지스터(DRT)의 소스 전극과 발광 소자(EL)의 제1 전극 사이에 접속될 수 있다. 센싱 트랜지스터(SST)의 게이트 전극은 센싱신호 라인(SSL)에 접속되고, 드레인 전극은 레퍼런스 라인(RVL)에 접속되고, 소스 전극은 커패시터(Cst)의 일 단에 접속될 수 있다. 센싱 트랜지스터(SST)는 센싱신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 레퍼런스 라인(RVL)을 통해 전달되는 기준 전압을 구동 트랜지스터(DRT)의 소스 전극에 공급하거나 구동 트랜지스터(DRT)의 소스 전극의 전압 또는 전류를 감지할 수 있도록 동작한다.
레퍼런스 라인(RVL)은 스캔 구동부(SDR)에 연결될 수 있다. 이 경우, 스캔 구동부(SDR)는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 각 화소(PX)의 구동 트랜지스터(DRT)의 소스 전극을 센싱하고, 센싱 결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터인 제1 스위칭 트랜지스터(SCT)와 센싱 트랜지스터인 센싱 트랜지스터(SST)는 동일한 시간에 턴온될 수 있다. 이 경우, 스캔 구동부(SDR)의 시분할 방식에 따라 레퍼런스 라인(RVL)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리된다.
그 외에, 센싱 결과에 따른 보상 대상은 디지털 형태의 데이터 신호, 아날로그 형태의 데이터 신호 또는 감마 등이 될 수 있다. 또한, 센싱 결과를 기반으로 보상 신호 등을 생성하는 보상 회로는 스캔 구동부(SDR)의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
다만, 이에 제한되지 않는다. 도 3 및 도 4에서는 2T1C 구조 및 3T1C 구조의 화소(PX)를 일 예로 설명하였으나, 더 많은 수의 트랜지스터 또는 커패시터 등을 포함할 수 있다. 이에 대한 설명은 생략하기로 한다.
이하에서는 각 화소(PX)에 배치되는 트랜지스터들의 구조 및 배치에 대하여 설명하기로 한다.
도 5는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다. 도 6은 일 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다. 도 7은 도 5의 I-I'선 및 도 6의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 5 내지 도 7을 참조하면, 표시 패널(10)은 복수의 도전층 및 복수의 반도체층을 포함할 수 있다. 표시 패널(10)은 제1 기판(110), 버퍼막(120), 제1 게이트 절연막(130), 제2 게이트 절연막(140), 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(SCT), 제1 층간 절연막(150), 제1 보호막(160), 제1 평탄화막(180), 제1 전극(191), 유기 발광층(192), 제2 전극(193), 화소 정의막(195) 및 봉지층(196)을 포함한다.
도 5 내지 도 7에서는 화소(PX)의 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)가 코플라나(coplanar) 구조로 형성된 것을 도시하고 있다. 코플라나 구조는 게이트 전극이 활성층의 상부에 형성된 상부 게이트(top gate) 구조를 가진다. 다만, 이에 제한되는 것은 아니며, 각 화소(PX)의 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)는 게이트 전극이 활성층의 하부에 형성된 하부 게이트(bottom gate) 구조를 가질 수 있다. 이하, 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)에 대하여 상세히 설명하기로 한다.
일 실시예에 따르면, 표시 패널(10)의 표시 영역(DA)에는 복수의 화소(PX)들이 배치되고, 각 화소(PX)는 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)를 포함할 수 있다. 각 화소(PX)의 구동 트랜지스터(DRT)는 제1 활성층(350), 제1 산화물층(370), 제1 게이트 전극(310), 제1 소스 전극(330), 및 제1 드레인 전극(340)을 포함한다. 화소(PX)의 제1 스위칭 트랜지스터(SCT)는 제2 활성층(450), 제2 게이트 전극(410), 제2 소스 전극(430) 및 제2 드레인 전극(440)을 포함한다. 또한, 각 화소(PX)는 제1 스위칭 트랜지스터(SCT)의 제2 소스 전극(430)과 접촉하는 제1 도전 패턴(630) 및 제2 드레인 전극(440)과 접촉하는 제2 도전 패턴(640)을 더 포함할 수 있다.
일 실시예에 따른 표시 장치(1)는 산화물 반도체를 갖는 제1 반도체층과 제2 반도체층을 포함할 수 있다. 제1 반도체층은 제1 활성층(350)을 포함하고, 제2 반도체층은 제1 산화물층(370)과 제2 활성층(450)을 포함할 수 있다. 제1 반도체층의 산화물 반도체는 제2 반도체층의 산화물 반도체와 동일한 재료를 포함할 수 있다. 다만, 이에 제한되지 않고 이들은 서로 다른 산화물 반도체를 포함할 수 있다.
예시적인 실시예예서, 제1 반도체층과 제2 반도체층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 제1 반도체층과 제2 반도체층의 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Gallium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 제1 반도체층과 제2 반도체층은 상기한 산화물 반도체들 중 어느 하나를 포함할 수 있고, 이들은 서로 동일하거나 다른 산화물 반도체를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다. 이하에서는 제1 반도체층과 제2 반도체층이 갖는 재료에 대한 설명은 생략하기로 하고, 배치 구조에 대하여 자세히 설명하기로 한다.
제1 기판(110)은 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)가 형성되는 영역을 제공할 수 있다. 제1 기판(110)은 플라스틱(Plastic) 또는 유기(Glass)로 이루어질 수 있다.
제1 기판(110) 상에는 차광층이 배치된다. 차광층은 적어도 구동 트랜지스터(DRT)의 제1 활성층(350)과 중첩하는 제1 차광층(360)을 포함할 수 있고, 제1 차광층(360)은 후술할 바와 같이 구동 트랜지스터(DRT)의 제1 소스 전극(330)과 연결될 수 있다.
구체적으로, 제1 차광층(360)은 제1 기판(110)으로부터 광이 제1 활성층(350)에 입사되는 것을 차단하여 제1 활성층(350)에 흐르는 누설 전류를 방지할 수 있다. 제1 차광층(360)의 일 방향으로 측정된 폭은 제1 활성층(350)의 일 방향으로 측정된 폭보다 길 수 있다. 다만, 이에 제한되지 않으며, 제1 차광층(360)은 제1 활성층(350)의 폭보다 짧되, 적어도 제1 활성층(350)의 채널 영역(350c)의 폭보다는 길 수 있다. 제1 차광층(360)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
버퍼막(120)은 제1 기판(110)과 차광층 상에 배치된다. 버퍼막(120)은 제1 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)를 보호할 수 있다. 버퍼막(120)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼막(120)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
버퍼막(120) 상에는 제1 반도체층이 배치된다. 제1 반도체층은 구동 트랜지스터(DRT)의 제1 활성층(350)을 포함할 수 있다. 구체적으로, 제1 활성층(350)은 버퍼막(120) 상에서 제1 차광층(360)과 중첩하도록 배치될 수 있다.
제1 활성층(350)은 제1 도체화 영역(350a), 제2 도체화 영역(350b), 및 채널 영역(350c)을 포함할 수 있다. 채널 영역(350c)은 제1 도체화 영역(350a)과 제2 도체화 영역(350b) 사이에 배치될 수 있다. 제1 도체화 영역(350a)과 제2 도체화 영역(350b)은 후술하는 소스 전극(330) 및 드레인 전극(340)이 접촉할 수 있다.
구동 트랜지스터(DRT)의 제1 활성층(350)은 게이트 절연막으로부터 수소가 유입되어 많은 수의 캐리어(carrier)를 가질 수 있다. 제1 활성층(350)에 캐리어 수가 증가하면 높은 이동도를 가질 수 있고, 구동 트랜지스터(DRT)로써 우수한 소자 특성을 확보할 수 있다. 다만, 제1 활성층(350)이 많은 수의 캐리어를 가질 경우, 문턱전압(Vth)의 쉬프트 현상이 발생하게 되고, 제1 활성층(350)의 채널 영역(350c)의 길이가 짧을수록 문턱 전압(Vth)의 쉬프트 현상이 심화될 수 있다.
이를 방지하기 위해, 일 실시예에 따르면 구동 트랜지스터(DRT)는 제1 활성층(350) 상에 배치되는 제1 산화물층(370)을 포함할 수 있다. 제1 산화물층(370)은 제1 활성층(350)에 산소를 공입할 수 있고, 제1 활성층(350)의 캐리어 농도를 적정 수준으로 유지할 수 있다. 이에 따라, 구동 트랜지스터(DRT)는 제1 활성층(350)의 채널 영역(350c)이 짧은 길이를 갖더라도 우수한 소자 특성을 가질 수 있다. 보다 자세한 설명은 후술하기로 한다.
제1 반도체층 및 버퍼막(120) 상에는 제1 게이트 절연막(130)이 배치된다. 제1 게이트 절연막(130)은 적어도 제1 활성층(350) 상에 배치되고, 버퍼막(120) 상에도 배치될 수 있다. 구체적으로 제1 게이트 절연막(130)은 제1 활성층(350)의 채널 영역(350c)과 중첩하는 영역을 포함하여 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450)이 배치되는 영역에 위치한 버퍼막(120) 상에도 배치될 수 있다. 제1 활성층(350)의 채널 영역(350c)과 중첩하도록 배치된 제1 게이트 절연막(130) 상에는 제1 산화물층(370)이 배치되고, 버퍼막(120) 상에 배치된 제1 게이트 절연막(130) 상에는 제2 활성층(450)이 배치될 수 있다. 일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)의 활성층들이 서로 다른 층에 배치될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)의 활성층들은 모두 버퍼막(120) 상에 배치될 수도 있다.
한편, 도면에서는 제1 게이트 절연막(130)이 제1 게이트 전극(310)과 제1 활성층(350) 사이에서 제1 활성층(350) 상면 일부에만 배치된 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 게이트 절연막(130)은 제1 활성층(350)의 상면과 측면들 상에도 형성될 수 있고, 버퍼막(120) 상에서 전면적으로 배치될 수도 있다.
제1 게이트 절연막(130)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연막(130) 상에는 제2 반도체층이 배치될 수 있다. 일 실시예에 따르면, 제2 반도체층은 제2 활성층(450) 및 제1 활성층(350)과 중첩하도록 배치되는 제1 산화물층(370)을 포함할 수 있다.
구체적으로, 제2 활성층(450)은 제1 게이트 절연막(130) 중 제1 활성층(350)과 중첩하지 않는 영역, 즉 버퍼막(120) 상에 배치된 제1 게이트 절연막(130) 상에 배치될 수 있다. 일 실시예에 따른 표시 장치(1)는 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450)이 구동 트랜지스터(DRT)의 제1 활성층(350)과 다른 층에 위치할 수 있다. 예를 들어 제2 활성층(450)은 제1 게이트 절연막(130) 상에 직접 배치되어 제1 활성층(350)보다 상부에 위치할 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 활성층(450)은 버퍼막(120) 상에 직접 배치될 수도 있다.
제1 활성층(350)과 같이, 제2 활성층(450)도 제1 도체화 영역(450a), 제2 도체화 영역(450b), 및 채널 영역(450c)을 포함할 수 있다. 채널 영역(450c)은 제1 도체화 영역(450a)과 제2 도체화 영역(450b) 사이에 배치될 수 있다. 제1 도체화 영역(450a)과 제2 도체화 영역(450b)은 후술하는 소스 전극(430) 및 드레인 전극(440)이 접촉할 수 있다.
또한, 제2 활성층(450)은 제1 활성층(350) 상에 배치되는 제1 산화물층(370)과 동일한 층에 배치되므로, 일 실시예에 따른 제2 활성층(450)은 그 상부에는 제1 산화물층(370)이 배치되지 않을 수 있다. 제1 스위칭 트랜지스터(SCT)는 우수한 소자 특성을 확보하기 위해 제1 산화물층(370)을 포함하지 않을 수 있다. 이에 대한 설명은 후술하기로 한다.
제1 산화물층(370)은 제1 활성층(350) 상에 배치된 제1 게이트 절연막(130) 상에 배치된다. 즉, 제1 산화물층(370)은 일부 영역이 제1 활성층(350)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 산화물층(370)은 적어도 제1 활성층(350)의 채널 영역(350c)과 중첩하도록 배치되고, 제1 산화물층(370)은 일 방향으로 측정된 폭이 제1 활성층(350)의 일 방향으로 측정된 폭보다 짧되, 제1 활성층(350)의 채널 영역(350c)의 폭보다 길 수 있다. 도면에서는 제1 산화물층(370)의 폭이 실질적으로 제1 활성층(350)의 채널 영역(350c)과 동일한 것이 도시되어 있으나, 이에 제한되지 않는다.
제1 산화물층(370)은 제2 활성층(450)과 동일한 재료를 포함하여 동일한 공정에서 형성될 수 있다. 다만, 상술한 바와 같이 제1 반도체층과 제2 반도체층은 서로 동일한 재료를 포함하거나 다른 재료를 포함할 수 있으므로, 제1 산화물층(370)은 제1 활성층(350)과 동일한 산화물 반도체를 포함하거나 다른 산화물 반도체를 포함할 수도 있다.
일 실시예에 따르면, 제1 산화물층(370)은 제1 활성층(350)의 채널 영역(350c)에 산소(O)를 주입하는 산소 공급층일 수 있다. 산화물 반도체는 증착 공정에서 산소 분압에 따라 부분적으로 산소 결함 영역(Vo)이 형성될 수 있다. 산화물 반도체 상에 절연막이 증착될 때, 산소 결함 영역(Vo)으로 수소(H)가 주입될 수 있고, 이는 산화물 반도체의 이동도를 증가시킬 수 있다. 산화물 반도체를 갖는 활성층은 높은 이동도를 가질 수 있도록 산소 결함 영역(Vo)의 수가 클 수 있다. 다만, 이 경우 과도한 캐리어(carrier) 농도의 증가로 구동 트랜지스터(DRT)는 각 화소(PX)를 구동하기 위한 구동 전압의 확보가 어려워질 수 있다. 특히, 구동 트랜지스터(DRT)의 제1 활성층(350)이 짧은 길이의 채널 영역(350c)을 가질 경우, 구동 전압이 더 좁은 범위를 갖게 될 수도 있다.
산화물층은 인접한 다른 층, 예컨대 절연막에 과잉 산소(O)를 공급할 수 있다. 절연막에 공급된 과잉 산소(O)는 산화물 반도체의 채널 영역으로 주입되고, 산소 결함 영역(Vo)에 침투된 수소(H)가 다시 절연막으로 배출될 수 있다. 이 경우, 산화물 반도체에 포함된 캐리어(carrier) 수가 감소하고, 구동 트랜지스터(DRT)의 구동 전압의 범위를 확보할 수 있다.
일 실시예에 따르면, 구동 트랜지스터(DRT)는 제1 활성층(350) 상에 배치된 제1 산화물층(370)을 포함하여 소자 특성을 개선할 수 잇다. 제1 산화물층(370)을 포함하는 구동 트랜지스터(DRT)는 구동 전압-구동 전류 그래프에서 곡선의 기울기가 작아짐에 따라 화소(PX)의 발광 소자(EL)를 구동하기 위해 넓은 범위의 구동 전압을 확보할 수 있다.
일 실시예에 따르면, 제1 산화물층(370)은 제1 활성층(350)의 채널 영역(350c)에 과잉 산소(O)를 주입할 수 있도록 적어도 제1 활성층(350)의 채널 영역(350c)과 중첩할 수 있도록 형성될 수 있다. 제1 게이트 절연막(130) 상에 배치되는 제1 산화물층(370)은 제1 활성층(350) 채널 영역(350c)의 폭보다 큰 폭을 가짐에 따라 채널 영역(350c)의 전 영역과 중첩하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 도면에 도시된 바와 같이 제1 산화물층(370)의 폭은 제1 활성층(350)의 채널 영역(350c)의 폭과 실질적으로 동일할 수도 있다.
한편, 제1 활성층(350)과 제1 산화물층(370)은 서로 동일한 산화물 반도체를 갖더라도 부분적으로 다른 조성비를 가질 수 있다. 제1 활성층(350) 상에 제1 산화물층(370)이 배치됨에 따라 제1 활성층(350)에는 제1 산화물층(370)의 과잉 산소(O)가 주입되고, 산소 결함 영역(Vo)에 존재하던 수소(H)가 배출될 수 있다. 이에 따라, 일 실시예에 따르면, 구동 트랜지스터(DRT)의 제1 활성층(350)은 제1 산화물층(370)보다 높은 산소 함량을 가질 수 있고, 제1 산화물층(370)은 제1 활성층(350)보다 높은 수소 함량을 가질 수 있다. 다만 이에 제한되지 않는다. 제1 반도체층과 제2 반도체층이 서로 다른 산화물 반도체를 갖는 경우, 제1 활성층(350)과 제1 산화물층(370)은 서로 다른 조성비를 가질 수 있으므로, 제1 산화물층(370)의 산소 함량이 더 많을 수도 있다.
또한, 제1 활성층(350)과 제2 활성층(450)은 서로 동일한 산화물 반도체를 갖더라도 부분적으로 다른 조성비를 가질 수도 있다. 제1 활성층(350) 상에는 제1 산화물층(370)이 배치되어 산소를 공급 받을 수 있으나, 제2 활성층(450) 상에는 제1 산화물층(370)이 배치되지 않고 산소를 공급받지 않을 수 있다. 또한, 후술할 바와 같이 제1 활성층(350) 상에 배치되는 제1 게이트 절연막(130)과 제2 활성층(450) 상에 배치되는 제2 게이트 절연막(140)이 서로 다른 공정에서 형성됨에 따라, 제1 활성층(350)과 제2 활성층(450)은 서로 다른 조성비를 가질 수 있다.
일 실시예에 따르면, 제1 활성층(350)은 제2 활성층(450)보다 산소(O)의 함량이 더 클 수 있다. 제1 활성층(350)은 그 상부에 제1 산화물층(370)이 배치됨에 따라 제조 공정 중 산소가 주입되고 수소는 배출될 수 있다. 반면에 제2 활성층(450)은 그 상부에 제1 산화물층(370)이 배치되지 않기 때문에, 산소와 수소의 주입과 배출이 거의 존재하지 않을 수 있다. 제1 활성층(350)과 제2 활성층(450)은 동일한 공정에서 동일한 재료를 포함하여 형성되나, 이후의 공정에서 배치되는 제1 산화물층(370)에 따라 서로 다른 조성을 갖게될 수 있다. 다만, 이에 제한되지 않는다.
제2 반도체층 상에는 제2 게이트 절연막(140)이 배치된다. 구체적으로, 제2 게이트 절연막(140)은 제2 활성층(450) 상에 배치되되, 제1 산화물층(370) 상에는 배치되지 않을 수 있다. 제2 게이트 절연막(140)은 적어도 제2 활성층(450)의 채널 영역(450c)과 중첩하는 영역에 배치될 수 있고, 그 위에는 제2 게이트 전극(410)이 배치될 수 있다.
도면에서는 제2 게이트 절연막(140)이 제2 게이트 전극(410)과 제2 활성층(450) 사이에서 제2 활성층(450) 상면 일부에만 배치된 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제2 게이트 절연막(140)은 제2 활성층(450)의 상면과 측면들 상에도 형성될 수 있고, 버퍼막(120) 상에서 전면적으로 배치될 수도 있다. 제2 게이트 절연막(140)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다. 다만, 이에 제한되지 않는다.
상술한 바와 같이, 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)의 활성층(350, 450)들은 각각 다른 소자 특성을 확보하기 위해 서로 다른 물성을 가질 것이 요구된다. 예를 들어, 구동 트랜지스터(DRT)는 많은 함량의 수소가 유입되어 높은 이동도를 가질 수 있고, 나아가 제1 산화물층(370)을 더 포함하여 짧은 길이의 채널 영역(350c)을 갖더라도 넓은 범위의 구동 전압을 확보할 수 있다.
반면에, 제1 스위칭 트랜지스터(SCT)는 제2 활성층(450)이 적은 양의 산소 결함 영역(Vo)을 가질수록 우수한 소자 특성을 가질 수 있다. 이를 위해, 제2 활성층(450) 상에 배치되는 제2 게이트 절연막(140)은 제2 활성층(450)에 유입되는 수소의 양이 낮아지는 재료를 갖거나 공정을 통해 형성될 수 있다.
일 실시예에 따르면, 제2 활성층(450) 상에는 제1 산화물층(370)이 배치되지 않고, 제1 활성층(350) 상에 배치된 제1 게이트 절연막(130)과 제2 활성층(450) 상에 배치된 제2 게이트 절연막(140)은 서로 다른 증착 공정으로 형성될 수 있다.
제1 게이트 절연막(130)과 제2 게이트 절연막(140)은 실질적으로 동일한 재료를 포함하되, 이를 형성하는 증착 공정의 공정 조건을 조절하여 활성층(350, 450)에 유입되는 수소의 양을 조절할 수 있다. 제1 스위칭 트랜지스터(SCT)는 제2 활성층(450)에 제2 게이트 절연막(140)으로부터 유입되는 수소의 양이 적을수록 더 우수한 소자 특성을 확보할 수 있다.
도 8 및 도 9는 일 실시예에 따른 제1 스위칭 트랜지스터의 게이트 전압에 따른 구동 전류를 나타내는 그래프이다.
도 8은 수소 유입량이 높은 게이트 절연막 증착 공정을 통해 제조된 제1 스위칭 트랜지스터(SCT)의 게이트 전압(Vgs)에 따른 구동 전류(Ids)를 나타내는 그래프이고, 도 9는 수소 유입량이 낮은 게이트 절연막 증착 공정을 통해 제조된 제1 스위칭 트랜지스터(SCT)의 게이트 전압(V)에 따른 구동 전류(A)를 나타내는 그래프이다. 도 8 및 도 9는 제1 스위칭 트랜지스터(SCT)의 게이트 전압(Vgs) 스윕(sweep)을 수차례 반복하였을 때 나타나는 구동 전류(Ids)변화를 측정하여 도시한 것이다.
도 8 및 도 9를 참조하면, 먼저 도 8에 도시된 바와 같이 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450)에 수소 유입량이 높을 경우, 게이트 전압(Vgs) 스윕을 수차례 반복하더라도 구동 전류(Ids) 그래프가 좌측으로 쉬프트되는 것을 알 수 있다(네거티브 쉬프트, Negative shift). 이 경우, 제1 스위칭 트랜지스터(SCT)의 문턱 전압(Vth)이 변하게 됨에 따라 소자 신뢰성이 낮아지고, 추후 스위칭 트랜지스터로써의 소자 특성을 상실할 수도 있다.
반면에 도 9에 도시된 바와 같이, 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450)에 수소 유입량이 낮을 경우, 게이트 전압(Vgs) 스윕을 수차례 반복하더라도 구동 전류(Ids) 그래프의 쉬프트가 최소화 되는 것을 알 수 있다. 즉, 제1 스위칭 트랜지스터(SCT)는 문턱 전압(Vth)의 변화가 적어짐에 따라 소자 신뢰성을 확보할 수 있다.
일 실시예에 따르면, 구동 트랜지스터(DRT)의 제1 활성층(350) 상에 배치되는 제1 게이트 절연막(130)과 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450) 상에 배치되는 제2 게이트 절연막(140)을 서로 다른 공정에서 형성하여 제1 게이트 절연막(130)과 제2 게이트 절연막(140)은 서로 다른 층에 배치될 수 있다. 나아가, 이들은 서로 다른 공정 조건을 통해 형성됨으로써, 제1 스위칭 트랜지스터(SCT)의 소자 특성 및 신뢰성을 향상시킬 수 있다. 제1 게이트 절연막(130) 상에는 제1 산화물층(370)이 배치되고, 구동 트랜지스터(DRT)는 이를 통해 넓은 범위의 구동 전압을 확보할 수 있다.
다시 도 5 내지 도 7을 참조하면, 제2 게이트 절연막(140) 상에는 제1 도전층이 배치된다. 구체적으로, 제1 도전층은 제2 게이트 절연막(140) 상에 배치되는 제2 게이트 전극(410)을 포함할 수 있다. 제2 게이트 전극(410)은 제2 게이트 절연막(140)을 사이에 두고 제2 활성층(450)과 중첩할 수 있다. 예를 들어, 제2 게이트 전극(410)은 제2 활성층(450)의 채널 영역(450c)과 중첩할 수 있다. 제2 게이트 전극(410)의 폭은 제2 활성층(450)의 채널 영역(450c)과 중첩할 수 있을 정도라면 특별히 제한되지 않는다.
몇몇 실시예에서, 제2 게이트 전극(410)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
후술할 바와 같이, 표시 장치(1)의 제조 공정 중, 구동 트랜지스터(DRT)의 제1 게이트 전극(310)과 제1 스위칭 트랜지스터(SCT)의 제2 게이트 전극(410)은 서로 다른 공정에서 형성될 수 있다. 이로 인하여 제1 게이트 전극(310)과 제2 게이트 전극(410)은 서로 다른 층에 배치될 수 있으나, 제한되지 않고, 제1 게이트 전극(310)과 제2 게이트 전극(410)은 동일 층에 배치될 수도 있다.
제1 도전층 상에는 제1 층간 절연막(150)이 배치된다. 구체적으로 제1 층간 절연막(150)은 제2 게이트 전극(410) 상에 배치되되, 제2 반도체층의 일부와는 중첩하지 않도록 배치될 수 있다. 예를 들어, 제1 층간 절연막(150)은 제1 게이트 절연막(130)의 일부, 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450) 및 제2 게이트 전극(410)을 덮되, 구동 트랜지스터(DRT)의 제1 산화물층(370)이 노출되도록 배치될 수 있다. 이에 따라 제1 층간 절연막(150) 상에 배치되는 제2 도전층 중 일부는 제1 산화물층(370) 상에 배치되어 제1 게이트 전극(310)을 이룰 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연막(150)에는 제1 층간 절연막(150)을 관통하여 제2 활성층(450)의 상면 일부를 노출시키는 제4 컨택홀(CT4)과 제1 층간 절연막(150)을 관통하여 제2 활성층(450)의 상면의 다른 일부를 노출시키는 제5 컨택홀(CT5)이 형성될 수 있다. 제4 컨택홀(CT4)은 제2 활성층(450)의 제1 도체화 영역(450a)을 노출하고, 제5 컨택홀(CT5)은 제2 활성층(450)의 제2 도체화 영역(450b)을 노출하도록 형성될 수 있다.
제1 층간 절연막(150)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
한편, 예시적인 실시예에서, 제1 층간 절연막(150)의 상면 중 일부는 다른 영역보다 돌출된 형상을 가질 수 있다. 즉, 제1 층간 절연막(150)은 일부 영역이 다른 영역보다 더 큰 높이를 가질 수 있다. 구체적으로, 제1 층간 절연막(150)은 제4 컨택홀(CT4)과 제5 컨택홀(CT5)이 형성된 영역이 다른 영역보다 더 큰 높이를 가질 수 있다.
후술할 바와 같이, 표시 장치(1)의 제조 공정 중, 제2 도전층을 형성하는 공정에서 제2 소스 전극(430), 제2 드레인 전극(440) 및 제1 게이트 전극(310)이 형성될 수 있다. 이후의 공정에서, 제1 게이트 절연막(130)은 일부 식각되어 제1 활성층(350)과 제1 산화물층(370) 사이, 및 제1 층간 절연막(150) 하부에만 형성될 수 있다. 제1 게이트 절연막(130)을 일부 식각하는 공정에서 제1 층간 절연막(150)의 상면 일부, 예를 들어 제2 소스 전극(430)과 제2 드레인 전극(440)이 형성된 영역을 제외한 영역이 동시에 식각될 수 있다. 이로 인하여 제1 층간 절연막(150)은 상면 중 일부가 다른 영역보다 더 큰 높이를 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연막(150) 상에는 제2 도전층이 배치된다. 제2 도전층은 제1 층간 절연막(150) 상에 배치되는 제2 소스 전극(430)과 제2 드레인 전극(440), 및 제2 반도체층 중 일부, 예를 들어 제1 산화물층(370) 상에 배치되는 제1 게이트 전극(310)을 포함할 수 있다. 상술한 바와 같이 제1 층간 절연막(150)은 제1 활성층(350) 및 제1 산화물층(370)과 중첩하지 않도록 형성되고, 제1 산화물층(370) 상에 배치되는 제1 게이트 전극(310)은 제1 층간 절연막(150)이 형성된 뒤에 배치될 수 있다. 즉, 구동 트랜지스터(DRT)의 제1 게이트 전극(310)은 제1 스위칭 트랜지스터(SCT)의 제2 소스 전극(430) 및 제2 드레인 전극(440)과 동일한 공정에서 형성될 수 있다.
제2 도전층에 대하여 구체적으로 설명하면, 제1 게이트 전극(310)은 제1 산화물층(370) 상에 배치된다. 제1 게이트 전극(310)은 제1 산화물층(370) 및 제1 게이트 절연막(130)을 사이에 두고 제1 활성층(350)과 중첩할 수 있다. 일 예로 제1 게이트 전극(310)은 적어도 제1 활성층(350)의 채널 영역(350c)과 두께 방향으로 중첩할 수 있다.
제1 게이트 전극(310)은 제1 활성층(350)과 중첩하는 위치에서 제1 산화물층(370) 상에 직접 배치될 수 있다. 즉, 제1 게이트 전극(310)은 하면이 제1 산화물층(370)과 접촉할 수 있다. 상술한 바와 같이, 구동 트랜지스터(DRT)는 제1 활성층(350)과 제1 게이트 전극(310) 사이에 배치되는 제1 산화물층(370)을 포함하여 채널 영역(350c)의 길이가 짧더라도 넓은 범위의 구동 전압 확보가 가능하다.
또한, 일 실시예에 따르면, 제1 게이트 전극(310)의 폭은 적어도 제1 산화물층(370)의 폭과 동일할 수 있다. 도 5에서는 제1 게이트 전극(310)의 폭이 제1 산화물층(370)의 폭과 실질적으로 동일한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 산화물층(370)은 상면은 제1 게이트 전극(310)과 접촉하되. 측면은 제1 게이트 전극(310)과 접촉하지 않고 노출될 수 있다. 제1 산화물층(370)의 노출된 측면은 후술하는 제1 보호막(160)과 접촉할 수 있다.
제1 스위칭 트랜지스터(SCT)의 제2 소스 전극(430) 및 제2 드레인 전극(440)은 제1 층간 절연막(150) 상에 배치된다. 제2 소스 전극(430)은 제4 컨택홀(CT4)을 통해 제2 활성층(450) 일 측에 형성된 제1 도체화 영역(450a)에 접촉된다. 제2 드레인 전극(440)은 제5 컨택홀(CT5)을 통해 제2 활성층(450)의 타측에 형성된 제2 도체화 영역(450b)에 접촉된다. 상술한 바와 같이, 제2 소스 전극(430)과 제2 드레인 전극(440)은 제1 층간 절연막(150) 상에 배치되며, 특히 이들은 제1 층간 절연막(150) 중 더 큰 높이를 갖는 영역 상에 배치될 수 있다. 다만, 이에 제한되지 않는다.
제2 도전층 상에는 제1 보호막(160)이 배치된다. 구체적으로 제1 보호막(160)은 구동 트랜지스터(DRT)의 제1 게이트 전극(310), 제1 스위칭 트랜지스터(SCT)의 제2 소스 전극(430) 및 제2 드레인 전극(440)을 덮도록 배치될 수 있다.
제1 보호막(160)에는 제1 보호막(160)을 관통하여 제1 활성층(350)의 상면 일부를 노출시키는 제1 컨택홀(CT1)과 제1 보호막(160)을 관통하여 제1 활성층(350)의 상면의 다른 일부를 노출시키는 제2 컨택홀(CT2)이 형성될 수 있다. 제1 컨택홀(CT1)은 제1 활성층(350)의 제1 도체화 영역(350a)을 노출하고, 제2 컨택홀(CT2)은 제1 활성층(350)의 제1 도체화 영역(350b)을 노출하도록 형성될 수 있다.
이에 제한되지 않고, 제1 보호막(160)은 더 많은 수의 컨택홀들을 포함할 수 있다. 예를 들어, 제1 보호막(160)에는 제1 보호막(160)을 관통하여 제2 소스 전극(430)의 상면 일부를 노출시키는 제6 컨택홀(CT6)과, 제1 보호막(160)을 관통하여 제2 드레인 전극(440)의 상면 일부를 노출시키는 제7 컨택홀(CT7)이 형성될 수 있다. 또한, 제1 보호막(160)에는 제1 보호막(160)과 버퍼막(120)을 관통하여 제1 차광층(360)의 상면 일부를 노출시키는 제3 컨택홀(CT3)이 형성될 수 있다. 다만, 이에 제한되지 않는다.
제1 보호막(160)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 보호막(160) 상에는 제3 도전층이 배치된다. 제3 도전층은 적어도 제1 소스 전극(330) 및 제1 드레인 전극(340)을 포함할 수 있다. 구체적으로 제1 소스 전극(330)은 제1 컨택홀(CT1)을 통해 제1 활성층(350) 일측에 형성된 제1 도체화 영역(350a)에 접촉된다. 제1 드레인 전극(340)은 제2 컨택홀(CT2)을 통해 제1 활성층(350)의 타측에 형성된 제2 도체화 영역(350b)에 접촉된다. 또한, 제1 소스 전극(330)은 제3 컨택홀(CT3)을 통해 제1 차광층(360)에 접촉될 수도 있다.
또한, 제3 도전층은 제1 스위칭 트랜지스터(SCT)의 소스 전극 및 드레인 전극과 연결되는 도전 패턴을 더 포함할 수 있다. 도전 패턴은 제1 보호막(160) 상에 배치되고 제6 컨택홀(CT6)을 통해 제2 소스 전극(430)과 접촉하는 제1 도전 패턴(630) 및 제1 보호막(160) 상에 배치되고 제7 컨택홀(CT7)을 통해 제2 드레인 전극(440)과 접촉하는 제2 도전 패턴(640)을 포함할 수 있다.
일 실시예에 따르면, 표시 장치(1)는 제2 도전층에 포함된 제2 드레인 전극(440)이 데이터 라인(DTL)과 연결된 제1 스위칭 트랜지스터(SCT)와, 제3 도전층에 포함된 제2 도전 패턴(640)이 데이터 라인(DTL)과 연결된 제1 스위칭 트랜지스터(SCT)를 포함할 수 있다. 복수의 화소(PX)들 중 일부는 제1 스위칭 트랜지스터(SCT)의 제2 드레인 전극(440)이 데이터 라인(DTL)과 연결되고, 다른 일부는 제2 드레인 전극(440)과 접촉하는 제2 도전 패턴(640)이 데이터 라인(DTL)과 연결될 수 있다. 일 실시예에 따른 표시 장치(1)는 제1 스위칭 트랜지스터(SCT)가 서로 다른 데이터 라인(DTL)에 접속된 화소(PX)들을 포함하여, 서로 다른 데이터 라인(DTL)을 통해 화소(PX) 각각에 데이터 신호를 인가할 수 있고, 표시 장치(1)의 고속 구동이 가능하다.
다만, 이에 제한되지 않으며, 각 화소(PX)들에 포함된 제1 스위칭 트랜지스터(SCT)들은 제2 도전 패턴(640)을 통해서만 데이터 신호를 인가받을 수도 있다. 또한, 몇몇 실시예에 따르면, 복수의 화소(PX)에 포함된 제1 스위칭 트랜지스터(SCT)들 중 일부는 제2 도전 패턴(640)이 생략될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
한편, 제2 도전층과 제3 도전층은 각각 도전 패턴을 더 포함하고, 상기 도전 패턴은 각 화소(PX)의 스토리지 커패시터(CST)의 일 전극과 타 전극을 구성할 수 있다.
도 10은 일 실시예에 따른 표시 장치의 일부를 나타내는 개략적인 단면도이다.
도 10은 도 7에 더하여 표시 장치(1)의 각 화소(PX)의 다른 일부 영역을 더 포함한 단면을 도시하고 있다. 도 10을 참조하면, 표시 장치(1)의 제2 도전층은 제3 도전 패턴(710)을 더 포함하고, 제3 도전층은 제3 도전 패턴(710)과 두께 방향으로 중첩하는 제4 도전 패턴(720)을 더 포함할 수 있다. 제3 도전 패턴(710)은 제2 소스 전극(430)과 함께 제1 층간 절연막(150) 상에 배치될 수 있고, 제4 도전 패턴(720)은 제1 소스 전극(330)과 함께 제1 보호막(160) 상에 배치될 수 있다. 제3 도전 패턴(710)과 제4 도전 패턴(720)은 제1 보호막(160)을 사이에 두고 서로 두께 방향으로 중첩할 수 있다. 이에 따라 이들 사이에는 각 화소(PX)의 스토리지 커패시터(CST)가 형성될 수 있다. 제3 도전 패턴(710)은 스토리지 커패시터(CST)의 일 전극이고, 제4 도전 패턴(720)은 스토리지 커패시터(CST)의 타 전극일 수 있다.
다만, 이에 제한되는 것은 아니다. 스토리지 커패시터(CST)의 각 전극은 반드시 제1 층간 절연막(150) 및 제1 보호막(160) 상에 배치되지 않을 수 있다. 또한, 스토리지 커패시터(CST)는 각 전극이 다른 도전층, 예컨대 차광층, 제1 도전층, 또는 반도체층과 동일한 층을 형성할 수도 있다.
제1 평탄화막(180)은 제3 도전층 및 제1 보호막(160) 상에 배치된다. 제1 평탄화막(180)은 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다. 제1 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
한편, 도면에서는 제1 평탄화막(180)이 제3 도전층 상에 직접 배치된 것이 도시되어 있으나 이에 제한되지 않는다. 제1 평탄화막(180)과 제1 보호막(160) 및 제3 도전층 사이에는 다른 보호막이 더 배치될 수도 있다.
제1 평탄화막(180) 상에는 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)을 포함하는 발광 소자(EL)와 화소 정의막(195)이 형성될 수 있다.
제1 전극(191)은 제1 평탄화막(180) 상에 형성될 수 있다. 제1 전극(191)은 제1 보호막(160)과 제1 평탄화막(180)을 관통하는 전극 컨택홀(CNTD)을 통해 구동 트랜지스터(DRT)의 소스 전극(330)에 접속될 수 있다.
화소 정의막(195)은 화소들을 구획하기 위해 제1 평탄화막(180) 상에서 제1 전극(191)의 가장자리를 덮도록 형성될 수 있다. 즉, 화소 정의막(195)은 화소들을 정의하는 화소 정의막으로서 역할을 한다. 여기서, 화소들 각각은 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)이 순차적으로 적층되어 제1 전극(191)으로부터의 정공과 제2 전극(193)으로부터의 전자가 유기 발광층(192)에서 서로 결합되어 발광하는 영역을 나타낸다.
유기 발광층(192)은 제1 전극(191)과 화소 정의막(195) 상에 배치될 수 있다. 유기 발광층(192)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 유기 발광층(192)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있으며, 이 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다. 도면에서는 유기 발광층(192)이 표시 영역(DA) 전면에 걸쳐 형성된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 유기 발광층(192)은 각 화소(PX)의 제1 전극(191)에 대응하여 일부 영역에만 형성될 수도 있다.
제2 전극(193)은 유기 발광층(192) 상에 형성될 수 있다. 제2 전극(193)은 화소들에 공통적으로 형성되는 공통층일 수 있다.
발광 소자(EL)들은 상부 방향으로 발광하는 상부 발광(top emission) 방식으로 형성될 수 있다. 이 경우, 제1 전극(191)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또한, 제2 전극(193)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(193)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 전극(193) 상에는 산소 또는 수분이 침투하는 것을 방지하기 위한 봉지층(196)이 형성될 수 있다. 봉지층(196)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 또한, 봉지층(196)은 이물들(particles)이 봉지층(196)을 뚫고 유기 발광층(192)과 제2 전극(193)에 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 포함할 수 있다. 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 형성될 수 있다.
일 실시예에 따른 표시 장치(1)는 복수의 산화물 반도체를 포함하는 구동 트랜지스터(DRT)와 하나의 산화물 반도체를 포함하는 제1 스위칭 트랜지스터(SCT)를 포함할 수 있다. 구동 트랜지스터(DRT)는 제1 활성층(350) 및 제1 산화물층(370)을 포함하고, 제1 스위칭 트랜지스터(SCT)는 제2 활성층(450)을 포함할 수 있다. 구동 트랜지스터(DRT)는 제1 활성층(350)과 제1 게이트 전극(310) 사이에 제1 산화물층(370)이 배치되어 넓은 범위의 구동 전압을 확보할 수 있다. 반면에 제1 스위칭 트랜지스터(SCT)는 제2 활성층(450)과 제2 게이트 전극(410) 사이에 제1 산화물층(370)이 배치되지 않고, 채널 영역(450c)에서 높은 전자 이동도를 확보할 수 있다.
한편, 스캔 구동부(SDR)도 복수의 트랜지스터들을 포함할 수 있고, 이들 각각은 각 화소(PX)의 제1 스위칭 트랜지스터(SCT) 또는 구동 트랜지스터(DRT)와 실질적으로 동일하게 형성될 수 있다. 즉, 비표시 영역(NDA)의 스캔 구동부(SDR) 및 데이터 분배회로(DMUX)에 포함된 제2 스위칭 트랜지스터들 각각은 도 6 및 도 7에 도시된 제1 스위칭 트랜지스터(SCT) 또는 구동 트랜지스터(DRT)와 실질적으로 동일하게 형성될 수 있다. 이들에 대한 자세한 설명은 생략하기로 한다.
이하에서는 상술한 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)를 포함하는 표시 장치(1)의 제조 방법에 대하여 설명하기로 한다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다.
도 11을 참조하면, 일 실시예에 따른 표시 장치(1)의 제조 공정은 제1 반도체층과 제1 게이트 절연막(130)을 형성하는 단계(S102 및 S103) 및 제2 반도체층과 제2 게이트 절연막(140)을 형성하는 단계(S105 및 S106)을 포함할 수 있다. 상술한 바와 같이, 구동 트랜지스터(DRT)의 제1 활성층(350)과 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450)은 서로 다른 층에 배치될 수 있고, 이들 상에 배치되는 게이트 절연막(130, 140)도 서로 다를 수 있다. 이에 따라 이들을 형성하는 공정은 서로 분리되어 수행될 수 있고, 제2 활성층(450)을 형성하는 공정에서 제1 산화물층(370)이 동시에 형성될 수 있다.
이하, 다른 도면을 더 참조하여 표시 장치(1)의 제조 공정에 대하여 상세히 설명하기로 한다.
도 12 내지 도 26은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
먼저, 도 12 및 도 13을 참조하면, 제1 기판(110) 상에 차광층, 예를 들어 제1 차광층(360)을 형성하고, 그 위에 버퍼막(120)을 형성(S101)한다. 버퍼막(120)은 제1 기판(110) 상에 전면적으로 형성될 수 있다. 버퍼막(120)은 화학 기상 증착(chemical vapor deposition) 방식으로 형성될 수 있으나, 이에 제한되지 않는다. 본 실시예에서 복수의 도전층, 반도체층을 형성하기 위한 공정은 통상적으로 채용될 수 있는 공정이면 특별히 제한되지 않는다. 이하에서는 각 부재들의 형성 순서 및 구조에 대하여 상세히 설명하기로 하고, 이들을 형성하기 위한 공정에 대한 설명은 생략하기로 한다.
다음으로 도 14를 참조하면, 버퍼막(120) 상에 제1 반도체층을 형성(S102)한다. 제1 반도체층은 제1 활성층(350')을 포함한다. 제1 활성층(350')은 스퍼터링 방식으로 하나의 층을 형성한 뒤, 포토 레지스트를 이용한 패터닝 공정으로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 원자층 증착법(Atomic layer deposition)으로 형성될 수도 있다. 도 13에서는 제1 활성층(350')에 도체화 영역과 채널 영역이 형성되지 않은 것이 도시되어 있다. 제1 활성층(350')은 후속 공정에서 일부 영역이 도체화되어 도체화 영역과 채널 영역이 형성될 수 있다.
다음으로, 도 15 및 도 16을 참조하면, 제1 반도체층 상에 제1 절연막(130')을 형성(S103)하고, 제1 절연막(130') 상에 산화물 반도체층(OXL')을 형성(S104)한다. 제1 절연막(130')과 산화물 반도체층(OXL')은 제1 반도체층의 제1 활성층(350')을 덮으며 버퍼막(120) 상에 전면적으로 배치될 수 있다. 제1 절연막(IL1)은 후속 공정에서 패터닝되어 제1 게이트 절연막(130)을 형성하고, 산화물 반도체층(OXL')은 제1 산화물층(370) 및 제2 활성층(450)을 형성할 수 있다.
한편, 도면에 도시되지 않았으나, 산화물 반도체층(OXL')을 열처리 공정이 수행될 수도 있다. 산화물 반도체층(OXL')은 열처리 공정 중에 그 하부에 배치된 제1 절연막(130')에 산소를 공급할 수 있다. 다만, 이에 제한되지 않는다.
이어, 도 17을 참조하면, 산화물 반도체층(OXL')을 부분적으로 식각하여 산화물층(370')과 제2 활성층(450')을 형성한다. 산화물층(370')은 후속 공정에서 더 식각되어 제1 활성층(350)의 채널 영역(350c)과 중첩하는 제1 산화물층(370)을 형성할 수 있다. 제2 활성층(450')은 후속 공정에서 일부 영역이 도체화되어 도체화 영역과 채널 영역이 형성될 수 있다.
다음으로 도 18을 참조하면, 제2 활성층(450') 상에 제2 게이트 절연막(140)을 형성하고, 제2 게이트 절연막(140) 상에 제2 게이트 전극(410)을 형성한다. 도면에서 자세히 도시하지 않았으나, 제2 게이트 전극(410)을 형성하는 공정은 산화물층(370') 및 제2 활성층(450) 상에 제2 게이트 절연막(140)과 금속층을 배치하고, 그 위에 제1 포토 레지스트(PR1)를 이용한 마스크 공정으로 형성될 수 있다. 제1 포토 레지스트(PR1)는 제2 게이트 전극(410)을 형성하기 위한 마스크의 기능을 수행할 수 있다. 이에 대한 자세한 설명은 생략하기로 한다.
다음으로, 도 19를 참조하면, 제2 활성층(450)의 일부 영역을 도체화하고, 그 위에 배치되는 제2 절연막(150')을 형성한다. 제2 절연막(150')은 후속 공정에서 패터닝되어 제1 층간 절연막(150)을 형성할 수 있다. 제2 절연막(150')은 산화물층(370') 및 제2 활성층(450)을 포함하여 제1 절연막(130') 상에 전면적으로 배치될 수 있다.
이어, 도 20을 참조하면, 제2 절연막(150')의 일부를 패터닝하여 산화물층(370')을 노출시키고, 제2 절연막(150') 상에 제4 컨택홀(CT4)과 제5 컨택홀(CT5)을 형성한다. 도 20의 제2 절연막(150')은 제4 컨택홀(CT4) 및 제5 컨택홀(CT5)에 배치되는 제2 소스 전극(430) 및 제2 드레인 전극(440)을 따라 상면 일부가 식각됨으로써 제1 층간 절연막(150)을 형성할 수 있다.
다음으로 도 21을 참조하면, 제2 절연막(150') 및 산화물층(370') 상에 제2 도전층을 형성한다. 제2 도전층은 제1 게이트 전극(310), 제2 소스 전극(430) 및 제2 드레인 전극(440)을 포함한다. 이들에 대한 설명은 상술한 바와 동일하다. 제2 도전층을 형성하는 공정은, 제2 절연막(150') 및 산화물층(370') 상에 전면적으로 배치되는 금속층을 형성한 뒤, 제2 포토 레지스트(PR2) 및 제3 포토 레지스트(PR3)를 이용한 마스크 공정을 통해 수행될 수 있다. 제2 포토 레지스트(PR2)는 제2 소스 전극(430) 및 제2 드레인 전극(440)을 형성하기 위한 마스크의 기능을 수행하고, 제3 포토 레지스트(PR3)는 제1 게이트 전극(310)을 형성하기 위한 마스크의 기능을 수행할 수 있다. 이에 대한 자세한 설명은 생략하기로 한다.
이어, 도 22 및 도 23을 참조하면, 제2 포토 레지스트(PR2) 및 제3 포토 레지스트(PR3)를 따라 산화물층(370'), 제1 절연막(130') 및 제2 절연막(150')을 일부 식각하여 제1 산화물층(370), 제1 게이트 절연막(130) 및 제1 층간 절연막(150)을 형성한다. 제2 절연막(150')은 제2 포토 레지스트(PR2)를 따라 상면 일부가 식각됨으로써 제1 층간 절연막(150)을 형성할 수 있다. 산화물층(370')과 제1 절연막(130')은 제3 포토 레지스트(PR3)를 따라 식각됨으로써 각각 제1 산화물층(370)과 제1 게이트 절연막(130)을 형성할 수 있다. 제1 게이트 절연막(130)은 제1 산화물층(370)과 제1 활성층(350) 사이, 및 제1 층간 절연막(150)과 제2 활성층(450) 하부에 배치될 수 있다.
다음으로, 도 24 및 도 25를 참조하면, 제2 도전층 상에 배치되는 제1 보호막(160) 및 제1 보호막(160) 상에 배치되는 제3 도전층을 형성한다. 제1 보호막(160)과 제3 도전층에 관한 설명은 상술한 바와 동일하다.
이어, 도 26을 참조하면, 제3 도전층 상에 제1 평탄화막(180)을 형성하고, 제1 평탄화막(180) 상에 제1 소스 전극(330)을 노출하는 전극 컨택홀(CNTD) 및 제1 전극(191)을 형성한다. 이들의 구조에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
마지막으로, 도면으로 도시하지 않았으나, 제1 전극(191) 상에 유기 발광층(192), 화소 정의막(195), 제2 전극(193) 및 봉지층(196)을 형성하여, 표시 장치(1)를 제조한다.
이상에서 설명한 공정을 통해 일 실시예에 따른 표시 장치(1)를 제조할 수 있다. 표시 장치(1)는 제1 활성층(350)과 제1 게이트 절연막(130)을 형성하는 공정과, 제2 활성층(450) 및 제1 산화물층(370)과 제2 게이트 절연막(140)을 형성하는 공정을 서로 다른 단계에서 수행할 수 있다. 이에 따라 제1 활성층(350)과 제2 활성층(450)은 서로 다른 층에 배치될 수 있고, 제1 게이트 절연막(130)과 제2 게이트 절연막(140)도 서로 다른 층을 형성할 수 있다. 나아가, 제2 활성층(450)과 동시에 형성되는 제1 산화물층(370)은 제1 활성층(350)과만 선택적으로 중첩됨으로써, 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)의 소자 특성을 향상시킬 수 있다.
이하에서는 다른 도면을 더 참조하여 따른 구동 트랜지스터(DRT) 및 제1 스위칭 트랜지스터(SCT)의 다양한 구조에 대하여 설명하기로 한다.
도 27은 다른 실시예에 따른 표시 장치의 제1 스위칭 트랜지스터를 나타내는 평면도이다. 도 28은 도 5의 I-I'선 및 도 27의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
차광층은 제1 스위칭 트랜지스터(SCT)의 제2 활성층(450)과 중첩하는 제2 차광층을 더 포함할 수 있다.
도 27 및 도 28을 참조하면, 일 실시예에 따른 제1 스위칭 트랜지스터(SCT_1)는 제2 차광층(460_1)을 더 포함하고, 제2 게이트 전극(410_1)은 제2 차광층(460_1)과 연결될 수 있다. 도 27 및 도 28의 제1 스위칭 트랜지스터(SCT_1)는 제2 게이트 전극(410_1)이 제2 차광층(460_1)과 연결된 점에서 도 7의 제1 스위칭 트랜지스터(SCT)와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 27 및 도 28의 표시 장치(1_1)는 차광층이 제2 차광층(460_1)을 더 포함할 수 있다. 제1 스위칭 트랜지스터(SCT_1)는 제2 게이트 전극(410_1), 제2 활성층(450_1), 제2 소스 전극(430_1), 제2 드레인 전극(440_1) 및 제2 차광층(460_1)을 포함할 수 있다.
제2 차광층(460_1)은 제1 기판(110) 상에 배치된다. 제2 차광층(460_1)은 외부로부터의 광이 제1 기판(110)을 통해 제2 활성층(450_1)에 입사되는 것을 방지할 수 있다. 제2 차광층(460_1)의 제3 방향(DR3)의 길이와 제4 방향(DR4)의 길이는 제2 활성층(450_1)의 제3 방향(DR3)의 길이와 제4 방향(DR4)의 길이보다 길 수 있다. 다만, 이에 제한되지 않는다.
제2 게이트 전극(410_1)은 제8 컨택홀(CT8)을 통해 제2 차광층(460_1)과 접촉될 수 있다. 제8 컨택홀(CT8)은 제1 게이트 절연막(130), 제2 게이트 절연막(140) 및 버퍼막(120)을 관통하여 제2 차광층(460_1)을 노출하도록 형성될 수 있다. 이 경우, 제2 활성층(450_1)의 하부에 배치된 제2 차광층(460_1)과 제2 게이트 전극(410_1)은 동일한 전압을 갖게 된다. 즉, 제2 게이트 전극(410_1)은 상부 게이트 전극으로 역할을 하고, 제2 차광층(460_1)은 하부 게이트 전극으로 역할을 할 수 있다. 따라서, 스위칭 트랜지스터인 제1 스위칭 트랜지스터(SCT_1)는 더블 게이트 방식으로 구동될 수 있으므로, 제1 스위칭 트랜지스터(SCT_1)의 오프 시에 제1 스위칭 트랜지스터(SCT_1)의 제2 활성층(450_1)의 채널 영역(450c_1)에 누설 전류가 흐르는 것을 방지하거나 줄일 수 있다.
도 29는 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(1_2)는 제3 도전층 상에 배치되는 제2 보호막(170_2)을 더 포함할 수 있다. 본 실시예는 제2 보호막(170_2)을 더 포함하는 점에서 도 7의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 29의 표시 장치(10_2)는 제3 도전층의 부재들, 예를 들어 도전 패턴(630, 640) 및 소스/드레인 전극(330, 340)이 후속 공정에서 손상되는 것을 방지하는 제2 보호막(170_2)을 더 포함할 수 있다. 제2 보호막(170_2)은 제1 보호막(160) 상에 배치되어 제3 도전층의 부재들을 모두 덮도록 배치될 수 있다. 이에 따라, 전극 컨택홀(CNTD)은 제1 평탄화막(180)에 더하여 제2 보호막(170_2)을 관통하도록 형성될 수 있다.
한편, 상술한 바와 같이, 제3 도전층의 도전 패턴 중 제2 도전 패턴(640)은 생략될 수 있다.
도 30은 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(1_3)는 제3 도전층의 제2 도전 패턴(640)이 생략될 수 있다. 본 실시예는 하나의 도전 패턴이 생략된 점에서 도 7의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
상술한 바와 같이, 복수의 화소(PX)들 중 일부는 제1 스위칭 트랜지스터(SCT)의 제2 드레인 전극(440)이 데이터 라인(DTL)과 연결되고, 다른 일부는 제2 드레인 전극(440)과 접촉하는 제2 도전 패턴(640)이 데이터 라인(DTL)과 연결될 수 있다. 어느 한 화소(PX)의 제1 스위칭 트랜지스터(SCT)가 제2 드레인 전극(440)을 통해 데이터 라인(DTL)과 연결되는 경우, 제2 도전 패턴(640)은 생략될 수 있다. 이 경우, 제1 보호막(160)에는 제7 컨택홀(CT7)이 형성되지 않을 수 있다. 다만, 도 30의 표시 장치(1_3)는 반드시 제2 도전 패턴(640)이 생략되는 구조만을 포함하는 것은 아니며, 일 실시예에 따른 표시 장치(1)는 도 7의 표시 장치(1)와 도 30의 표시 장치(1_3)가 갖는 구조는 혼재된 구조를 가질 수 있다. 즉, 일부 화소(PX)는 제2 도전 패턴(640)이 배치되어 데이터 라인(DTL)과 연결됨과 동시에 제1 스위칭 트랜지스터(SCT)의 제2 드레인 전극(440)과 접촉하고, 다른 일부 화소(PX)는 제2 도전 패턴(640)이 생략되어 제1 스위칭 트랜지스터(SCT)의 제2 드레인 전극(440)이 데이터 라인(DTL)과 직접 연결될 수 있다. 이를 통해, 일 실시예에 따른 표시 장치(1)는 서로 다른 데이터 라인(DTL)을 통해 화소(PX) 각각에 데이터 신호를 인가할 수 있고, 표시 장치(1)의 고속 구동이 가능하다.
도 31은 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다. 도 32 및 도 33은 도 31의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 31을 참조하면, 일 실시예에 따른 표시 장치(1_4)는 제2 활성층(450_4)이 버퍼막(120) 상에 직접 배치될 수 있다. 즉, 제1 층간 절연막(150) 하부에 배치된 제1 게이트 절연막(130)은 생략될 수 있다. 본 실시예는 제2 활성층(450_4)이 제1 게이트 절연막(130) 상에 배치되지 않는 점에서 도 7의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 31의 표시 장치(1_4)는 제1 게이트 절연막(130)이 제1 활성층(350)과 제1 산화물층(370) 사이에만 배치되고, 제1 층간 절연막(150) 하부에 배치되지 않을 수 있다. 이에 따라 제2 활성층(450_4)은 버퍼막(120) 상에 배치되고, 버퍼막(120)으로부터 제1 층간 절연막(150)의 상면까지의 높이는 더 낮아질 수 있다.
이러한 표시 장치(1_4)의 구조는 제조 공정 중 제1 절연막(130')을 패터닝하는 공정을 추가함으로써 구현될 수 있다.
도 32 및 도 33을 참조하면, 제1 활성층(350') 상에 배치되는 제1 절연막(130'_4)은 일부 영역이 패터닝되고 버퍼막(120)은 부분적으로 노출될 수 있다. 제1 절연막(130'_4)은 제1 스위칭 트랜지스터(SCT)가 배치되는 영역에는 배치되지 않고 노출되고, 그 위에 배치되는 산화물 반도체층(OXL'_4)은 제1 절연막(130'_4) 및 버퍼막(120) 상에 배치될 수 있다. 도면으로 도시하지 않았으나, 산화물 반도체층(OXL'_4) 중 제1 절연막(130'_4) 상에 배치된 부분은 후속 공정에서 제1 산화물층(370)을 형성하고, 버퍼막(120) 상에 배치된 부분은 후속 공정에서 제2 활성층(450_4)을 형성할 수 있다.
도 34는 다른 실시예에 따른 표시 장치의 일부를 나타내는 개략적인 단면도이다.
도 34를 참조하면, 일 실시예에 따른 표시 장치(1_5)는 제3 도전 패턴(710_5)이 제1 게이트 절연막(130) 상에 배치됨에 따라 스토리지 커패시터(CST)의 일 전극과 타 전극 사이의 간격이 더 넓어질 수 있다. 본 실시예는 제3 도전 패턴(710_5)과 제4 도전 패턴(720_5) 사이의 간격이 더 넓어진 점에서 도 10의 실시예와 차이가 있다. 제3 도전 패턴(710_5)은 제1 층간 절연막(150) 상에만 배치되지 않고, 제1 게이트 절연막(130) 또는 버퍼막(120) 상에도 배치될 수 있다. 이에 따라 스토리지 커패시터(CST)의 일 전극과 타 전극은 그 사이의 간격이 더 넓어지고, 더 많은 충전 용량을 가질 수 있다. 이하, 중복되는 설명은 생략하기로 한다.
한편, 몇몇 실시예에 따르면, 비표시 영역(NDA)에 배치된 제2 스위칭 트랜지스터들 중 일부는 제1 스위칭 트랜지스터(SCT)와 달리 패드(PAD)들을 더 포함할 수 있고, 또는 이들 중 일부는 활성층이 다결정 실리콘을 포함할 수도 있다.
도 35 및 도 36은 다른 실시예에 따른 제2 스위칭 트랜지스터를 나타내는 단면도들이다.
먼저 도 35를 참조하면, 일 실시예에 따른 비표시 영역(NDA)에 배치된 제2 스위칭 트랜지스터들, 예를 들어 스캔 구동부(SDR) 및 데이터 전압 분배 회로(DMUX)에 포함된 트랜지스터들은 각각 제1 스위칭 트랜지스터(SCT)와 동일한 구조를 갖되, 도전 패턴(630, 640)에 각각 패드(PAD1_6, PAD2_6)들이 접촉할 수 있다.
제2 스위칭 트랜지스터는 제3 활성층(550_6), 제3 게이트 전극(510_6), 제3 소스 전극(530_6) 및 제4 드레인 전극(540_6)을 포함할 수 있다. 제3 활성층(550_6)은 제1 도체화 영역(550a_6), 제2 도체화 영역(550b_6) 및 채널 영역(550c_6)을 포함할 수 있다. 이들에 대한 설명은 도 7의 제1 스위칭 트랜지스터(SCT)를 참조하여 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
제2 스위칭 트랜지스터 상에는 제1 평탄화막(180) 또는 화소 정의막(195)이 배치되지 않을 수 있고, 제3 도전층의 도전 패턴(630_6, 640_6)들은 외부의 환경에 노출될 수 있다. 표시 장치(1)의 제조 공정 중, 식각 공정에서 도전 패턴(630_6, 640_6)들이 부분적으로 식가될 수 있고, 이에 따라 스캔 구동부(SDR) 및 데이터 전압 분배 회로(DMUX)에 포함된 트랜지스터들이 손상될 수 있다. 이를 방지하기 위해, 제3 도전층의 도전 패턴(630, 640)에 접촉하는 복수의 패드(PAD1_6, PAD2_6)들이 배치될 수 있다.
복수의 패드는 제1 패드(PAD1_6) 및 제2 패드(PAD2_6)를 포함하고, 제1 패드(PAD1_6)는 제1 평탄화막(180)에 형성된 제9 컨택홀(CT9)을 통해 제1 도전 패턴(630_6)과 접촉할 수 있다. 제2 패드(PAD2_6)는 제1 평탄화막(180)에 형성된 제10 컨택홀(CT10)을 통해 제2 도전 패턴(640_6)과 접촉할 수 있다. 제1 패드(PAD1_6) 및 제2 패드(PAD2_6)는 도전 패턴(630_6, 640_6)의 재료가 손상되는 것을 방지할 수 있는 재료를 포함할 수 있다. 몇몇 실시예에서 제1 패드(PAD1_6) 및 제2 패드(PAD2_6)는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Gallium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 도면에서는 제1 패드(PAD1_6) 및 제2 패드(PAD2_6)가 제1 보호막(160) 상에 배치된 도전 패턴(630_6, 640_6)을 보호하기 위해 제1 평탄화막(180) 상에 배치된 것이 되시되어 있으나, 이에 제한되지 않는다. 비표시 영역(NDA)에서 제1 평탄화막(180)과 도전 패턴(630_6, 640_6)이 배치되지 않는 경우, 제1 패드(PAD1_6) 및 제2 패드(PAD2_6)는 제1 보호막(160) 상에 배치되고, 이들은 각각 제3 소스 전극(530_6) 및 제3 드레인 전극(540_6)과 접촉하고 이들을 보호하는 기능을 수행할 수도 있다.
다음으로 도 36을 참조하면, 일 실시예에 따른 제2 스위칭 트랜지스터는 제3 활성층(550_7)이 다결정 실리콘(poly silicon)을 포함할 수 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 36의 제2 스위칭 트랜지스터는 제3 활성층(550_7)이 다결정 실리콘을 포함하고, 제1 고농도 도핑 영역(550a_7), 제2 고농도 도핑 영역(550b_7), 채널 영역(550c_7), 제1 저농도 도핑 영역(550d_7), 및 제2 저농도 도핑 영역(550e_7)을 포함할 수 있다. 채널 영역(550c_7)은 불순물이 도핑되지 않은 다결정 실리콘으로 이루어지며, 제1 고농도 도핑 영역(550a_7)과 제2 고농도 도핑 영역(550b_7)은 고농도 불순물이 도핑된 다결정 실리콘으로 이루어지고, 제1 저농도 도핑 영역(550d_7)과 제2 저농도 도핑 영역(550e_7)은 저농도 불순물이 도핑된 다결정 실리콘으로 이루어질 수 있다. 제1 고농도 도핑 영역(550a_7)과 제2 고농도 도핑 영역(550b_7)은 각각 제3 소스 전극(530_4) 및 제3 드레인 전극(540_7)이 접촉될 수 있다.
제1 층간 절연막(150)은 제3 게이트 전극(510_4) 상에 배치된다. 제1 층간 절연막(150)에는 제1 층간 절연막(150)을 관통하여 제3 활성층(550_7)의 상면 일부를 노출시키는 컨택홀과 제1 층간 절연막(150)을 관통하여 제3 활성층(550_7)의 상면의 다른 일부를 노출시키는 컨택홀이 형성될 수 있다. 어느 하나의 컨택홀은 제3 활성층(550_7)의 제1 고농도 도핑 영역(550a_7)을 노출하고, 다른 컨택홀은 제3 활성층(550_7)의 제2 고농도 도핑 영역(550b_7)을 노출하도록 형성될 수 있다.
제3 도전층은 제3 소스 전극(530_7)과 제3 드레인 전극(540_7)을 포함할 수 있다. 제3 소스 전극(530_7)은 제3 활성층(550_4) 일측에 형성된 제1 고농도 도핑 영역(550a_7)에 접촉된다. 제3 드레인 전극(540_4)은 제3 활성층(550_7)의 타측에 형성된 제2 고농도 도핑 영역(550b_7)에 접촉된다.
제2 스위칭 트랜지스터의 제3 활성층(550_7)이 다결정 실리콘을 포함하는 경우, 제3 활성층(550_7)은 높은 이동도를 가질 수 있으므로 제2 스위칭 트랜지스터의 소자 특성이 향상될 수 있다. 또한, 제3 활성층(550_7)은 좁은 폭의 채널 영역(550c_7)을 갖더라도 우수한 이동도를 가질 수 있으므로, 표시 장치(1)의 비표시 영역(NDA)의 면적을 최소화할 수도 있다.
스캔 구동부(SDR)의 풀-업 트랜지스터(TU) 및 풀-다운 트랜지스터(TD)와 노드 제어부(NC)의 복수의 트랜지스터들 각각은 도 36에 도시된 풀-업 트랜지스터(TU)와 실질적으로 동일하게 형성될 수 있다. 또한, 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들 각각은 도 36에 도시된 제2 스위칭 트랜지스터와 실질적으로 동일하게 형성될 수 있다. 이들에 대한 자세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
110: 제1 기판 120: 버퍼막
130: 제1 게이트 절연막 150: 제1 층간 절연막
160: 제1 보호막 180: 제1 평탄화막
191: 제1 전극 192: 유기 발광막 193: 제2 전극
195: 화소 정의막 196: 봉지층
310: 제1 게이트 전극
330: 제1 소스 전극 340: 제1 드레인 전극
350: 제1 활성층 370: 제1 산화물층
410: 제2 게이트 전극
430: 제2 소스 전극 440: 제2 드레인 전극
450: 제2 활성층

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 버퍼막;
    상기 버퍼막 상에 배치되고 산화물 반도체를 포함하는 제1 반도체층으로서, 제1 활성층을 포함하는 제1 반도체층;
    상기 제1 반도체층 및 상기 버퍼막 상에 배치되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층으로서, 제2 활성층 및 상기 제1 활성층 상에 배치된 제1 산화물층을 포함하는 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 배치되고, 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되되, 상기 제1 반도체층과 중첩하지 않는 층간 절연막;
    상기 층간 절연막 및 상기 제2 반도체층 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 보호막; 및
    상기 제1 보호막 상에 배치되고, 소스 전극, 드레인 전극 및 도전 패턴을 포함하는 제3 도전층을 포함하고,
    상기 제2 활성층은 상기 제1 활성층과 중첩하지 않는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 활성층과 상기 버퍼막 사이에도 배치되고,
    상기 제2 활성층은 상기 제1 게이트 절연막 상에 직접 배치되며 상기 제1 활성층보다 상부에 배치된 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 도전층은 상기 제1 산화물층 상에 배치되고 상기 제1 활성층과 두께 방향으로 중첩하는 제1 게이트 전극을 포함하고,
    상기 제1 도전층은 상기 제2 게이트 절연막 상에 배치되어 상기 제2 활성층과 두께 방향으로 중첩하는 제2 게이트 전극을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 도전층은 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제1 소스 전극은 상기 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 활성층의 일 측과 접촉하고,
    상기 제1 드레인 전극은 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 활성층의 타 측과 접촉하는 표시 장치.
  6. 제5 항에 있어서,
    상기 기판과 상기 버퍼막 사이에 배치된 차광층을 더 포함하고,
    상기 차광층은 상기 제1 활성층 하부에 배치된 제1 차광층 및 상기 제2 활성층 하부에 배치된 제2 차광층을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 소스 전극은 상기 제1 보호막과 상기 버퍼막을 관통하는 제3 컨택홀을 통해 상기 제1 차광층과 접촉하는 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 도전층은 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제2 소스 전극은 상기 층간 절연막을 관통하는 제4 컨택홀을 통해 상기 제2 활성층의 일 측과 접촉하고,
    상기 제2 드레인 전극은 상기 층간 절연막을 관통하는 제5 컨택홀을 통해 상기 제2 활성층의 타 측과 접촉하는 표시 장치.
  9. 제8 항에 있어서,
    상기 도전 패턴은 상기 제1 보호막을 관통하는 제6 컨택홀을 통해 상기 제2 소스 전극과 접촉하는 제1 도전 패턴 및 상기 제1 보호막을 관통하는 제7 컨택홀을 통해 상기 제2 드레인 전극과 접촉하는 제2 도전 패턴을 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제3 도전층 상에 배치되는 제2 보호막을 더 포함하는 표시 장치.
  11. 제2 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층의 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Gallium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함하는 표시 장치.
  12. 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고,
    상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터 및
    상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 구동 트랜지스터에 인가하기 위한 스위칭 트랜지스터를 포함하며,
    상기 구동 트랜지스터는 산화물 반도체를 갖는 제1 활성층 및 상기 제1 활성층 상에 배치되고 산화물 반도체를 갖는 제1 산화물층을 포함하고,
    상기 스위칭 트랜지스터는 상기 제1 산화물층과 동일한 산화물 반도체를 갖는 제2 활성층을 포함하고,
    상기 제1 활성층 상에 배치되는 제1 게이트 절연막과 상기 제2 활성층 상에 배치되는 제2 게이트 절연막은 서로 다른 층에 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 활성층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf)을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 산화물층 및 상기 제2 활성층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함하는 표시 장치.
  15. 제12 항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 상부에 배치되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 활성층 하부에도 배치되고, 상기 제2 활성층은 상기 제1 게이트 절연막 상에 직접 배치된 표시 장치.
  17. 제12 항에 있어서,
    상기 구동 트랜지스터는 상기 제1 산화물층 상에 배치되고 상기 제1 활성층과 두께방향으로 중첩하는 제1 게이트 전극을 포함하고,
    상기 스위칭 트랜지스터는 상기 제2 게이트 절연막 상에 배치되고 상기 제2 활성층과 두께방향으로 중첩하는 제2 게이트 전극을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 구동 트랜지스터는 상기 제1 활성층 상에 배치된 제1 보호막을 관통하는 제1 컨택홀을 통해 상기 제1 활성층의 일 측과 접촉하는 제1 소스 전극; 및
    상기 제1 보호막을 관통하는 제2 컨택홀을 통해 상기 제1 활성층의 타 측과 접촉하는 제1 드레인 전극을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 스위칭 트랜지스터는 상기 제2 활성층 상에 배치된 층간 절연막을 관통하는 제3 컨택홀을 통해 상기 제2 활성층의 일 측과 접촉하는 제2 소스 전극; 및
    상기 층간 절연막을 관통하는 제4 컨택홀을 통해 상기 제2 활성층의 타 측과 접촉하는 제2 드레인 전극을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 보호막은 상기 제2 소스 전극 및 상기 제2 드레인 전극 상에도 배치되고,
    상기 제2 소스 전극은 상기 제1 보호막을 관통하는 제5 컨택홀을 통해 상기 제1 보호막 상에 배치된 제1 도전 패턴과 접촉하고,
    상기 제2 드레인 전극은 상기 제1 보호막을 관통하는 제6 컨택홀을 통해 상기 제1 보호막 상에 배치된 제2 도전 패턴과 접촉하는 표시 장치.
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