KR20210086441A - 표시패널과 그 리페어 방법 - Google Patents

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최광용
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강병욱
박혜민
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Abstract

본 발명은 표시패널과 그 리페어 방법에 관한 것이다. 이 표시패널은 발광 소자로부터의 빛이 외부로 방출되는 발광 영역이 정의된 복수의 픽셀 회로들; 픽셀 구동 전압을 상기 픽셀 회로들에 인가하는 전원 라인; 상기 픽셀 구동 전압 보다 낮은 기준 전압이 인가되는 기준 전압 라인; 및 상기 기준 전압 라인에 연결되어 하나 이상의 상기 픽셀 회로에 상기 기준 전압을 인가는 브랜치 라인을 포함한다. 상기 브랜치 라인의 적어도 일부는 부분적으로 도체화된 반도체층을 포함한다.

Description

표시패널과 그 리페어 방법{DISPLAY PANEL AND REPAIR METHOD THEREOF}
본 발명은 표시장치에 관한 것이다. 보다 구체적으로, 본 발명은 표시장치의 표시패널과 그 리페어 방법에 관한 것이다.
대부분의 전자 장치는 표시장치로 액정표시장치(Liquid Crystal Display; LCD), 유기 발광 표시장치 등을 적용하고 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)와 같은 발광 소자를 이용하여 영상을 재현한다. 이러한 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도 및 시야각이 크고, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다. 또한, 유기 발광 표시장치는 플라스틱과 같은 유연한 기판 상에 소자를 형성할 수 있어 플렉서블한 표시장치를 구현하기에 유리하다.
유기표시장치의 고해상도에 따라 개구율을 높이기 위한 다양한 방법이 연구가 진행되고 있으나 픽셀 회로와 이 픽셀 회로에 연결된 배선들로 인하여 개구율을 확대하기 위한 설계가 어렵다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
특히, 본 발명은 픽셀들의 개구율이 향상된 표시패널을 제공한다. 본 발명은 상기 표시패널의 불량 픽셀을 암점화하는 리페어 방법을 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 표시패널은 발광 소자로부터의 빛이 외부로 방출되는 발광 영역이 정의된 복수의 픽셀 회로들; 픽셀 구동 전압을 상기 픽셀 회로들에 인가하는 전원 라인; 상기 픽셀 구동 전압 보다 낮은 기준 전압이 인가되는 기준 전압 라인; 및 상기 기준 전압 라인에 연결되어 하나 이상의 상기 픽셀 회로에 상기 기준 전압을 인가하는 브랜치 라인을 포함한다. 상기 브랜치 라인의 적어도 일부는 도체화된 반도체층을 포함한다.
상기 표시패널의 리페어 방법은 브랜치 라인과 상기 발광 소자의 애노드 전극을 레이저 빔의 파장 변경 없이 상기 레이저 빔을 조사하여 단선시킨다.
본 발명은 픽셀 회로들에 기준 전압을 분배하는 브랜치 라인에서 서브 픽셀의 발광 영역을 가로 지르는 부분을 투명한 반도체층으로 형성함으로써 픽셀들의 발광영역을 확대하고 개구율을 향상시킬 수 있다.
본 발명은 더블 커패시터 구조를 이용하여 픽셀 회로의 스토리지 커패시터 용량을 확대함으로써 픽셀 회로가 차지하는 면적을 줄여 발광 영역을 확대하고 개구율을 더 향상시킬 수 있다.
본 발명은 콘택홀 내에서 도체화된 반도체층 또는 반도체층 상에 형성된 금속층에 트랜지스터의 전극이 연결되게 함으로써 콘택홀의 저항을 줄임으로써 콘택홀 크기를 줄이고 나아가, 콘택홀의 개수를 줄임으로써 픽셀 회로가 차지하는 면적을 더 줄여 발광 영역을 확대하고 개구율을 더 향상시킬 수 있다.
본 발명의 리페어 방법은 브랜치 라인의 적어도 일부가 서브 픽셀의 발광 영역과 중첩되어 서브 픽셀의 발광 영역과 개구부가 확대된 표시표시에서 발광 소자의 애노드 전극과 브랜치 라인의 금속층이 중첩된 부분에서 레이저 빔을 파장 변경 없이 한 차례 조사하여 불량 서브 픽셀에 에 연결된 애노드 전극과 브랜치 라인을 동시에 단선시킬 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 설명하는 블록도이다.
도 2는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 표시패널의 픽셀을 보여 주는 평면도이다.
도 4는 도 3에서 A-A'을 따라 절취한 표시패널의 단면도이다.
도 5는 도 3에서 B-B'을 따라 절취한 표시패널의 단면도이다.
도 6a 내지 도 6c는 도 4 및 도 5에 도시된 반도체 패턴을 형성하는 공정을 보여 주는 단면도들이다.
도 7a 내지 도 7d는 도 3에 도시된 픽셀 회로의 콘택홀 구조를 보여 주는 평면도들이다.
도 8은 본 발명의 제2 실시예에 따른 표시패널의 픽셀을 보여 주는 평면도이다.
도 9는 도 8에서 C-C'을 따라 절취한 표시패널의 단면도이다.
도 10은 도 8에서 D-D'을 따라 절취한 표시패널의 단면도이다.
도 11a 내지 도 11d는 하프톤 마스크를 이용하여 반도체층 상에 제3 금속층의 패턴을 동시에 형성하고, 반도체층을 부분적으로 도체화하는 포토 공정을 보여 주는 도면들이다.
도 12a 내지 도 12c는 도 8에 도시된 픽셀 회로의 콘택홀 구조를 보여 주는 평면도들이다.
도 13은 도 3에서 E 영역을 확대한 평면도이다.
도 14는 도 8에서 F 영역을 확대한 평면도이다.
도 15 내지 도 17은 본 발명의 다양한 실시예들에 따른 표시패널의 단면 구조를 개략적으로 보여 주는 단면들이다.
도 18은 트랜지스터의 전극들과 스토리지 커패시터의 전극들에 연결된 반도체층 및 금속층의 적층 구조를 보여 주는 단면도이다.
도 19는 도 8에 도시된 표시패널에서 제1 금속층의 패턴과 반도체층의 패턴을 상세히 보여 주는 평면도이다.
도 20은 기준 전압 라인과 브랜치 패턴이 도체화된 반도체 패턴으로 직접 연결된 예를 보여 주는 평면도이다.
도 21a 및 도 21b는 기준 전압 라인과 브랜치 라인 사이의 콘택홀 저항 유무를 보여 주는 회로도들이다.
도 22는 본 발명의 제3 실시예에 따른 표시패널에서 암점화되는 서브 픽셀의 일부를 확대한 평면도이다.
도 23은 도 22에서 커팅 라인 I-I'을 따라 절취한 단면도이다.
도 24는 본 발명의 제4 실시예에 따른 표시패널에서 암점화되는 서브 픽셀의 일부를 확대한 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 설명하는 블록도이다.
도 1을 참조하면, 본 발명의 표시장치는 적어도 표시패널(10), 타이밍 콘트롤러(11), 소스 드라이버(12), 게이트 드라이버(13)를 포함하도록 구성된다.
표시패널(10)에는 복수의 픽셀들(P), 복수의 데이터 라인들(DL), 복수의 기준 전압 라인들(RL) 및 복수의 게이트 라인들(GL)이 배치된다.
픽셀들(P)은 표시패널(10)의 화면 상에 매트릭스 형태로 배치되어 픽셀 어레이(array)를 구성한다. 픽셀들(P) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 도 2에 도시된 픽셀 회로를 포함할 수 있다.
서브 픽셀들 각각은 데이터 전압이 공급되는 데이터 라인들(DL) 중 어느 하나에, 기준 전압이 공급되는 기준 전압 라인들(RL) 중 어느 하나에, 그리고 게이트 라인(GL)들 중 어느 하나에 연결된다. 각 픽셀(P)는 전원생성부로부터 고전위 구동전원과 저전위 구동전원을 공급받도록 구성된다. 예를 들면, 전원생성부는 고전위 구동전원 배선 또는 패드부를 통해서 고전위 구동전원을 공급할 수 있다. 그리고 저전위 구동전원 배선 또는 패드부를 통해서 저전위 구동전원을 공급할 수 있다.
표시장치는 적어도 하나의 외부 보상 회로를 포함한다. 외부 보상 회로 기술은 픽셀(P)들에 구비된 구동 소자의 전기적 특성을 센싱하고 그 센싱 값에 따라 입력 비디오 데이터(DATA)를 보정하는 기술을 의미한다. 예를 들어, 센싱부는 구동 소자의 전기적 특성으로써 구동 소자의 문턱전압과 구동 소자의 전자 이동도에 따른 픽셀(P)간 휘도 편차를 보상하도록 구성된다.
표시패널(10)은 스위치 어레이(40)를 더 포함하도록 구성될 수 있다. 단 이에 제한되지 않는다. 스위치 회로(40)는 소스 드라이버(12)의 출력 핀과 데이터 라인들(DL) 사이에 연결된 디멀티플렉서(Demultiplexer, DEMUX)를 포함할 수 있다. 디멀티플렉서는 소스 드라이브(12)의 한 채널로부터 출력되는 데이터 전압을 둘 이상의 데이터 라인들(DL)에 시분할 분배함으로써 소스 드라이버(12)의 채널 개수를 줄일 수 있다.
소스 드라이버(12)는 표시패널(10)에 데이터 전압을 공급하는 데이터 전압 공급부(20)를 포함하도록 구성된다.
소스 드라이버(12)의 데이터 전압 공급부(20)는 복수의 디지털-아날로그 컨버터들(이하, DAC)을 포함한다. 데이터 전압 공급부(20)는 디스플레이 구동 시 타이밍 콘트롤러(11)로부터 입력되는 보정된 입력 영상의 디지털 데이터(DATA)를 DAC를 통해 디스플레이용 데이터 전압으로 변환한다.
소스 드라이버(12)의 데이터 전압 공급부(20)는 센싱 구동 시 타이밍 콘트롤러(11)의 제어에 따라 DAC를 통해 센싱용 데이터 전압을 생성한다. 센싱용 데이터 전압은 센싱 구동 시 각 픽셀(P)에 구비된 구동 소자의 게이트 전극에 인가되는 전압이다.
소스 드라이버(12)는 센싱부(30)를 더 포함하도록 구성될 수 있다. 단 이에 제한되지 않는다.
타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 비디오 데이터(DATA), 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들을 입력 받도록 구성된다. 단 이에 제한되지 않는다.
타이밍 콘트롤러(11)는 입력된 신호들에 기초하여 소스 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성하도록 구성된다.
데이터 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이버(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호는 소스 드라이버(12)의 출력 타이밍을 제어한다.
게이트 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 시프트 클럭(Gate Shift Clock) 등을 포함한다. 게이트 스타트 펄스는 첫 번째 출력을 생성하는 게이트 드라이버(13)의 게이트 스테이지에 인가되어 게이트 스테이지를 제어한다. 게이트 시프트 클럭은 게이트 스테이지들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스를 시프트시키기 위한 클럭신호이다.
예를 들면, 타이밍 콘트롤러(11)는 디스플레이 구동을 위한 제어신호들(DDC, GDC)과 센싱 구동을 위한 제어신호들(DDC, GDC)을 서로 다르게 생성할 수 있다. 단 이에 제한되지 않는다.
타이밍 콘트롤러(11)는 픽셀들(P) 각각에서 구동 TFT의 전기적 특성을 센싱하고 그에 따른 보상 값을 업데이트하기 위한 센싱 구동과, 보상 값이 반영된 입력 영상을 표시하기 위한 디스플레이 구동을 제어하도록 구성된다.
타이밍 콘트롤러(11)는 센싱 구동과 디스플레이 구동을 정해진 제어 시퀀스에 따라 분리하도록 구성될 수 있지만, 이에 제한되지 않는다. 예를 들면, 타이밍 콘트롤러(11)의 제어에 의해, 센싱 구동은 디스플레이 구동 중의 수직 블랭크 기간에서 수행되거나, 또는 디스플레이 구동이 시작되기 전의 파워 온 시퀀스 기간에서 수행되거나, 또는 디스플레이 구동이 끝난 후의 파워 오프 시퀀스 기간에서 수행될 수 있으나 이에 제한되지 않는다. 센싱 구동은 디스플레이 구동 중 수행되는 것도 가능하다.
수직 블랭크 기간은 입력 영상 데이터(DATA)가 기입되지 않는 기간으로서, 1 프레임분의 입력 영상 데이터(DATA)가 기입되는 수직 액티브 구간들 사이마다 배치된다. 파워 온 시퀀스 기간은 구동 전원이 온 된 후부터 입력 영상이 표시될 때까지의 과도 기간을 의미한다. 파워 오프 시퀀스 기간은 입력 영상의 표시가 끝난 후부터 구동 전원이 오프 될 때까지의 과도 기간을 의미한다. 단 센싱 구동은 상술한 기간들에 제한되지 않는다.
예를 들면, 타이밍 콘트롤러(11)는 미리 정해진 감지 프로세스에 따라 대기모드, 슬립모드, 저전력모드 등을 감지하고, 센싱 구동을 위한 제반 동작을 제어할 수 있다. 즉, 센싱 구동은 시스템 전원이 인가되고 있는 도중에 표시장치의 화면만 꺼진 상태, 예컨대, 대기모드, 슬립모드, 저전력모드 등에서 수행될 수도 있다. 단 이에 제한되지 않는다.
타이밍 콘트롤러(11)는, 센싱 구동 시 소스 드라이버(12)로부터 입력되는 디지털 센싱 값들을 기초로 픽셀(P)의 구동 소자의 전기적 특성 변화를 보상할 수 있는 보상 파라미터를 계산하도록 구성된다.
예를 들면, 유기발광 표시장치는 메모리(17)를 포함하거나 또는 메모리(17)와 통신하도록 구성된다. 그리고 보상 파라미터를 메모리(17)에 저장될 수 있다. 메모리(17)에 저장되는 보상 파라미터는 센싱 구동 시마다 업데이트 될 수 있고, 그에 따라 구동 소자의 시변 특성이 용이하게 보상될 수 있다. 단 이에 제한되지 않는다.
타이밍 콘트롤러(11)는, 디스플레이 구동 시 메모리(17)로부터 보상 파라미터를 읽어 들이고, 이 보상 파라미터를 기초로 입력 영상의 디지털 데이터(DATA)를 보정하여 소스 드라이버(12)에 공급한다.
게이트 드라이버(13)는 픽셀 어레이의 회로 구성 요소들 및 배선들과 함께 표시패널(10) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 표시패널(10)의 비표시 영역인 베젤 영역(Bezel) 상에 배치되거나 픽셀 어레이 내에 분산 배치될 수 있다. 게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어 하에 데이터 전압에 동기되는 스캔 신호(SCAN)를 게이트 라인들(GL)로 순차적으로 출력한다. 게이트 드라이버(13)는 시프트 레지스터(Shift register)를 이용하여 스캔 신호를 시프트시킴으로써 스캔 신호를 게이트 라인들(GL)에 순차적으로 공급할 수 있다.
호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다.
도 2는 픽셀 회로의 일 예를 보여 주는 회로도이다.
이하 도 2를 참조하여, 픽셀 회로는 데이터 전압(Vdata)이 공급되는 데이터 라인(DL), 기준 전압(Vref)이 공급되는 기준 전압 라인(RL), 및 스캔 신호(Vscan)가 공급되는 게이트 라인(GL)에 연결된다. 스캔 신호(Vscan)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 신호이다.
픽셀(P)는 발광 소자(OLED), 구동 소자(DT), 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 및 스토리지 커패시터(Cst)를 포함하도록 구성된다. 구동 소자(DT)와 스위치 소자들(ST1, ST2) 각각은 트랜지스터로 구현될 수 있다.
발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)는 구동 소자(DT)의 소스 전극에 연결된 제3 노드(Ns)와 저전위 구동전원(EVSS) 사이에 접속되며, 구동전류에 따라 발광하는 발광 소자이다. 발광 소자(OLED)는 적색, 녹색, 청색, 또는 백색을 표시하도록 구성될 수 있다.
구동 소자(DT)는 제1 노드(Ng)에 연결된 게이트 전극과, 제2 노드(Nd)에 연결된 드레인 전극과, 제3 노드(Ns)에 연결된 소스 전극을 포함한다. 구동 소자(DTR)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 인가되는 전류량을 조절하여 발광 소자(OLED)를 구동한다. 픽셀 구동전압(VDD)은 구동 소자(DT)의 드레인 전극에 인가될 수 있다.
제1 스위치 소자(ST1)는 게이트 라인(GL)과 접속되는 게이트 전극과, 데이터 라인(DL)에 접속되는 드레인 전극과, 제1 노드(Ng)에 연결된 소스 전극을 포함한다. 제1 스위치 소자(ST1)는 게이트 라인(GL)으로부터의 스캔 신호(Vscan)에 응답하여 턴-온(turn-on)된다. 제1 스위치 소자(ST)가 턴-온될 때 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)이 제1 노드(Ng)에 전기적으로 연결되어 데이터 전압(Vdata)이 구동 소자(DT)의 게이트 전극과 스토리지 커패시터(Cst)에 인가된다.
제2 스위치 소자(ST2)는 게이트 라인(GL)에 접속되는 게이트 전극과, 기준 전압 라인(RL)에 접속되는 드레인 전극과, 제3 노드(Ns)에 연결된 소스 전극을 포함한다. 제2 스위치 소자(ST2)는 게이트 라인(GL)으로부터의 스캔 신호(Vscan)에 응답하여 턴-온 되어, 기준 전압 라인(RL)과 제3 노드(Ns)를 전기적으로 연결함으로써, 기준 전압(Vref)을 제3 노드(Ns)에 인가한다. 기준 전압(Vref)은 픽셀 구동 전압(EVDD) 보다 낮은 전압으로 설정된다. 한편, 제2 스위치 소자(ST2)는 구동 소자(DT)의 전기적 특성 센싱이 필요할 때 턴-온될 수 있다. 이 경우, 제2 스위치 소자(ST2)의 게이트 전극에 게이트 드라이버(13)로부터의 센싱 신호가 인가될 수 있다. 센싱 신호는 스캔 신호(Vscan)와는 독립적으로 발생될 수 있기 때문에 원하는 센싱 시간에 제2 스위치 소자(ST2)의 온/오프(on/off) 타이밍을 제어할 수 있다.
스토리지 커패시터(Cst)는 제1 노드(Ng)와 제3 노드(Ns) 사이에 접속되어, 발광 기간 동안 구동 소자(DT)의 게이트-소스 간 전압(Vgs)을 유지시킨다. 게이트-소스 간 전압(Vgs)이 클수록 구동전류가 커지고 이에 따라 픽셀(P)의 발광량이 커진다. 다시 말하여, 제1 노드(Ng)에 인가되는 전압 즉, 데이터 전압(Vdata)의 크기에 비례하여 픽셀(P)의 휘도가 증가한다.
서로 이웃하는 픽셀 회로들은 적어도 하나의 기준 전압 라인(RL)과 연결되도록 구성된다. 예를 들면, 도 2에는 도시되지 않았으나, 4개의 픽셀 회로들이 하나의 기준 전압 라인(RL)을 공유하도록 구성될 수 있다. 상술한 구성에 따르면, 기준 전압 라인(RL)의 개수를 저감할 수 있기 때문에, 개구율을 높일 수 있는 장점이 있다. 즉, 기준 전압 라인(RL)의 개수가 저감되기 때문에, 더 많은 서브 픽셀들이 배치될 수 있다. 따라서 해상도가 증가될 수 있는 장점이 있다. 단 이에 제한되지 않으며, 기준 전압 라인(RL)의 개수 및 공유되는 픽셀(P)의 개수 및 종류는 다양하게 변형 실시되는 것도 가능하다.
도 3은 본 발명의 제1 실시예에 따른 표시패널(10)의 픽셀(P)을 보여 주는 평면도이다.
도 3을 참조하면, 픽셀(P)들 각각은 발광부(EA)와 회로부(CA)를 갖는 서브 픽셀들(SP1~SP4)을 포함한다.
서브 픽셀들(SP1~SP4)은 제1 방향(예를 들어, x축 방향)을 따라 배열된다. 서브 픽셀들의 컬러는 일 예로, 제1 서브 픽셀(SP1)은 적색 서브 픽셀(R), 제2 서브 픽셀(SP2)은 적색 서브 픽셀(G), 제3 서브 픽셀(SP3)은 녹색 서브 픽셀(G), 그리고 제4 서브 픽셀(SP4)은 백색 서브 픽셀(W)일 수 있으나 이에 한정되지 않는다. 녹색 및 백색 서브 픽셀들(G, W)은 광 효율과 휘도 기여율이 상대적으로 높기 때문에 그 크기가 적색 및 청색 서브 픽셀들(R, B) 보다 작게 될 수 있다.
발광부(EA)는 발광 소자(OLED)를 포함한다. 회로부(CA)는 발광 소자(OLED)를 구동하는 구동 소자(DT), 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 스토리지 커패시터(Cst) 등을 포함한다.
제1 실시예에서, 발광부(EA)와 회로부(CA)는 제1 방향(x)과 교차하는 제2 방향(y축 방향)을 따라 배열된다. 서브 픽셀들(SP1~SP4) 각각에서, 회로부(CA)에 구현된 픽셀 회로에 의해 발광 소자(OLED)가 구동되어 발광될 수 있다.
서브 픽셀들(SP1~SP4) 각각에서 발광영역은, 발광 소자(OLED)의 애노드 전극(AND) 위에 형성되어 애노드 전극(AND)의 일부를 노출하는 뱅크(BNK)에 의해 정의된다. 즉, 뱅크(BNK)에 의해 노출되는 애노드 전극(AND)이 서브 픽셀들(SP1~SP4) 각각의 발광영역이라고 할 수 있다.
픽셀 어레이의 배선들은 서브 픽셀들(SP1~SP4)에 구동 신호를 인가하기 위한 가로 라인들 및 세로 라인들을 포함한다. 픽셀(P)들은 가로 라인들과 세로 라인들을 공유할 수 있다. 세로 라인은 이웃하는 서브 픽셀들(SP1~SP4) 사이에 배치된다.
세로 라인은 세로 전원 라인(VDDV), 기준 전압 라인(RL), 및 데이터 라인들(DL1 ~ DL4)을 포함할 수 있다. 세로 라인은, 제1 방향으로 이웃하는 서브 픽셀들(SP1~SP4) 사이를 가로지르며 제2 방향(y)으로 연장되는 배선들이다.
가로 라인은 게이트 라인(GL), 가로 전원 라인(VDDH)을 포함할 수 있다. 가로 라인은 세로 라인들과 교차된다. 가로 라인은 제1 방향으로 연장되는 배선들이다.
픽셀들에 연결된 배선들과 트랜지스터를 구성하는 전극들은 동일 층 또는 하나 이상의 절연층을 사이에 두고 서로 다른 층에 배치될 수 있고, 전기적 연결을 위해 절연층을 관통하는 콘택홀을 통해 상호 연결될 수 있다.
제1 내지 제4 데이터 라인들(DL1 ~ DL4)은 대응하는 서브 픽셀(SP)의 제1 스위치 소자(ST1)에 연결될 수 있다. 게이트 라인(GL)은 서브 픽셀들(SP1~SP4) 각각의 제1 스위치 소자(ST1)들에 연결될 수 있다. 게이트 라인(GL)은 서브 픽셀들(SP1~SP4) 각각의 제2 스위치 소자(ST2)에 연결될 수 있다.
픽셀 구동 전압(EVDD)은 세로 전원 라인(VDDV)과 가로 전원 라인(VDDH)을 통해 서브 픽셀들(SP1~SP4)의 픽셀 회로에 공통으로 인가된다. 세로 전원 라인(VDDV)은 가로 전원 라인(VDDH)을 통해, 서브 픽셀들(SP1~SP4) 각각의 구동 소자(DT)에 연결될 수 있다. 가로 전원 라인(VDDH)은 회로부(CA)에 배치된다. 가로 전원 라인(VDDH)은 제1 방향으로 연장되어, 제2 방향으로 연장된 세로 전원 라인(VDDV)으로부터의 신호를 제1 방향을 따라 배열된 서브 픽셀들(SP1~SP4)에 전달한다. 가로 전원 라인(VDDH)은 세로 전원 라인(VDDV)과 서로 다른 층에 배치되며, 제1 전원 콘택홀(EH1)을 통해 전기적으로 연결된다. 가로 전원 라인(VDDH)은 구동 소자(DT)의 드레인 전극과 서로 다른 층에 배치되며, 제2 전원 콘택홀(EH2)을 통해 전기적으로 연결된다.
기준 전압 라인(RL)에 인가되는 기준 전압(Vref)은 브랜치 라인(RBL)을 통해(또는, 경유하여) 하나 이상의 서브 픽셀들(SP1~SP4)에 인가된다. 브랜치 라인(RBL)은 서브 픽셀들(SP1~SP4) 각각의 제2 스위치 소자(ST2)에 연결될 수 있다. 브랜치 라인(RBL)은 회로부(CA)에 배치된다. 브랜치 라인(RBL)은 제1 방향으로 연장되어, 제2 방향으로 연장된 기준 전압 라인(RL)으로부터의 신호를 제1 방향을 따라 배열된 서브 픽셀들(SP1~SP4)에 전달한다. 보다 구체적으로, 제1 브랜치 라인(BLa)는 기준 전압 라인(RL)과 양 끝단의 두 서브 픽셀들(SP1, SP4)을 연결하고, 제2 브랜치 라인(BLb)는 기준 전압 라인(RL)과 가운데 두 서브 픽셀들(SP2, SP3)를 연결한다. 브랜치 라인(RBL)은 기준 전압 라인(RL)과 서로 다른 층에 배치되며, 제1 기준 콘택홀(RH1)을 통해 기준 전압 라인(RL)에 전기적으로 연결된다. 제1 브랜치 라인(BLa)는 두 개의 서브 픽셀들(SP2, SP3)을 사이에 두고 이격된 제1 및 제4 서브 픽셀들에 연결되기 때문에 제2 브랜치 라인(BLb) 보다 길다. 제1 브랜치 라인(BLa)는 제2 브랜치 라인(BLb)와 간섭되지 않도록 중앙 부분이 오목하게 구부러진다. 제2 브랜치 라인(BLb)는 제1 브랜치 라인(BLa)의 오목한 중앙 부분 아래에 배치되어 이웃한 제2 및 제3 서브 픽셀들(SP2, SP3)에 연결된다. 제1 브랜치 라인(BLa)의 중앙 부분이 오목하게 패터닝되어 뱅크(BNK) 아래로 지나가기 때문에 브랜치 라인(RBL)로 인한 서브 픽셀들(SP1~SP4)의 발광 면적 손실을 줄여 개구율을 높일 수 있다.
브랜치 라인(RBL)은 제2 스위치 소자(ST2)의 드레인 전극과 같은 층에 배치되며, 브랜치 라인(RBL)은 제2 스위치 소자(ST2)의 활성층과 제2 스위치 콘택홀(RH2)을 통해 전기적으로 연결된다.
본 발명의 제1 스위치 소자(ST1)의 게이트 전극은 게이트 라인(GL)의 일부이거나 그로부터 분기되어 형성된다. 제1 스위치 소자(ST1)의 드레인 전극은 데이터 라인(DL)의 일부이거나 그로부터 분기되어 형성된다. 제1 스위치 소자(ST1)의 활성층은 버퍼층(BUF)을 관통하는 콘택홀(STH1)을 통해 드레인 전극과 연결된다. 게이트 전극을 사이에 두고, 드레인 전극과 대향하게 위치하는 제1 스위치 소자(ST1)의 소스 전극은 구동 소자(DT)의 게이트 전극과 연결된다.
서브 픽셀들(SP1~SP4)들 각각에서, 발광부(EA)에 배치된 발광 소자(OLED)의 애노드 전극(AND)은 제2 방향으로 연장되어 회로부(CA)에서 대응하는 구동 소자(DT) 및 스토리지 커패시터(Cst)에 전기적으로 연결된다.
다음으로, 도 4 및 도 5를 참조하여 본 발명의 제1 실시예에 따른 표시패널의 단면 구조에 대해 설명한다.
도 4는 도 3에 도시된 제2 스위치 소자(ST2), 및 브랜치 라인(RBL)의 단면 구조를 보여 주기 위하여 도 3에서 제1 서브 픽셀(SP1) 내의 선 A-A'을 따라 절취한 단면도이다. 도 5는 구동 소자(DT), 스토리지 커패시터(Cst), 및 가로 전원 라인(VDDH)의 단면구조를 보여 주기 위하여 도 3에서 제1 서브 픽셀(SP1) 내의 선 B-B'을 따라 절취한 단면도이다.
도 4를 참조하면, 표시패널(10)은 기판(SUBS) 상에 배치되는 제1 금속층, 버퍼층(BUF), 반도체층, 제1 절연층(GI), 제2 금속층, 제2 절연층(PAS), 제3 절연층(OC), 애노드 전극(AND), 유기 화합물층(EL), 캐소드 전극(CAT), 컬러필터(CF), 및 뱅크(BNK)를 포함한다. 제1 금속층은 적어도 데이터 라인(DL1)과 광차단 패턴(LS)을 포함한다. 제2 금속층은 제2 스위치 소자(ST2)의 전극들을 포함한다. 선 A-A'의 단면에서 보이지 않지만, 픽셀 회로를 구성하는 모든 트랜지스터들(DT, ST1, ST2)의 전극들도 제2 금속층의 패턴들로 형성된다. 제1 및 제2 금속층 각각은 단일 금속층 또는 이종의 금속층이 적층된 이중 금속층으로 구현될 수 있다. 반도체층은 적어도 제2 스위치 소자(ST2)의 활성층(ACT2)을 포함한다.
기판(SUBS) 상에 데이터 라인(DL1) 및 광차단 패턴(LS)이 배치된다. 데이터 라인(DL1)은 광차단 패턴(LS)과 동일층에 동일한 제1 금속으로 형성될 수 있다. 광차단 패턴(LS)은 구동 소자(DT)의 채널영역(또는 활성층) 하부에만 배치되거나 구동 소자(DT)의 채널영역 하부뿐만 아니라 제1 및 제2 스위치 소자(ST1, ST2)의 채널영역 하부에도 배치될 수 있다. 광차단 패턴(LS)은 외광을 차단할 목적으로 사용하거나, 다른 전극이나 배선과의 연결되고 커패시터의 전극으로 활용될 수 있다.
데이터 라인(DL1)과 광차단 패턴(LS)이 배치된 기판(SUBS) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 한 층 이상의 무기 절연물질 층을 포함하여 기판(SUBS)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 할 수 있다.
버퍼층(BUF) 상에는 제2 스위치 소자(ST2) 및 제1 브랜치 라인(BLa)가 형성된다. 도 3의 선 A-A'에서 보이지 않으나, 제2 브랜치 라인(BLb)도 버퍼층(BUT) 상에 형성될 수 있다.
제2 스위치 소자(ST2)는, 활성층(ACT2), 게이트 전극(G2), 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함한다. 활성층(ACT2)은 버퍼층(BUF) 상에 배치된다. 활성층(ACT2)은 반도체로 이루어진다. 반도체는 산화물 반도체, 폴리 실리콘(Poly Silicon), 비정질 실리콘(Amorphous Si) 중 어느 하나일 수 있다.
활성층(ACT2)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. 활성층(ACT2)의 소스 영역과 드레인 영역에 이온이 도핑될 때 제2 금속층(ML2)으로 형성된 게이트 전극(G)이 마스크로 작용하여 게이트 전극(G) 아래의 채널 영역은 이온이 도핑되지 않는다.
게이트 전극(G2)은 제1 절연층(GI)을 사이에 두고, 활성층(ACT2)의 채널 영역 상에 배치된다. 제1 절연층(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(GI)은 게이트 절연층일 수 있다. 게이트 전극(G2)은 게이트 라인(GL)의 일부이거나, 게이트 라인(GL)으로부터 분기된 부분일 수 있다. 즉, 게이트 전극(G2)과 게이트 라인(GL)은 동일 층에 배치된 동일한 제2 금속으로 형성될 수 있다.
소스 전극(S2) 및 드레인 전극(D2)은 버퍼층(BUF) 상에서, 게이트 전극(G2)을 사이에 두고 서로 이격되어 배치된다. 소스 전극(S2) 및 드레인 전극(D2)은 게이트 전극과 동일층에 배치된 동일한 제2 금속으로 형성될 수 있다. 소스 전극(S2)과 버퍼층(BUF) 사이에는 제1 절연층(GI)이 배치된다. 드레인 전극(D2)과 버퍼층(BUF) 사이에도 제1 절연층(GI)이 배치된다.
소스 전극(S2)은 제1 절연층(GI)을 관통하는 제2 소스 콘택홀(STH2)을 통해 활성층(ACT2)의 소스 영역에 연결된다. 소스 전극(S2)은 버퍼층(BUF)을 관통하는 제2 스위치 버퍼 콘택홀(STH2)을 통해 광차단 패턴(LS)과 연결된다. 도 4에는 도시되지 않았으나, 상술한 바와 같이 광차단 패턴(LS)은 다른 전극이나 라인과의 연결을 도모하는 데 활용될 수 있으므로, 광차단 패턴(LS)은 소스 전극(S2)을 구동 소자(DT)의 소스 전극 또는 발광 소자(OLED)의 애노드 전극(AND)에 전기적으로 연결하는 노드의 일부일 수 있다.
드레인 전극(D2)은 제1 절연층(GI)을 관통하는 제2 드레인 콘택홀(RH2)을 통해 활성층(ACT2)의 드레인 영역에 연결된다.
버퍼층(BUF) 상에 형성되는 브랜치 라인(BLa)는 제2 스위치 소자(ST2)의 게이트 전극, 소스 전극, 및 드레인 전극과 동일층에 배치되는 동일 금속으로 형성될 수 있다. 제2 드레인 전극(D2)은 브랜치 라인(BLa)의 일부이거나, 브랜치 라인(BLa)로부터 분기된 일 부분일 수 있다.
제2 스위치 소자(ST2)와 브랜치 라인(BLa) 상에는 제2 절연층(PAS)이 배치된다. 제2 절연층(PAS)은 패시베이션(Passivation)막일 수 있다. 패시베이션막은 하부의 소자를 보호하는 절연층으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들이 둘 이상 적층된 멀티층일 수 있다.
제2 절연층(PAS) 상에는 제3 절연층(OC)이 배치될 수 있다. 제3 절연층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 필요에 따라서, 패시베이션막과 평탄화막 중 어느 하나는 생략될 수 있다. 제2 절연층(PAS)과 제3 절연층(OC) 사이에는 컬러필터(CF)가 배치될 수 있다.
제3 절연층(OC) 상에 발광 소자(OLED)가 배치된다. 발광 소자(OLED)는 유기 화합물층(EL)을 사이에 두고 서로 대향하는 애노드 전극(AND) 및 캐소드 전극(CAT)을 포함한다.
본 발명에 의한 표시장치는 하부 발광(Bottom Emission)방식으로 구현되기 때문에, 애노드 전극(AND)은 투명 전극으로 기능할 수 있다. 일 예로, 애노드 전극(AND)은, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있다.
애노드 전극(AND)이 형성된 기판(SUBS) 상에 뱅크(BNK)가 배치된다. 뱅크(BNK)는 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다.
뱅크(BNK)가 형성된 기판(SUBS) 상에 유기 화합물층(EL)이 배치된다. 유기 화합물층(EL)은 전자와 정공이 결합하여 발광하는 발광층(Emission layer, EML)을 포함한다. 유기 화합물층(EL)은 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다.
캐소드 전극(CAT)은 유기 화합물층(EL) 상에 배치된다. 캐소드 전극(CAT)은 기판(SUBS)의 전면에 넓게 형성될 수 있다. 본 발명의 표시장치는 하부 발광(Bottom Emission)방식으로 구현될 수 있다. 이 경우, 캐소드 전극(CAT)은 반사 전극으로 기능할 수 있다. 예를 들어, 캐소드 전극(CAT)은, 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금과 같은 반사 물질로 이루어질 수 있다.
도 5를 참조하면, 표시패널(10)은 기판(SUBS) 상에 배치되는 제1 금속층, 버퍼층(BUF), 반도체층, 제1 절연층(GI), 제2 금속층, 제2 절연층(PAS), 제3 절연층(OC), 구동 소자(DT), 발광 소자(OLED), 및 뱅크(BNK)를 포함한다. 제1 금속층은 광차단 패턴(LS)을 포함한다. 제2 금속층은 구동 소자(DT)의 전극들을 포함한다. 제1 및 제2 금속층 각각은 단일 금속층 또는 이종의 금속층이 적층된 이중 금속층으로 구현될 수 있다. 반도체층은 적어도 구동 소자(DT)의 활성층(ACT0)을 포함한다.
기판(SUBS) 상에 광차단 패턴(LS)이 배치된다. 광차단 패턴(LS)은 구동 소자(DT)의 채널영역(또는 활성층) 하부에만 배치되거나 구동 소자(DT)의 채널영역 하부뿐만 아니라 제1 및 제2 스위치 소자(ST1, ST2)의 채널영역 하부에도 배치될 수 있다. 광차단 패턴(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단 패턴(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다.
광차단 패턴(LS)이 배치된 기판(SUBS) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 기판(SUBS)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 할 수 있다.
버퍼층(BUF) 상에는 구동 소자(DT) 및 가로 전원 라인(VDDH)이 형성된다. 구동 소자(DT)는 활성층(ACT0), 게이트 전극(G0), 소스 전극(S0), 드레인 전극(D0)을 포함한다.
활성층(ACT0)은 버퍼층(BUF) 상에 배치된다. 활성층(ACT0)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. 활성층(ACT0)은 금속화되지 않은 반도체로 이루어진다. 반도체는 산화물 반도체, 폴리 실리콘(Poly Silicon), 비정질 실리콘(Amorphous Si) 중 어느 하나일 수 있다.
게이트 전극(G0)은 제1 절연층(GI)을 사이에 두고, 활성층(ACT0)의 채널 영역 상에 배치된다. 제1 절연층(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 여기서 제1 절연층(GI)은 게이트 절연층(GI)일 수 있다. 게이트 전극(G0)은 소스 전극(S0)과 드레인 전극(D0) 사이에 소스 전극(S0)과 드레인 전극(D0)와 이격되어 배치될 수 있다. 게이트 전극(G0)은 소스 전극(S0)과 드레인 전극(D0)과 동일층에 배치된 동일한 금속으로 형성될 수 있다.
소스 전극(S0) 및 드레인 전극(D0)은 버퍼층(BUF) 상에서 게이트 전극(G0)을 사이에 두고 서로 이격된다. 소스 전극(S0) 및 드레인 전극(D0)은 게이트 전극(G0)과 동일층에 배치된 동일한 금속으로 형성될 수 있다. 소스 전극(S0)과 버퍼층(BUF) 사이에는 제1 절연층(GI)이 배치된다. 드레인 전극(D0)과 버퍼층(BUF) 사이에는 제1 절연층(GI)이 배치된다.
소스 전극(S0)은 제1 절연층(GI)을 관통하는 소스 콘택홀(EH3)을 통해 활성층(ACT0)의 소스 영역에 연결된다. 소스 전극(S0)은 도 3에 도시된 바와 같이 픽셀 콘택홀(CH1)을 통해 발광 소자(OLED)의 애노드 전극(AND)에 전기적으로 연결된다.
드레인 전극(D0)은 제1 절연층(GI)을 관통하는 드레인 콘택홀(EH2)을 통해 활성층(ACT0)의 드레인 영역에 연결된다. 드레인 전극(D0)은 가로 전원 라인(VDDH)의 일부이거나, 가로 전원 라인(VDDH)으로부터 분기된 일 부분일 수 있다.
표시패널(10)은 버퍼층(BUF) 상에 구동 소자(DT)의 활성층(ACT0)과 이격되어 배치되는 커패시터의 일 전극을 더 포함할 수 있다. 스토리지 커패시터(Cst)의 일 전극은 구동 소자(DT)의 활성층(ACT0)과 일체화된 반도체를 포함할 수 있다. 스토리지 커패시터(Cst)의 일 전극으로 이용되는 반도체는 도체화될 수 있다.
스토리지 커패시터(Cst)는 도체화된 반도체 패턴으로 형성된 일 전극과, 버퍼층(BUF), 및 버퍼층(BUF)을 사이에 반도체 패턴과 중첩되는 광차단 패턴(LS)을 포함한다. 따라서, 광차단 패턴(LS)의 일부는 스토리지 커패시터(Cst)의 타 전극 역할을 겸한다. 스토리지 커패시터(Cst)는 전술한 바와 같이 구동 소자(DT)의 제1 노드(Ng)와 제3 노드(Ns) 사이에 연결될 수 있다.
구동 소자(DT)와 가로 전원 라인(VDDH) 상에 제2 절연층(PAS)이 배치된다. 제2 절연층(PAS)은 패시베이션(Passivation)막일 수 있다. 패시베이션막은 하부의 소자를 보호하는 절연층으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들이 적층된 멀티층일 수 있다.
제2 절연층(PAS) 상에는 제3 절연층(OC)이 배치될 수 있다. 제3 절연층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 필요에 따라, 패시베이션막과 평탄화막 중 어느 하나는 생략될 수 있다.
제3 절연층(OC) 상에는 발광 소자(OLED)가 배치된다. 발광 소자(OLED)는 애노드 전극(AND), 유기 화합물층(EL), 캐소드 전극(CAT)을 포함한다. 애노드 전극(AND)은 선 B-B'의 단면에서 보이지 않기 때문에 도 4에 도시되어 있지 않다.
애노드 전극(AND)은 도 3에 도시된 바와 같이 제2 및 제3 절연층(PAS, OC)을 관통하는 픽셀 콘택홀(CH1)을 통해, 구동 소자(DT)의 소스 전극(S0)에 연결된다. 본 발명의 표시장치는 하부 발광(Bottom Emission)방식으로 구현될 수 있다. 이를 위해, 발광 소자의 애노드 전극은 투명 전극으로 기능할 수 있다. 일 예로, 애노드 전극은, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있다.
제3 절연층(OC) 상에 뱅크(BNK)가 배치된다. 뱅크(BNK)는 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다.
뱅크(BNK)는 서브 픽셀의 개구부에서 애노드 전극을 노출하되, 애노드 전극(AND)의 가장자리를 덮을 수 있다. 뱅크(BNK)는 발광 소자(OLED)로부터의 빛이 외부로 방사되는 서브 픽셀의 발광 영역을 정의한다. 발광 영역은 서브 픽셀들(SP1~SP4) 각각의 발광부(EA) 내에서 뱅크(BNK)에 의해 정의된 개구부의 애노드 전극 노출 영역을 포함한다. 뱅크(BNK)에 의해 정의된 발광 영역에서, 발광 소자(OLED)의 애노드 전극(AND)의 대부분이 노출된다. 발광 영역은 도 3에서 금속이 없이 애노드 전극(AND)이 노출된 개구부(APT)와 실질적으로 동일하다.
발광 영역 내의 모든 박막층들은 90% 이상의 매질로 이루어질 수 있다.
뱅크(BNK)가 형성된 기판(SUBS) 상에 유기 화합물층(EL)이 배치된다. 유기 화합물층(EL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)을 포함하고, 정공주입층(HIL), 정공수송층(HTL), 전자수송층(ETL) 및 전자주입층(EIL) 중 어느 하나 이상을 더 포함할 수 있다.
캐소드 전극(CAT)은 유기 화합물층(EL) 상에 배치된다. 캐소드 전극(CAT)은 기판(SUBS)의 전면에 넓게 형성될 수 있다. 하부 발광(Bottom Emission)방식에서, 캐소드 전극(CAT)은 반사 전극으로 기능할 수 있다. 예를 들어, 캐소드 전극(CAT)은, 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금과 같은 반사 물질로 이루어질 수 있다.
도 3 내지 도 5에 도시된 표시패널(10)에서, 트랜지스터(DT, ST1, ST2)의 활성층은 포토 리소그래피(Photolithography) 공정(이하, "포토 공정"이라 함)을 이용하여 원하는 형상으로 패터닝되는 반도체 패턴으로 구현될 수 있다. 이를 도 6a 내지 도 6c를 결부하여 설명하기로 한다. 도 6a 내지 도 6c에서 "PAD"는 표시패널(10)에서 데이터 라인(DL)과 소스 드라이버(12)의 출력 핀(pin)이 연결되는 패드 부분이다. "APT"는 서브 픽셀의 개구부이다. "TFT"는 표시패널(10)의 구동 소자 부분이다. "Cst"는 표시패널(10)의 스토리지 커패시터 부분이다. "DATA"는 표시패널(10)에서 데이터 라인 부분이다.
포토 공정은 도 6a에 도시된 바와 같이 버퍼층(BUF) 상에 반도체 물질을 증착하여 반도체층(SEM)이 버퍼층(BUF) 상에 형성한다. 반도체 물질은 산화물 반도체 예를 들어, 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide, IGZO)로 선택될 수 있다. 이하에서, 반도체 물질로 비정질 인듐-갈륨-아연 산화물(IGZO)을 사용하는 것을 예시하나 이에 한정되는 것은 아니다.
포토 공정은 도 6b에 도시된 바와 같이 반도체층(SEM) 위에 감광 물질층을 도포한 후, 감광 물질층 위에 원하는 패턴이 새겨진 포토 마스크를 정렬하고 그 포토 마스크를 통해 감광 물질을 노광한다. 이어서, 포토 공정은 현상액을 감광 물질층에 분사하여 감광 물질층에서 노광된 부분만 녹여 없앤다. 그 결과, 원하는 형상의 반도체 패턴(SEM')이 포토 레지스트 패턴(PR) 아래에 잔류된다.
포토 공정은 식각액을 포토 레지스트 패턴(PR)과 반도체 패턴(SEM')에 분사한다. 이러한 습식 식각 공정에 의해 도 6c에 도시된 바와 같이 포토레지스트 패턴(PR)에 의해 덮여지지 않은 반도체 패턴(SEM')의 노출 부분이 제거된다.
도 7a 내지 도 7d는 도 3에 도시된 픽셀 회로에서 반도체 패턴(SEM')과 트랜지스터(DT, ST1, ST2)가 연결되는 콘택홀 구조를 보여 주는 평면도들이다. 도 7a 내지 도 7d에서, "GM"은 트랜지스터들(DT, ST1, ST2)의 전극으로 이용되는 제2 금속층의 일부 패턴을 나타낸다. 도 7a 내지 도 7d에 도시된 콘택홀 구조는 도 3에서 반도체층과 제2 금속층이 연결되는 콘택홀들(CH1, STH1, STH2) 중 어느 하나일 수 있다.
도 7a와 같은 비도체화된 반도체 패턴(SEM') 상에 제1 절연층(GI)이 덮여지고, 포토 공정에 의해 제1 절연층(GI)의 일부분이 제거된다. 그 결과, 도 7b에 도시된 바와 같이 제1 절연층(GI)이 제거된 콘택홀[CH(GI)]을 통해 반도체 패턴(SEM')의 일부가 노출된다. 여기서, 반도체 패턴(SEM')은 도체화가 되지 않은 반도체층이다.
콘택홀[CH(GI)]에 의해 노출된 반도체 패턴(SEM')의 일부(CA1)가 도체화된다. 산화물 반도체(IGZO)는 산소의 함유량에 따라서 전도 특성이 달라진다. 산소의 함량이 작아지면 산화물 반도체(IGZO)의 전도성이 높아져 도체의 성질을 갖게 되어 금속화된다. 산화물 반도체(IGZO)의 산소 함량을 줄이는 방법으로, 플라즈마 처리가 사용될 수 있다. 예를 들어, 산화물 반도체를 플라즈마에 노출하면 산화물 반도체의 내부에 포함된 산소가 제거되어 산화물 반도체(IGZO)의 저항이 낮아져 도체화(Metalized)될 수 있다. 플라즈마 처리는 헬륨(He), 수소(H2) 혹은 아르곤(Ar) 가스에 플라즈마 방전을 일으키는 방법이다.
제2 금속층 패턴(GM)이 콘택홀[CH(GI)]의 일부를 덮도록 제1 절연층(GI) 상에 형성된다. 제2 금속층 패턴(GM)은 트랜지스터들(DT, ST1, ST2)의 소스 전극 또는 드레인 전극일 수 있다. 제2 금속층 패턴(GM)은 도 7c에 도시된 바와 같이 비도체의 반도체 패턴(SEM')의 일부와 콘택홀[CH(GI)]의 일부를 덮어 그 반도체 패턴(SEM')에 접촉되고 콘택홀[CH(GI)]의 일부에 접촉된다.
도 7d에 도시된 바와 같이 제2 금속층 패턴(GM)에 의해 덮이지 않은 반도체 패턴(SEM')의 나머지 부분(CA2)이 도체화된다. 이 때, 제2 금속층 패턴(GM)에 의해 덮이지 않은 부분(NA)은 플라즈마에 노출되지 않기 때문에 도체화되지 않는다.
본 발명의 제1 실시예에 따른 표시장치는 하나의 기준 전압 라인(RL)을 다수의 픽셀(SP1, SP2, SP3, SP4)들이 공유한다는 점과 이중 브랜치 라인(RBL) 구조에 의해, 픽셀들(P)의 개구율이 개선될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 표시패널(10)의 픽셀을 보여 주는 평면도이다.
도 8을 참조하면, 픽셀들(P)에 공유되는 배선들은 가로 라인들과 세로 라인들을 포함한다. 세로 라인은 이웃하는 서브 픽셀들(SP1~SP4) 사이에 배치된다. 세로 라인은 세로 전원 라인(VDDV), 기준 전압 라인(RL), 제4 데이터 라인들(DL1 ~ DL4)을 포함할 수 있다.
가로 라인은 게이트 라인(GL), 가로 전원 라인(VDDH) 등을 포함할 수 있다. 가로 라인은 세로 라인들과 교차된다. 가로 라인은 제1 방향으로 연장되는 라인들을 지칭할 수 있다.
픽셀들에 연결된 배선들과 트랜지스터를 구성하는 전극들은 동일 층 또는 하나 이상의 절연층을 사이에 두고 서로 다른 층에 배치될 수 있고, 전기적 연결을 위해 절연층을 관통하는 콘택홀을 통해 상호 연결될 수 있다.
제1 내지 제4 데이터 라인들(DL1 ~ DL4)은 대응하는 서브 픽셀(SP)의 제1 스위치 소자(ST1)에 연결될 수 있다. 게이트 라인(GL)은 서브 픽셀들(SP1~SP4) 각각의 제1 스위치 소자(ST1)들에 연결될 수 있다. 게이트 라인(GL)은 또한 서브 픽셀들(SP1~SP4) 각각의 제2 스위치 소자(ST2)에 연결될 수 있다.
세로 전원 라인(VDDV)은 가로 전원 라인(VDDH)을 통해, 서브 픽셀들(SP1~SP4) 각각의 구동 소자(DT)에 연결될 수 있다. 가로 전원 라인(VDDH)은 회로부(CA)에 배치된다. 가로 전원 라인(VDDH)은 제1 방향으로 연장되어, 제2 방향으로 연장된 세로 전원 라인(VDDV)으로부터의 신호를 제1 방향을 따라 배열된 서브 픽셀들(SP1~SP4)에 전달한다. 가로 전원 라인(VDDH)은 세로 전원 라인(VDDV)과 서로 다른 층에 배치되며, 제1 전원 콘택홀(EH4)을 통해 전기적으로 연결된다.
가로 전원 라인(VDDH)은 구동 소자(DT)의 드레인 전극과 동일층에 배치될 수 있다. 가로 전원 라인(VDDH)은 도체화된 반도체층으로 구현될 수 있다. 이 경우, 도체화된 반도체층이 투명하기 때문에 가로 전원 라인(VDDH)이 서브 픽셀들의 발광 영역과 중첩될 수 있기 때문에 서브 픽셀들의 개구부와 발광 영역을 더 확대할 수 있다.
가로 전원 라인(VDDH)은 적어도 일부에서 반도체층과, 이 반도체층상에 형성된 제3 금속층을 포함한 멀티층 구조로 구현될 수 있다. 제3 금속층은 구리(Cu), 몰리티타늄(MoTi) 중 어느 하나 또는 이들 금속이 적층된 이중 금속층일 수 있다. 제3 금속층은 트랜지스터의 활성층과 커패시터 전극 등에서 반도체층 상에 직접 접촉되고, 서브 픽셀들의 발광 영역에서 반도체층 상에 존재하지 않는다. 제3 금속층은 반도체층 상에 적층되어 제1 금속층과 제2 금속층 사이에 배치된다.
기준 전압 라인(RL)은 브랜치 라인(RBL)을 통해(또는, 경유하여), 서브 픽셀들(SP1~SP4) 각각의 제2 스위치 소자(ST2)들에 연결될 수 있다.
브랜치 라인(RBL)은 가로 방향 즉, 제1 방향(x)으로 연장되어 기준 전압 라인(RL)으로부터의 신호를 제1 방향을 따라 배열된 서브 픽셀들(SP1~SP4)에 전달한다. 브랜치 라인(RBL)은 기준 전압 라인(RL)과 서로 다른 층에 배치되며, 제1 기준 콘택홀(RH3)을 통해 기준 전압 라인(RL)에 전기적으로 연결된다. 브랜치 라인(RBL)은 전술한 제1 실시예와 달리 두 개로 분리되지 않는다. 브랜치 라인(RBL)은 적어도 일부에서 반도체층 단독으로 형성될 수 있다. 브랜치 라인(RBL)은 부분적으로 반도체층과 이 반도체층 상에 형성된 제3 금속층을 포함한 멀티층 구조를 포함할 수 있다. 제3 금속층은 구리(Cu), 몰리티타늄(MoTi) 중 어느 하나 또는 이들 금속이 적층된 이중 금속층일 수 있다. 반도체층은 금속 보다 월등히 높은 광투과율을 가진다. 제3 금속층은 제1 금속층과 제2 금속층 사이에서 반도체층 상에 형성된다.
브랜치 라인(RBL)에서 반도체층과 제3 금속층이 적층된 멀티층 부분(이하, "멀티층 구조의 브랜치 라인"라 함)은 이웃하는 서브 픽셀들(SP1, SP2, SP3, SP4) 사이의 비 발광 영역에 배치될 수 있다. 멀티층 구조의 브랜치 라인은 데이터 라인들(DL1~DL4)과 같은 세로 라인과 교차된다.
브랜치 라인(RBL)에서 금속층 없이 반도체층만 존재하는 부분(이하, "단층 브랜치 라인"라 함)은 투명하게 보인다. 산화물 반도체(IGZO)는 90% 이상의 광 투과율을 갖는다. 단층 브랜치 라인의 반도체층은 전류가 흐를 수 있도록 도체화될 수 있다. 멀티층 구조의 브랜치 라인에서 금속 아래의 반도체층은 도체화될 수 있으나, 도체화되지 않은 비정질 반도체일 수 있다.
단층 브랜치 라인은 서브 픽셀들(SP1~SP4) 중 적어도 하나에서 발광 영역을 가로 질러 픽셀 회로에 연결된다. 단층 브랜치 라인은 발광 영역의 애노드 전극(AND)과 중첩될 수 있다. 단층 브랜치 라인의 반도체층 중 일부는 애노드 전극과 중첩되는 영역에서 제1 방향과 제2 방향을 따라 "L"자 형태로 구부러져 픽셀 회로들 중 적어도 하나에 연결될 수 있다.
투명한 단층 브랜치 라인으로 인하여 서브 픽셀의 개구율이 향상되고 발광 영역이 확대될 수 있다. 투명한 단층 브랜치 라인이 서브 픽셀(SP)의 발광영역과 중첩되는 영역(OA)만큼 서브 픽셀의 개구율이 증가된다. 서브 픽셀의 발광 영역은 뱅크(BNK)에 의해 정의된 애노드 전극(AND)의 노출 영역을 포함한다.
본 발명의 제1 스위치 소자(ST1)의 게이트 전극은 게이트 라인(GL)의 일부이거나 그로부터 분기되어 형성된다. 제1 스위치 소자(ST1)의 드레인 전극은 데이터 라인(DL)의 일부이거나 그로부터 분기되어 형성된다. 제1 스위치 소자(ST1)의 활성층은 버퍼층(BUF)을 관통하는 콘택홀(STH3)을 통해 드레인 전극과 연결된다. 제1 스위치 소자(ST1)의 소스 전극은 반도체층 상에 형성된 제2 금속층으로 구현될 수 있다. 제1 스위치 소자(ST1)는 소스 전극으로부터 연장된 연장부를 포함할 수 있다. 이러한 연장부는 일 측이 제1 스위치 소자(ST1)의 소스 전극과 연결되고, 타 측이 구동 소자(DT)의 게이트 전극과 연결될 수 있다. 연장부는 도 2에 도시된 바와 같이 제1 스위치 소자(ST1)의 소스 전극과 구동 소자(DT)의 게이트 전극을 연결할 수 있다. 연장부는 제1 스위치 소자(ST1)의 소스 전극으로부터 연속되므로, 소스 전극과 마찬가지로 반도체층과 그 위에 형성된 제2 금속층을 포함한 멀티층 구조일 수 있다.
서브 픽셀들(SP1~SP4) 각각의 발광부(EA)에 배치된 발광 소자(OLED)의 애노드 전극(AND)은 제2 방향으로 연장되어 회로부(CA)에서 대응하는 구동 소자(DT) 및 스토리지 커패시터(Cst)에 전기적으로 연결된다.
도 9는 도 8에 도시된 제2 스위치 소자(ST2), 및 브랜치 라인(RBL)의 단면 구조를 보여 주기 위하여 도 8에서 제1 서브 픽셀(SP1) 내의 선 C-C'을 따라 절취한 단면도이다. 도 10은 도 8에 도시된 구동 소자(DT), 스토리지 커패시터(Cst), 및 가로 전원 라인(VDDH)의 단면구조를 보여 주기 위하여 도 8에서 제1 서브 픽셀(SP1) 내의 선 D-D'을 따라 절취한 단면도이다.
도 9를 참조하면, 표시패널(10)은 기판(SUBS) 상에 배치되는 제1 금속층, 버퍼층(BUF), 반도체층, 제1 절연층(GI), 제2 금속층, 제2 절연층(PAS), 제3 절연층(OC), 애노드 전극(AND), 유기 화합물층(EL), 캐소드 전극(CAT), 컬러필터(CF), 및 뱅크(BNK)를 포함한다. 제1 금속층은 적어도 데이터 라인(DL1)과 광차단 패턴(LS)을 포함한다. 제2 금속층은 제2 스위치 소자(ST2)의 전극들을 포함할 수 있다. 제1 및 제2 금속층 각각은 단일 금속층 또는 이종의 금속층이 적층된 이중 금속층으로 구현될 수 있다. 반도체층은 적어도 제2 스위치 소자(ST2)의 활성층(ACT2)과 브랜치 라인(RBL)을 포함한다. 반도체층 상에 부분적으로 제3 금속층이 적층된다. 제3 금속층은 데이터 라인(DL1)과 교차되는 반도체층 상에 형성되어 멀티층 구조의 브랜치 라인으로 구성되고, 제2 스위치 소자(ST2)의 소스 및 드레인 전극들로 이용될 수 있다.
기판(SUBS) 상에 데이터 라인(DL1) 및 광차단 패턴(LS)이 배치된다. 데이터 라인(DL1)은 광차단 패턴(LS)과 동일층에 배치된 동일한 제1 금속으로 형성될 수 있다. 광차단 패턴(LS)은 구동 소자(DT)의 채널영역(또는 활성층) 하부에만 배치되거나 구동 소자(DT)의 채널영역 하부 뿐만 아니라 제1 및 제2 스위치 소자(232, 233)의 채널영역 하부에도 배치될 수 있다. 광차단 패턴(LS)은 외광을 차단할 목적으로 사용하거나, 다른 트랜지스터의 전극이나 배선과의 연결되고 커패시터의 전극으로 활용될 수 있다.
데이터 라인(DL1)과 광차단 패턴(LS)이 배치된 기판(SUBS) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 기판(SUBS)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단한다.
버퍼층(BUF) 상에는 제2 스위치 소자(ST2)의 전극들과 브랜치 라인(RBL)이 배치된다. 브랜치 라인(RBL)은 발광 영역과 중첩되는 단층 구조의 브랜치 라인과, 데이터 라인(DL1)과 중첩되는 멀티층 구조의 브랜치 라인을 포함한다. 브랜치 라인(RBL)에서 서브 픽셀들(SP1~SP4)의 발광 영역과 중첩되는 단층 구조의 브랜치 라인의 반도체층은 기준 전압 라인(RL)에 인가되는 기준 전압(Vref)을 서브 픽셀들(SP1~SP4)의 픽셀 회로에 인가하기 위하여 도체화된다.
제2 스위치 소자(ST2)의 소스 및 드레인 전극들(S2, D2)은 반도체층 상에 형성된 제3 금속층과, 제3 금속층 상에서 제3 금속층에 접촉되는 제2 금속층을 포함할 수 있다. 제2 스위치 소자(ST2)의 게이트 전극은 제2 금속층으로 형성될 수 있다.
제2 스위치 소자(ST2)는 활성층(ACT2), 게이트 전극(G2), 소스 전극(S2), 드레인 전극(D2)을 포함한다.
활성층(ACT2)은 버퍼층(BUF) 상에 배치된다. 활성층(ACT2)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다.
게이트 전극(G2)은 제1 절연층(GI)을 사이에 두고, 활성층(ACT2)의 채널 영역 상에 배치된 제2 금속층으로 형성될 수 있다. 제1 절연층(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(GI)은 게이트 절연층일 수 있다. 게이트 전극(G2)은 게이트 라인(GL)의 일부이거나, 게이트 라인(GL)으로부터 분기된 부분일 수 있다. 즉, 게이트 전극(G2)과 게이트 라인(GL)은 동일 층에, 동일 물질로 형성될 수 있다.
소스 전극(S2) 및 드레인 전극(D2)은 버퍼층(BUF) 상에서, 게이트 전극(G2)을 사이에 두고 배치된다. 따라서, 제2 스위치 소자(ST2)의 전극들(G2, S2, D2)는 버퍼층(BUF) 상에서 실질적으로 동일 평면 상에 배치될 수 있다.
소스 전극(S2)은 반도체층의 소스 영역 상에 형성된 제3 금속층과, 제3 금속층 상에서 제3 금속층에 접촉된 제2 금속층을 포함한다. 소스 전극(S2)은 제3 금속층으로 형성되기 때문에 반도체층으로 이루어진 활성층(ACT2)과 연결된다. 소스 전극(S2)과 활성층(ACT2)의 소스 영역 사이에는 제1 절연층(GI)이 배치될 수 있다. 소스 전극(S2)의 제2 금속층은 제1 절연층(GI)을 관통하는 콘택홀(STH4)를 통해 제3 금속층과 반도체층의 활성층(ACT2)의 소스영역에 접촉된다. 그리고, 소스 전극(S2)의 제2 금속층은 제1 절연층(GI), 반도체층 및 버퍼층(BUF)을 관통하는 콘택홀(STH5)을 통해 광차단 패턴(LS)과 연결된다. 도 9에는 도시되지 않았으나, 전술한 바와 같이 광차단 패턴(LS)은 다른 트랜지스터의 전극이나 라인과의 연결될 수 있다. 소스 전극(S2)과 연결된 광차단 패턴(LS)은 소스 전극(S2)을 구동 소자(DT)의 소스 전극 또는 발광 소자(OLED)의 애노드 전극(AND)에 연결할 수 있다.
드레인 전극(D2)은 활성층(ACT2)을 포함한 반도체층 상에 형성된 제3 금속층을 포함한다. 드레인 전극(D2)은 제3 금속층 상에서 제3 금속층에 접촉되는 제2 금속층을 더 포함할 수 있다. 브랜치 라인(RBL)은 반도체층 상에 형성된 제3 금속층으로 형성되고 도 2에 도시된 바와 같이 드레인 전극(D2)과 연결된다. 따라서, 브랜치 라인(RGB)의 멀티층 구조의 브랜치 라인과 드레인 전극(D2)은 제3 금속층으로 일체화된다.
제2 절연층(PAS)은 제2 스위치 소자(ST2)와 브랜치 라인(RBL)을 덮는다. 제2 절연층(PAS)은 패시베이션(Passivation)막일 수 있다. 패시베이션막은 하부의 소자를 보호하는 절연층으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들이 적층된 멀티층일 수 있다.
제2 절연층(PAS) 상에는 제3 절연층(OC)이 배치될 수 있다. 제3 절연층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 필요에 따라서, 패시베이션막과 평탄화막 중 어느 하나는 생략될 수 있다.
제2 절연층(PAS)과 제3 절연층(OC) 사이에는 컬러필터(CF)가 배치될 수 있다.
제3 절연층(OC) 상에는 유기발광 다이오드가 배치된다. 유기발광 다이오드는 서로 대향하는 애노드 전극(AND), 유기 화합물층(EL), 캐소드 전극(CAT)을 포함한다.
표시장치는 하부 발광(Bottom Emission)방식으로 구현될 수 있다. 이 경우, 애노드 전극(AND)은 투명 전극으로 기능할 수 있다. 일 예로, 애노드 전극(AND)은, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있다.
애노드 전극(AND)이 형성된 기판(SUBS) 상에 뱅크(BNK)가 배치된다. 뱅크(BNK)는 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다.
뱅크(BNK)가 형성된 기판(SUBS) 상에 발광 소자(OLED)의 유기 화합물층(EL)이 배치된다. 유기 화합물층(EL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)을 포함하고, 정공주입층(HIL), 정공수송층(HTL), 전자수송층(ETL) 및 전자주입층(EIL) 중 어느 하나 이상을 더 포함할 수 있다.
캐소드 전극(CAT)은 유기 화합물층(EL) 상에 배치된다. 캐소드 전극(CAT)은 기판(SUBS)의 전면에 넓게 형성될 수 있다. 본 발명의 제2 실시예에 따른 표시장치는 하부 발광(Bottom Emission)방식으로 구현되기 때문에, 캐소드 전극(CAT)은 반사 전극으로 기능할 수 있다. 예를 들어, 캐소드 전극(CAT)은, 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금과 같은 반사 물질로 이루어질 수 있다.
도 9에 도시된 중첩 영역(OA)에서 알 수 있는 바와 같이, 브랜치 라인(RBL)의 투명한 단층 구조의 브랜치 라인은 서브 픽셀들(SP1~SP2)의 발광 영역과 중첩된다. 그 결과, 본 발명은 서브 픽셀들(SP1~SP4)의 발광 영역을 더 넓게 하여 휘도를 높일 수 있고 소비 전력을 낮출 수 있다.
도 10를 참조하면, 표시패널(10)은 기판(SUBS) 상에 배치되는 제1 금속층, 버퍼층(BUF), 반도체층, 제1 절연층(GI), 제2 금속층, 제2 절연층(PAS), 제3 절연층(OC), 애노드 전극(AND), 유기 화합물층(EL), 캐소드 전극(CAT), 컬러필터(CF), 및 뱅크(BNK)를 포함한다. 제1 금속층은 광차단 패턴(LS)을 포함한다. 제2 금속층은 구동 소자(DT)의 게이트 전극과, 스토리지 커패시터(Cst)의 상부 전극(CE1)으로 이용될 수 있다. 제1 및 제2 금속층 각각은 단일 금속층 또는 이종의 금속층이 적층된 이중 금속층으로 구현될 수 있다. 반도체층은 적어도 구동 소자(DT)의 활성층(ACT0)을 포함한다. 반도체층 상에 부분적으로 제3 금속층이 적층된다. 제3 금속층은 반도체층 상에 형성되어 가로 전원 라인(VDDH)으로 패터닝되고, 구동 소자(DT)의 소스 및 드레인 전극으로 이용될 수 있다. 구동 소자(DT)의 소스 및 드레인 전극은 제3 금속층 상에서 제3 금속층에 접촉되는 제2 금속층을 더 포함할 수 있다.
기판(SUBS) 상에 광차단 패턴(LS)이 배치된다. 광차단 패턴(LS)이 배치된 기판(SUBS) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF) 상에 구동 소자(DT) 및 가로 전원 라인(VDDH)이 형성된다.
구동 소자(DT)는 활성층(ACT0), 게이트 전극(G0), 소스 전극(S0), 드레인 전극(D0)을 포함한다.
활성층(ACT0)은 버퍼층(BUF) 상에 배치된 비도체화된 반도체층으로 형성된다. 활성층(ACT0)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다.
게이트 전극(G0)은 제1 절연층(GI)을 사이에 두고, 활성층(ACT0)의 채널 영역 상에 배치된다. 제1 절연층(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 여기서 제1 절연층(GI)은 게이트 절연층일 수 있다. 게이트 전극(G0)은, 소스 전극(S0)과 드레인 전극(D0) 사이에 배치될 수 있다.
소스 전극(S0) 및 드레인 전극(D0)은 버퍼층(BUF) 상에서 게이트 전극(G0)을 사이에 두고 배치될 수 있다.
소스 전극(S0)과 버퍼층(BUF) 사이에 제1 절연층(GI)이 배치될 수 있다. 소스 전극(S0)은 게이트 전극(G0)과 동일층에서 동일한 제2 금속층을 포함할 수 있다. 소스 전극(S0)의 제2 금속층은 제1 절연층(GI)을 관통하는 소스 콘택홀(EH5)을 통해 활성층(ACT0)의 소스 영역에 형성된 제3 금속층에 연결될 수 있다. 소스 전극(S0)은 도 8에 도시된 바와 같이 콘택홀(CH2)을 통해 발광 소자(OLED)의 애노드 전극(AND)에 연결될 수 있다.
드레인 전극(D0)은 활성층(ACT)의 드레인 영역에 형성된 반도체층과, 그 반도체층 상에 형성된 제3 금속층을 포함할 수 있다. 드레인 전극(D0)은 제3 금속층 상에 형성되어 제3 금속층에 접촉된 제2 금속층을 더 포함할 수 있다. 드레인 전극(D0)은 가로 전원 라인(VDDH)의 일부이거나, 가로 전원 라인(VDDH)으로부터 분기된 부분일 수 있다. 따라서, 가로 전원 라인(VDDH)은 드레인 전극(D0)과 일체화될 수 있다. 따라서, 드레인 전극(D0)과 가로 전원 라인(VDDH)은 반도체층과, 그 위에 형성된 제3 금속층을 공유할 수 있다.
도 10에서 스토리지 커패시터(Cst1)는 제1 및 제2 커패시터들(Cst1, Cst2)을 포함하여 전술한 제1 실시예에 비하여 더 큰 용량을 갖는다. 스토리지 커패시터(Cst)는 도 2에 도시된 바와 같이 구동 소자(DT)의 게이트 전극(G0)과 소스 전극(S0) 사이에 연결된다.
제1 커패시터(Cst)는 버퍼층(BUF)을 사이에 두고 대향하는 광차단 패턴(LS)과 중간 전극(CE2)을 포함한다. 광차단 패턴(LS)은 스토리지 커패시터(Cst1)의 하부 전극과 일체화된다. 중간 전극(CE2)은 활성층(ACT0)과 연결된 도체화된 반도체층을 포함한다. 중간 전극(CE2)은 반도체층 상에 형성된 제3 금속층을 더 포함할 수 있다.
제2 커패시터(Cst)는 제1 절연층(GI)을 사이에 두고 대향하는 중간 전극(CE2)과 상부 전극(CE1)을 포함한다. 상부 전극(CE1)은 제1 절연층(GI) 상에서 게이트 전극(G0)과 같은 제2 금속층으로 형성될 수 있다.
도 10에 도시된 바와 같이 본 발명은 서브 픽셀들(SP1~SP4) 각각의 픽셀 회로에서 더블 커패시터(Double capacitor)를 형성하여 충분한 커패시터 용량을 확보할 수 있다. 그 결과, 스토리지 커패시터(Cst)의 크기가 작아질 수 있으므로 서브 픽셀(SP1~SP4)의 발광영역이 확대될 수 있고 개구율이 향상될 수 있다.
제2 절연층은 구동 소자(DT), 가로 전원 라인(VDDH), 및 스토리지 커패시터(Cst)를 덮는다. 제2 절연층(PAS)은 패시베이션(Passivation)막일 수 있다. 패시베이션막은 하부의 소자를 보호하는 절연층으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들이 적층된 멀티층일 수 있다.
제2 절연층(PAS) 상에 제3 절연층(OC)이 배치될 수 있다. 제3 절연층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 필요에 따라서, 패시베이션막과 평탄화막 중 어느 하나는 생략될 수 있다.
제3 절연층(OC) 상에는 발광 소자(OLED)가 배치된다. 발광 소자(OLED)는 애노드 전극(AND), 유기 화합물층(EL), 캐소드 전극(CAT)을 포함한다. 선 "D-D"에서 애노드 전극(AND)은 보이지 않는다.
하나의 포토 공정에서, 도 8 내지 도 10에 도시된 표시패널에서 반도체층 상에 제3 금속층이 부분적으로 적층되고, 반도체층이 부분적으로 도체화될 수 있다. 이 포토 공정은 버퍼층(BUF) 상에 반도체층과 제3 금속층을 연속 증착한 후에 하프톤 마스크(half-tone mask)를 이용한다. 이 포토 공정에 대하여 도 11a 내지 도 11e를 결부하여 설명하기로 한다.
도 11a 내지 도 11d는 하프톤 마스크를 이용하여 반도체층 상에 제3 금속층의 패턴을 동시에 형성하고, 반도체층을 부분적으로 도체화하는 포토 공정을 보여 주는 도면들이다.
도 11a를 참조하면, 포토 공정은 버퍼층(BUF) 상에 반도체층(SEM)을 전면 증착하고, 그 위에 금속층(MM)을 증착한다. 반도체층(SEM)은 금속화가 용이한 산화물 반도체 예를 들어, 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide, IGZO)으로 선택될 수 있다. 금속층(MM)은 구리(Cu), 몰리티타늄(MoTi) 중 어느 하나 또는 이들 금속이 적층된 이중 금속층일 수 있다. 금속층(MM)은 전술한 제3 금속층으로 이용된다.
금속층(MM) 상 감광 물질이 도포되어 감광 물질층이 금속층(MM) 상에 형성된다. 포토 공정은 감광 물질층에 원하는 패턴이 새겨진 하프톤 마스크가 정렬(align)하고, 하프톤 마스크를 통해 감광 물질층을 노광하고 현상하여 감광 물질층을 패터닝한다. 그 결과, 포토 레지스트 패턴(PRa, PRb)이 금속층(MM) 상에 남는다.
하트톤 마스크는 광 투과율이 투과부, 반투과부, 및 차단부를 포함할 수 있다. 하프톤 마스크에서 투과부를 통해 입사되는 광에 노출되는 감광 물질은 현상액에 의해 완전히 제거되고, 반투과부를 통해 입사되는 광에 노출된 감광 물질은 현상액에 의해 상단 일부가 제거될 수 있다. 제1 포토 레지스트 패턴(PRa)은 노광되지 않은 부분이고 상대적으로 두껍다. 제2 포토 레지스트 패턴(PRb)은 하프톤 마스크의 반투과부를 통해 노광된 감광 물질이다. 제2 포토 레지스트 패턴(PRb)의 두께는 제1 포토 레지스트 패턴(PRb) 보다 얇다. 제1 포토 레지스트 패턴(PRa)은 반도체층과 제3 금속층이 적층된 구조로 남는 부분 상에 위치한다. 제2 포토 레지스트 패턴(PRb)은 제3 금속층 없이 반도체층만 남는 부분에 위치한다. 포토 레지스트 패턴(PRa, PRb)이 없는 부분은 식각 공정에서 반도체층과 제3 금속층이 모두 제거된다.
이어서, 포토 공정은 식각액을 금속층(MM) 상에 분사하여 습식 식각을 진행한다. 그 결과, 도 11b에 도시된 바와 같이, 제1 및 제2 포토 레지스트 패턴(170a, 170b)에 의해 가려진 금속층(MM)의 일부는 반도체층(SEM) 상에 남고, 식각액에 노출된 반도체층(SEM)은 제거된다. 반도체층(SEM) 상에 잔류하는 금속 패턴(MM')의 폭은 금속층이 과식각되어 포토 레지스트 패턴(PRa, PRa) 보다 작아질 수 있다.
이어서, 포토 공정은 애싱(Ashing) 공정을 통해 포토 레지스트 패턴(PRa, PRb)의 두께를 조정한다. 애싱 공정에 의해 제1 포토 레지스트 패턴(PRa)는 두께가 감소되고, 제2 포토 레지스트 패턴(PRb)은 완전히 식각되어 제거된다. 그 결과, 도 11c에 도시된 바와 같이 애싱 공정 후에 두께가 감소된 제1 포토 레지스트 패턴(PRa')이 반도체층(SEM) 상에 잔류된다.
이어서, 포토 공정은 반도체층(SEM)에 대하여 습식 식각을 진행한다. 그 결과, 제1 포토 레지스트 패턴(PRa) 아래의 반도체층(SEM)이 버퍼층(BUF) 상에 잔류하고, 식각액에 노출된 반도체층(SEM)이 제거된다.
이어서, 플라즈마 처리가 실시되어 포토 레지스트 패턴(PRa')에 의해 가려지지 않고 노출된 반도체 패턴(SEM')이 도체화된다. 그 결과, 도 11d에 도시된 바와 같이 스토리 커패시터(Cst)의 중간 전극(CE2)으로 이용되는 도체화된 반도체 패턴(SEM')이 버퍼층(BUF) 상에 형성될 수 있다.
도면에 생략되었지만 반도체 패턴과 트랜지스터의 전극 또는 배선이 연결되는 콘택홀들에서 반도체 패턴이 도체화될 수 있다. 반도체층의 도체화 후에, 포토 레지스트 패턴(PRa')이 도 11e에 도시된 바와 같이 제거된다.
도 12a 내지 도 12c는 도 8에 도시된 픽셀 회로의 콘택홀 구조를 보여 주는 평면도들이다. 도 12a 내지 도 12c에서, "GM"은 트랜지스터들(DT, ST1, ST2)의 전극으로 이용되는 제2 금속층의 일부 패턴을 나타낸다. 도 12a 내지 도 12c에 도시된 콘택홀 구조는 도 8에서 반도체층과 제2 금속층이 연결되는 콘택홀들(CH2, STH3, STH4) 중 어느 하나일 수 있다.
예를 들어, 구동 소자(DT)의 소스 전극(S0)이 제1 절연층(GI)을 관통하는 콘택홀(STH4)을 통해 브랜치 라인(RBL)에 연결된다. 콘택홀(STH) 내에서 브랜치 라인(RHL)의 도체화된 반도체층이 소스 전극(S0)과 연결된 제2 금속층에 연결될 수 있다. 다른 예로, 콘택홀(STH4) 내에서 브랜치 라인(RBL)의 제3 금속층이 구동 소자(DT)의 소스 전극(S0)과 연결될 수 있다.
도체화된 반도체 패턴(CSEM) 상에 제1 절연층(GI)이 형성된 후, 제1 절연층(GI)이 식각된다. 그 결과, 도 12a 및 도 12b에 도시된 바와 같이 제1 절연층(GI)이 제거된 콘택홀[CH(GI)]을 통해 반도체 패턴(CSEM')의 일부가 노출된다.
제2 금속층(GM)은 콘택홀[CH(GI)] 내에서 도체화되지 않은 반도체층(SEM) 상에 형성된 금속 패턴(MM')에 접촉될 수 있다. 이 경우, 콘택홀[CH(GI)] 내에서 반도체층(SEM) 상의 금속 패턴(MM')이 노출되도록 제1 절연층(GI)이 식각된다.
이어서, 도 12c에 도시된 바와 같이 제2 금속층(GM)이 콘택홀[CH(GI)]이 완전히 덮이도록 제1 절연층(GI) 상에 형성된다. 제2 금속층(GM)은 트랜지스터들(DT, ST1, ST2)의 소스 전극, 드레인 전극, 또는 게이트 전극일 수 있다. 제2 금속층(GM)은 도 12c에 도시된 바와 같이 콘택홀[CH(GI)]에서 도체화된 반도체 패턴(CSEM) 또는 금속 패턴(MM')에 접촉된다.
도 12c에 도시된 콘택홀 구조는 저항이 작은 금속층(MM') 또는 도체화된 반도체층(CSEM)에 제2 금속층(GM)이 접촉되기 때문에 별도의 반도체 도체화 과정이 필요 없다. 도 7d에 도시된 콘택홀 구조는 제2 금속층과 중첩되는 반도체층이 도체화될 수 없기 때문에 전기적인 저항이 크게 된다. 이 저항을 감소시키기 위해, 도 7a 내지 도 7d에서 반도체층을 노출하는 콘택홀을 크게 하여 반도체층의 노출 영역을 크게 하여 도체화할 수 있지만, 콘택홀의 일부만 실제 접촉 영역으로 이용될 수 있다.
도 7d에 도시된 콘택홀 구조는 도체화된 반도체 패턴(CSEM) 또는 반도체층 상의 제3 금속 패턴(MM')이 제2 금속층(GM)과 접촉되기 때문에 제2 금속층(GM)과 중첩되는 반도체층의 도체화가 어렵다는 점을 고려할 필요 없이 콘택홀의 저항을 줄일 수 있다. 따라서, 본 발명은 도 7d에 도시된 콘택홀 구조를 이용하여 콘택홀[CH(GI)]의 크기를 줄여 서브 픽셀들(SP1~SP4)에서 픽셀 회로 면적을 줄일 수 있다. 그 결과, 본 발명은 서브 픽셀들(SP1~SP4)에서 발광 영역을 더 크게 하고 개구율을 향상시킬 수 있다. 나아가, 본 발명은 도 8에서 알 수 있는 바와 같이 브랜치 라인(RBL)와 구동 소자(DT)를 연결하는 콘택홀(CH4)의 개수를 한 개로 줄여 픽셀 회로 면적을 더 줄여 발광 영역을 더 확대하고 개구율을 더 향상시킬 수 있다.
도 13 및 도 14는 리페어(repair) 공정에서 불량 서브 픽셀을 레이저 컷팅(cutting)으로 암점화하는 예를 보여 주는 도면이다.
도 13은 도 3에서 E 영역을 확대한 평면도이다. 도 14는 도 8에서 F 영역을 확대한 평면도이다.
표시패널의 픽셀 어레이가 완성된 후, 검사 공정이 실시된다. 표시패널의 화면 상에서 불량 서브 픽셀이 발견될 수 있다. 이 경우, 리페어 공정은 불량 서브 픽셀의 픽셀 회로에서 픽셀 회로의 일부 노드의 배선이나 전극에 레이저 빔을 조사하여 전류 패스를 차단함으로써 불량 서브 픽셀을 암점화할 수 있다. 불량 서브 픽셀의 암점화는 사용자에게 시인되는 것을 최소화할 수 있다. 도 13 및 도 14의 예는 제1 서브 픽셀을 불량 서브 픽셀로 예시한 경우이다.
도 13을 참조하면, 리페어 공정은 불량 서브 픽셀을 암점화하기 위하여 픽셀 회로에 전원(Vref, EVDD)을 공급하는 브랜치 라인(RBL)와 가로 전원 라인(VDDH)의 금속에 레이저 빔을 조사하는 단계를 포함한다. 금속 배선은 일반적인 레이저(Laser) 장비에서 발생되는 1,064 (nm) 파장의 레이저 빔으로 녹여져 단선될 수 있다. 가로 전원 라인(VDDH)이 반도체층과 제3 금속층이 적층된 멀티층 구조인 경우, 레이저 빔의 파장 변경 없이 가로 전원 라인(VDDH)의 제3 금속층을 녹여 가로 전원 라인(VDDH)을 단선시킬 수 있다. 제3 금속층 아래의 반도체층은 도체화되어 있지 않기 때문에 제3 금속층이 단선되면 브랜치 라인(RBL)이 단선될 수 있다.
리페어 공정은 제1 스위치 소자(ST1)의 게이트 전극을 레이저 빔의 파장 변경 없이 레이저 빔으로 단선하는 단계를 더 포함할 수 있다.
도 8에 도시된 표시패널에서, 브랜치 라인(RBL)은 반도체층과, 그 반도체층 상에 부분적으로 형성된 금속층을 포함한다. 반도체층은 1,064 (nm) 파장의 레이저 빔으로 녹여지지 않기 때문에 별도의 레이저 장비가 더 필요하다. 예를 들어, 산화물 반도체(IGZO)는 266 (nm) 파장의 레이저 빔으로 녹여질 수 있다. 따라서, 도 8에 도시된 표시패널의 경우, 리페어 공정 비용을 줄이기 위하여 도 14에 도시된 바와 같이 멀티층 구조의 브랜치 라인에서 반도체층 상에 형성된 제3 금속층에 1,064 (nm) 파장의 레이저 빔을 조사하여 브랜치 라인(RBL)을 단선하는 것이 바람직하다.
멀티층 구조의 브랜치 라인에서 제3 금속층 아래의 반도체층은 도체화되지 않은 부분이다. 따라서, 멀티층 구조의 브랜치 라인 제3 금속층이 단선되면 기준 전압(Vref)이 인가되는 전류 패스가 차단될 수 있다.
도 15 내지 도 17은 본 발명의 다양한 실시예들에 따른 표시패널(10)의 단면 구조를 개략적으로 보여 주는 단면들이다.
도 3에 도시된 표시패널(10)에서 트랜지스터(TFT), 스토리지 커패시터(Cst), 그리고 브랜치 라인(RBL)의 단면 구조를 도 15와 같이 단순하게 표현할 수 있다. 도 15에 도시된 트랜지스터(TFT)는 구동 소자(DT)이다. 스위치 소자들(ST1, ST2)은 광 차단 패턴(LS)이 없을 수 있는 것을 제외하면, 그 구조는 구동 소자(DT)와 실질적으로 동일하다.
도 15를 참조하면, 픽셀 회로의 트랜지스터(TFT)의 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)은 제1 절연층(GI) 상에 배치된 제2 금속층(ML2)으로부터 분할된 금속 패턴들로 형성될 수 있다. 트랜지스터(TFT)는 픽셀 회로를 구성하는 모든 트랜지스터 즉, 구동 소자와 스위치 소자일 수 있다. 트랜지스터(TFT)는 버퍼층(BUF) 상에 형성된 활성층(ACT)을 포함한다. 활성층(ACT)은 버퍼층(BUF)과 제1 절연층(GI) 사이의 반도체층(SEML)으로부터 분할된 반도체 패턴으로 형성될 수 있다. 버퍼층(BUF)과 제1 절연층(GI) 각각은 무기 절연막일 수 있다.
트랜지스터(TFT)의 아래에 제1 금속층(ML1)으로부터 분할된 광 차단 패턴(LS)이 배치될 수 있다. 광 차단 패턴(LS)은 버퍼층(BUF)에 의해 덮여진 제1 금속층으로부터 패터닝될 수 있다. 스토리지 커패시터(Cst)는 도체화된 반도체 패턴으로 이루어진 상부 전극(CE)과, 제1 금속층(ML1)으로 이루어진 하부 전극을 포함한다. 광차단 패턴(LS)과 스토리지 커패시터(Cst)의 하부 전극은 제1 금속층(ML1)의 단일 패턴으로 일체화될 수 있다. 브랜치 라인(RBL)은 제2 금속층(ML2)으로부터 패터닝된 제1 및 제2 브랜치 라인들(BLa, BLb)을 포함한다.
따라서, 도 15에 도시된 표시패널(10)에서 제1 금속층(ML1)은 적어도 트랜지스터(TFT)의 광 차단 패턴(LS)와, 스토리지 커패시터(Cst)의 하부 전극을 포함한다. 반도체층(SEML)은 적어도 트랜지스터(TFT)의 활성층(ACT)과, 스토리지 커패시터(Cst)의 상부 전극(CE)을 포함한다. 제2 금속층(ML2)은 적어도 트랜지스터(TFT)의 전극들과, 브랜치 라인(BLa, BLb)을 포함한다.
도 8에 도시된 표시패널(10)에서 트랜지스터(TFT), 스토리지 커패시터(Cst), 그리고 브랜치 라인(RBL)의 단면 구조를 도 16과 같이 단순하게 표현할 수 있다. 스토리지 커패시터(Cst)는 도 17에 도시된 구조로 구현될 수 있다.
도 16 및 도 17을 참조하면, 제1 금속층(ML1)은 적어도 트랜지스터(TFT)의 광 차단 패턴(LS)를 포함한다. 제1 금속층(ML1)은 스토리지 커패시터(Cst)의 하부 전극을 더 포함할 수 있다. 반도체층(SEML)은 적어도 트랜지스터(TFT)의 활성층(ACT), 스토리지 커패시터(Cst)의 중간 전극(CE2), 및 브랜치 라인(RBL)을 포함한다. 제2 금속층(ML2)은 적어도 트랜지스터(TFT)의 전극들과, 스토리지 커패시터(Cst)의 상부 전극(CE1)을 포함한다.
도 16에 도시된 스토리지 커패시터(Cst)의 중간 전극(CE2)은 도체화된 반도체층으로 구현된다. 스토리지 커패시터(Cst)는 도 16에 도시된 바와 같이 제1 금속층(ML1)과 반도체층(SEML) 사이의 제1 커패시터(Cst1)와, 반도체층(SEML)과 제2 금속층(ML2) 사이의 제2 커패시터(Cst2)를 포함할 수 있다. 다른 실시예로, 스토리지 커패시터(Cst)는 도 17에 도시된 바와 같이 반도체층(SEML)과 제2 금속층(ML2) 사이의 커패시터로 구현될 수 있다.
반도체층(SEML)은 단층의 반도체층인 경우, 부분적으로 도체화될 수 있다. 반도체층(SEML) 상에 도면에서 생략된 제3 금속층이 형성될 수 있다. 제3 금속층은 제1 금속층(ML1)과 제2 금속층(ML2) 사이에서 반도체층(SEML) 상에 배치된다.
브랜치 라인(RBL)은 개구부(APT)의 발광 영역에 중첩된 단층 브랜치 라인을 포함한다. 단층 브랜치 라인은 투명한 도체화된 반도체층으로 형성되기 때문에 발광 영역과 중첩되어 개구부를 확대할 수 있다.
도 8에 도시된 표시패널에서 트랜지스터의 전극들과 스토리지 커패시터의 전극들은 도 18에 도시된 바와 같이 반도체층 및 금속층의 적층 구조에 연결될 수 있다.
도 18을 참조하면, 트랜지스터(TFT)의 활성층(ACT)은 반도체층(SEML)과 제3 금속층(ML3)이 적층된 멀티층 구조일 수 있다. 트랜지스터(TFT)의 소스 및 드레인 전극(S, D)은 제1 절연층(GI)을 관통하는 콘택홀을 통해 반도체층(SEML) 상의 제3 금속층(ML3)에 접촉된다.
스토리지 커패시터(Cst)의 중간 전극(CE2)은 반도체층(SEML)과 제3 금속층(ML3)이 적층된 멀티층 구조일 수 있다. 이 경우, 중간 전극(CE2)의 반도체층(SEML)은 도체화될 필요가 없다.
패드(PAD)는 제1 금속층(ML1)으로 형성된 제1 전극(PE1), 제2 금속층(ML2)으로 형성된 제2 전극(PE2), 및 제2 전극(PE2) 상에 형성된 제3 전극(PE2)을 포함할 수 있다. 제2 전극(PE2)은 버퍼층(BUF)을 관통하는 콘택홀을 통해 제1 전극(PE1)에 접촉된다. 제3 전극(PE3)은 발광 소자(OLED)의 애노드 전극(AND)과 동시에 동일한 투명 전극 물질로 형성된다. 소스 드라이버(12)의 출력 핀은 ACF(aniso-tropic conductive film)를 통해 패드(PAD)의 제3 전극(PE3)에 연결된다.
도 8에 도시된 표시패널(10)에서 제1 금속층의 패턴과 반도체 패턴은 도 19와 같다.
도 19를 참조하면, 제1 금속층(ML)의 패턴은 적어도 세로 전원 라인(VDDV), 기준 전압 라인(RL), 데이터 라인들(DL1 ~ DL4), 및 광차단 패턴(LS)을 포함한다.
반도체 패턴은 적어도 제1 내지 제6 반도체 패턴(SEM1~SEM6)을 포함한다. 제1 반도체 패턴(SEM1)은 콘택홀(RH3)을 통해 기준 전압 라인(RL)과 연결되는 브랜치 라인을 포함한다.
브랜치 라인(RBL)의 반도체 패턴은 서브 픽셀들 즉, 픽셀 회로들 중 적어도 하나의 발광 영역을 제1 방향(x)을 따라 가로 지르는 도체화된 라인부(SEM1-1)와, 제1 방향(x)과 교차되는 제2 방향(y)을 따라 라인부(SEM1-1)로부터 구부러져 픽셀 회로에 연결된 분기부(SEM1-2)를 포함한다.
브랜치 라인(RBL)의 라인부(SEM1-1)는 하나 이상의 서브 픽셀들의 발광 영역을 가로 질러 그 발광 영역과 중첩될 수 있다. 브랜치 라인(RBL)을 통해 기준 전압(Vref)이 하나 이상의 서브 픽셀들로 인가될 수 있도록 하나의 라인부(SEM1-1)에 복수 개의 분기부들(SEM1-2)이 연결된다. 분기부(SEM1-2)는 제2 스위치 소자(ST2)에서 도체화되지 않은 활성층과, 제2 스위치 소자(ST2)의 전극들 중 적어도 한 전극을 포함할 수 있다. 분기부(SEM1-2)는 제2 소스 트랜지스터(ST2)의 소스 및 드레인 전극과 접촉되는 도체화된 전극 부분을 포함할 수 있다.
제2 내지 제5 반도체 패턴들(SEM2~SEM5) 각각은 스토리지 커패시터(Cs1)의 전극과, 제1 스위치 소자(ST1)의 소스 및 드레인 전극들과 접촉되는 부분에서 도체화될 수 있다. 제3 반도체 패턴(SEM2)은 스토리지 커패시터(Cs1)의 전극과, 제1 스위치 소자(ST1)의 소스 및 드레인 전극들과 접촉되는 부분에서 도체화될 수 있다. 제6 반도체 패턴(SEM6)은 구동 소자(T)의 소스 및 드레인 전극에서 도체화될 수 있다.
기준 전압 라인(RL)은 도체화된 반도체 패턴으로 구현될 수 있다. 이 경우, 도 20에 도시된 바와 같이 제1 반도체 패턴(SEM1)과 기준 전압 라인(RL)이 동일 평면 상에서 연결되기 때문에 콘택홀이 필요 없다. 기준 전압 라인(RL)이 픽셀 회로의 제2 스위치 소자(ST2)에 연결된다. 기준 전압 라인(RL)과 제2 스위치 소자(ST2)의 드레인 전극과 기준 전압 라인(RL)이 콘택홀을 통해 연결되면 도 21a에 도시된 바와 같이 콘택홀의 저항(Rcnt)과 기준 전압 라인(RL)의 배선 저항(Rr)이 존재한다. 이에 비하여, 기준 전압 라인(RL)과 제2 스위치 소자(ST2)의 드레인 전극과 기준 전압 라인(RL)이 콘택홀 없이 직접 연결되면 도 21b에 도시된 바와 같이 그들 사이에 기준 전압 라인(RL)의 배선 저항(Rr)만이 존재한다.
기준 전압 라인(RL)이 도체화된 반도체 패턴을 구현될 때 기준 전압 라인과, 가로 전원 라인(VDDH) 간의 단락(short circuit)을 방지하기 위하여, 가로 전원 라인(VDDH)은 절연층을 사이에 두고 반도체층과 분리된 제1 금속(ML1) 또는 제2 금속(ML2)으로 형성될 수 있다.
리페어 공정은 불량 서브 픽셀을 암점화할 때 구동 소자(DT)와 발광 소자(OLED)의 애노드 전극(AND) 사이의 노드 즉, 배선을 단선시킬 필요가 있다. 애노드 전극을 녹일 수 있는 레이저 빔의 파장과, 금속 및 반도체층을 녹일 수 있는 레이저 빔의 파장이 다를 수 있다. 예를 들어, 애노드 전극으로 이용되는 ITO는 266 (nm) 파장의 레이저 빔으로 녹일 수 있다. 이에 비하여, 브랜치 라인의 반도체층은 1,064(nm) 파장의 레이저 빔으로 녹일 수 있다. 이 경우, 애노드 전극을 단선시키기 위한 레이저 장비와 브랜치 라인을 단선시키기 위한 레이저 장비가 별도의 장비가 필요하고 리페어 공정 시간이 길어진다. 본 발명의 제3 실시예는 레이저 공정에서 하나의 레이저 장비로 애노드 전극과 브랜치 라인을 동시에 단선시키기 위하여 브랜치 라인을 도 22 및 도 23과 같은 구조로 구현할 수 있다.
도 22는 본 발명의 제3 실시예에 따른 표시장치의 평면도이다. 도 23은 도 22에서 커팅 라인 I-I'을 따라 절취한 단면도이다. 이 실시예는 리페어 공정에서 동일 파장의 레이저 빔으로 발광 소자(OLED)의 애노드 전극과 브랜치 라인(RBL)을 동시에 단선시킬 수 있다. 도 22 및 도 23은 도 8에 도시된 표시패널의 픽셀 회로에 변경된 브랜치 라인의 일부를 확대한 도면들이다. 이 실시예에서 도 8과 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 22 및 도 23을 참조하면, 브랜치 라인(RBL)은 제1 방향(x)을 따라 긴 라인부(RBL-1)와, 제1 방향(x)과 교차되는 제2 방향(y)을 따라 라인부(RBL-1)로부터 구부러져 픽셀 회로에 연결된 분기부(RBL-2)을 포함한다. 라인부(RBL-1)는 기준 전압 라인(RL)에 연결되고 데이터 라인들(DL1, DL2)과 교차된다.
브랜치 라인(RBL)의 라인부(RBL-1)는 서브 픽셀들의 발광 영역과 픽셀 회로 사이에서 하나 이상의 서브 픽셀들을 가로 지르는 길이를 갖는다. 라인부(RBL-1)는 서브 픽셀들의 발광 영역과 게이트 라인(GL) 사이에서 적어도 일부가 발광 소자(OLED)의 애노드 전극(AND)과 중첩된다. 라인부(RBL-1)의 적어도 일부는 뱅크(BNK)에 중첩될 수 있다.
브랜치 라인(RBL)을 통해 기준 전압(Vref)이 하나 이상의 서브 픽셀들로 인가될 수 있도록 하나의 라인부(RBL-1)에 복수 개의 분기부들(RBL-2)이 연결된다. 분기부(RBL-2)는 대응하는 서브 픽셀에서 제2 스위치 소자(ST2)의 도체화되지 않은 활성층과, 제2 스위치 소자(ST2)의 소스 및 드레인 전극과 접촉되는 도체화된 전극 부분을 포함한다. 분기부(RBL-2)의 적어도 일부는 발광 소자(OLED)의 애노드 전극(AND)과 중첩된다. 분기부(RBL-2)의 적어도 일부는 뱅크(BNK)에 중첩될 수 있다.
라인부(RBL-1)의 적어도 일부와 분기부(RBL-2)의 적어도 일부는 도 23에 도시된 바와 같이 반도체층(SEM)과 제3 금속층(ML3)이 적층된 멀티층 구조를 갖는다. 제3 금속층(ML3)은 구리(Cu), 몰리티타늄(MoTi) 중 어느 하나 또는 이들 금속이 적층된 이중 금속층일 수 있다. 라인부(RBL-1)의 금속층(ML3)으로 인하여, 라인부(RBL-1)는 개구부의 발광 영역을 회피하는 경로로 배치될 수 있다. 예를 들어, 라인부(RBL-1)에서 금속층(ML3)이 존재하는 부분은 서브 픽셀들의 발광 영역과 게이트 라인(GL) 사이에 배치될 수 있다.
도 22 및 도 23에 도시된 픽셀 구조를 갖는 표시패널(10)에서 불량 서브 픽셀이 검출되면, 리페어 공정이 실시된다. 리페어 공정은 불량 서브 픽셀을 암점화하기 위하여 픽셀 회로에 전원(Vref, EVDD)을 공급하는 전원 배선들에 레이저 빔을 조사한다. 금속 배선은 일반적인 레이저(Laser) 장비에서 발생되는 1,064 (nm) 파장의 레이저 빔으로 커팅될 수 있다. 리페어 공정은 브랜치 라인(RBL)에서 금속층(ML3)과 애노드 전극(AND)이 중첩되는 부분 예를 들어, 도 22 및 도 23에서 커팅 라인 I-I'을 따라 레이저 빔의 파장 변경 없이 1회의 레이저 빔 조사로 브랜치 라인(RBL)을 단선시킬 수 있다. 이 때, 금속층(ML3) 아래의 반도체층(SEM)은 단선되지 않지만 이 반도체층(SEM)은 도체화되지 않은 상태이므로 단선 효과가 있다.
리페어 공정은 가로 전원 라인(VDDH)과, 제1 스위치 소자(ST1)의 게이트 전극을 레이저 빔으로 단선하는 단계를 더 포함할 수 있다.
도 24에 도시된 바와 같이, 브랜치 라인(RBL)의 라인부(RBL-1)와 분기부(RBL-2)에서 적어도 일부가 도체화된 반도체층을 포함한 단층 구조로 구현될 수 있다. 예를 들어, 분기부(RBL-2)의 적어도 일부는 반도체층(SEM)과 제3 금속층(ML3)이 적층된 멀티층 구조일 수 있다. 도체화된 반도체층은 투명하기 때문에 서브 픽셀의 발광 영역과 중첩되어 발광 영역을 포함한 개구부가 확대될 수 있다. 리페어 공정은 라인부(RBL-1) 또는 분기부(RBL-2)에서 도 23 및 도 24와 같이 애노드 전극(AND)과 브랜치 라인(RBL)의 금속층(ML3)이 중첩되는 위치에 레이저 빔을 조사하여 불량 서브 픽셀에 연결된 애노드 전극(AND)과 브랜치 라인(RBL)을 동시에 단선시킬 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 SP1, SP2, SP3, SP4 : 서브 픽셀
EA : 발광부 CA : 회로부
GL : 게이트 라인 DL : 데이터 라인
RL : 기준 전압 라인 Cst : 스토리지 커패시터
VDDH : 가로 전원 라인 VDDV : 세로 전원 라인
DT : 구동 소자 ST1 : 제1 스위치 소자
ST2 : 제2 스위치 소자 RBL : 브랜치 라인

Claims (20)

  1. 발광 소자로부터의 빛이 외부로 방출되는 발광 영역이 정의된 복수의 픽셀 회로들;
    픽셀 구동 전압을 상기 픽셀 회로들에 인가하는 전원 라인;
    상기 픽셀 구동 전압 보다 낮은 기준 전압이 인가되는 기준 전압 라인; 및
    상기 기준 전압 라인에 연결되어 하나 이상의 상기 픽셀 회로에 상기 기준 전압을 인가하는 브랜치 라인을 포함하고,
    상기 브랜치 라인의 적어도 일부가 도체화된 반도체층을 포함하는 표시패널.
  2. 제 1 항에 있어서,
    상기 브랜치 라인의 도체화된 반도체층 적어도 일부가,
    상기 픽셀 회로를 각각 포함하는 서브 픽셀들 중 적어도 하나의 발광 영역과 중첩되는 표시패널.
  3. 제 1 항에 있어서,
    상기 발광 소자의 애노드 전극 상에 배치되는 뱅크를 더 포함하며,
    상기 뱅크는 상기 애노드 전극의 일부를 노출하고 상기 발광 영역이 포함된 개구부를 정의하고,
    상기 개구부 내에서 상기 브랜치 라인의 도체화된 반도체층의 적어도 일부가 상기 애노드 전극과 중첩되는 표시패널.
  4. 제 1 항에 있어서,
    상기 전원 라인은,
    제1 방향을 따라 상기 픽셀 회로들에 연결되어 픽셀 구동 전압을 상기 픽셀 회로들에 인가하는 제1 전원 라인; 및
    상기 제1 방향과 교차되는 제2 방향을 따라 긴 라인 형태를 가지며 상기 제1 전원 라인에 연결된 제2 전원 라인을 포함하고,
    상기 제1 전원 라인의 적어도 일부가,
    반도체층과 금속층이 적층된 멀티층 구조를 갖는 표시패널.
  5. 제 1 항에 있어서,
    데이터 전압이 인가되는 복수의 데이터 라인들; 및
    스캔 신호가 인가되는 복수의 게이트 라인들을 더 포함하고,
    상기 브랜치 라인의 반도체층은
    상기 픽셀 회로들 중 적어도 하나의 발광 영역을 제1 방향을 따라 상기 발광 영역을 가로 지르는 라인부; 및
    상기 제1 방향과 교차되는 제2 방향을 따라 상기 라인부로부터 구부러져 상기 픽셀 회로에 연결된 분기부를 포함하고,
    상기 라인부의 적어도 일부가 상기 도체화된 반도체층을 포함하고,
    상기 픽셀 회로들 각각은 하나 이상의 트랜지스터를 포함하고,
    상기 분기부는 반도체 영역을 가지는 상기 트랜지스터의 활성층과, 상기 트랜지스터의 전극들 중을 적어도 하나를 포함하고,
    상기 분기부에서 상기 트랜지스터의 전극은 도체화된 반도체층을 포함하거나,적층된 반도체층과 금속층을 포함하는 표시패널.
  6. 제 1 항에 있어서,
    상기 브랜치 라인은,
    상기 도체화된 반도체층을 포함한 단일 브랜치 라인;및
    상기 단층 브랜치 라인에 연결되고, 반도체층과 금속층이 적층된 멀티층 구조의 브랜치 라인을 포함하고,
    상기 단일 브랜치 라인의 적어도 일부가 상기 픽셀 회로들 중 적어도 하나의 발광 영역과 중첩되고,
    상기 멀티층 구조의 브랜치 라인이 상기 픽셀 회로에 연결되고,
    상기 멀티층 구조의 브랜치 라인에서 상기 금속층 아래의 반도체층은 비도체 상태의 반도체를 포함하고,
    상기 멀티층 구조의 브랜치 라인은,
    이웃한 픽셀 회로들 사이의 데이터 라인들과 교차되는 표시패널.
  7. 제 1 항에 있어서,
    상기 기준 전압 라인이 상기 브랜치 라인의 반도체층과 직접 연결된 도체화된 반도체층을 포함하는 표시패널.
  8. 제 1 항에 있어서,
    상기 브랜치 라인은,
    제1 방향을 따라 긴 라인부와,
    제1 방향과 교차되는 제2 방향을 따라 상기 라인부로부터 구부러져 상기픽셀 회로들에 연결된 연결된 복수의 분기부를 포함하고,
    상기 라인부의 적어도 일부와 상기 분기부의 적어도 일부가 반도체층과 금속층이 적층된 멀티층 구조를 갖는 표시패널.
  9. 제 8 항에 있어서,
    상기 라인부와 상기 분기부에서 상기 금속층이 포함된 부분이 상기 픽셀 회로를 각각 포함하는 서브 픽셀들 중 적어도 하나의 발광 영역을 회피하는 경로에 배치되는 표시패널.
  10. 제 9 항에 있어서,
    상기 라인부 또는 상기 분기부에서 상기 반도체층과 상기 금속층이 상기 발광 소자의 애노드 전극과 중첩되는 표시패널.
  11. 제 9 항에 있어서,
    상기 라인부는,
    상기 픽셀 회로를 각각 포함한 서브 픽셀들 중 적어도 하나의 발광 영역과 중첩되는 도체화된 반도체층을 더 포함하는 표시패널.
  12. 발광 소자를 구동하는 구동 소자, 상기 구동 소자의 아래에 배치된 광 차단층, 및 상기 구동 소자의 게이트에 연결된 커패시터를 각각 포함한 복수의 픽셀 회로들;
    픽셀 구동 전압을 상기 픽셀 회로들에 인가하는 전원 라인;
    상기 픽셀 구동 전압 보다 낮은 기준 전압이 인가되는 기준 전압 라인; 및
    상기 기준 전압 라인에 연결되어 하나 이상의 상기 픽셀 회로에 상기 기준 전압을 인가하는 브랜치 라인을 포함하고,
    상기 픽셀 회로의 단면 구조는,
    기판 상에 형성된 제1 금속층;
    상기 기판 상에 형성되어 상기 제1 금속층을 덮는 버퍼층;
    상기 버퍼층 상에 형성되어 상기 구동 소자의 반도체층을 덮는 절연층;및
    상기 절연층 상에 형성된 제2 금속층을 포함하고,
    상기 제1 금속층은 상기 구동 소자광 차단층과, 상기 커패시터의 하부 전극을 포함하고,
    상기 제2 금속층은 상기 구동 소자의 게이트 전극, 소스 전극, 및 드레인 전극을 포함하고,
    상기 반도체층은 상기 구동 소자의 채널을 형성하는 활성층을 포함하고,
    상기 브랜치 라인의 적어도 일부가 도체화된 반도체층을 포함하는 표시패널.
  13. 제 12 항에 있어서,
    상기 픽셀 회로들 각각은,
    구동 소자
    스캔 신호에 응답하여 데이터 전압을 상기 구동 소자의 게이트 전극과 상기 커패시터에 인가하는 제1 스위치 소자; 및
    상기 스캔 신호에 응답하여 상기 기준 전압을 상기 구동 소자의 소스 전극에 인가하는 제2 스위치 소자를 더 포함하고,
    상기 픽셀 구동 전압이 상기 구동 소자의 드레인 전극에 인가되고,
    상기 커패시터는
    상기 버퍼층을 사이에 두고 상기 하부 전극과 대향하는 중간 전극을 포함한 제1 커패시터; 및
    상기 절연층을 사이에 두고 상기 중간 전극과 대향하는 상부 전극을 포함한 제2 커패시터를 포함하고,
    상기 중간 전극은 상기 버퍼층 상에 배치된 도체화된 반도체 패턴을 포함하고,
    상기 제2 금속층은, 상기 제1 및 제2 스위치 소자들 각각의 게이트 전극, 소스 전극, 및 드레인 전극을 더 포함하고,
    상기 제2 금속층은 상기 커패시터의 상부 전극을 더 포함하는 표시패널.
  14. 제 12 항에 있어서,
    상기 브랜치 라인은,
    상기 도체화된 반도체층을 포함한 단일 브랜치 라인;
    상기 단층 브랜치 라인에 연결되고, 반도체층과 금속층이 적층된 멀티층 구조의 브랜치 라인을
    상기 멀티층 구조의 브랜치 라인에 배치된 상기 금속층이 상기 제1 금속층과 상기 제2 금속층 사이에서 상기 반도체층 상에 배치된 표시패널.
  15. 제 12 항에 있어서,
    상기 구동 소자의 전극이 상기 절연층을 관통하는 콘택홀을 통해 상기 브랜치 라인에 연결되고,
    상기 콘택홀 내에서 상기 브랜치 라인의 도체화된 반도체층 또는 상기 브랜치 라인의 금속층이 상기 구동 소자의 소스 전극과 연결된 표시패널.
  16. 픽셀 구동 전압을 복수의 픽셀 회로들에 인가하는 전원 라인,
    상기 픽셀 구동 전압 보다 낮은 기준 전압이 인가되는 기준 전압 라인, 및 상기 기준 전압 라인에 연결되어 하나 이상의 상기 픽셀 회로에 상기 기준 전압을 인가하는 브랜치 라인을 포함한 표시패널의 리페어 방법에 있어서,
    상기 브랜치 라인과 상기 발광 소자의 애노드 전극을 레이저 빔의 파장 변경 없이 상기 레이저 빔을 조사하여 단선시키는 단계를 포함하고,
    상기 브랜치 라인의 적어도 일부는 도체화된 반도체층을 포함하는 표시패널의 리페어 방법.
  17. 제 16 항에 있어서,
    상기 브랜치 라인은 반도체층과 금속층이 적층된 멀티층 구조를 더 포함하고,
    상기 레이저 빔이 상기 브랜치 라인의 멀티층 구조와 상기 애노드 전극이 중첩되는 위치에 조사되는 표시패널의 리페어 방법.
  18. 제 17 항에 있어서,
    상기 멀티층 구조의 반도체층은 비도체 상태의 반도체층으로 이루어진 표시패널의 리페어 방법.
  19. 제 16 항에 있어서,
    상기 브랜치 라인의 도체화된 반도체층 적어도 일부가,
    상기 픽셀 회로를 각각 포함하는 서브 픽셀들 중 적어도 하나의 발광 영역과 중첩되는 표시패널의 리페어 방법.
  20. 제 17 항에 있어서,
    상기 멀티층 구조의 반도체층은 산화물 반도체를 포함하고,
    상기 멀티층 구조의 금속층은 구리(Cu), 몰리티타늄(MoTi) 중 어느 하나 또는 이들 금속이 적층된 이중 금속층을 포함하는 표시패널의 리페어 방법.
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